存储器控制器及其操作方法

相关申请的交叉引用

本申请要求于2019年11月19日向韩国知识产权局提交的申请号为10-2019-0149055的韩国专利申请的优先权，该韩国专利申请的全部公开通过引用并入本文。

技术领域

本公开的各个实施例总体涉及一种电子装置，并且更特别地，涉及一种存储器控制器和操作该存储器控制器的方法。

背景技术

通常，存储装置是在诸如计算机、智能电话或智能平板的主机装置的控制下存储数据的装置。根据所提供的存储数据的装置的类型，存储装置的示例可以被分类为诸如将数据存储在磁盘中的硬盘驱动器(HDD)的装置，以及诸如将数据存储在半导体存储器、特别是非易失性存储器中的固态驱动器(SSD)或存储卡的装置。

存储装置可以包括存储数据的存储器装置，以及被配置为将数据存储在存储器装置中的存储器控制器。存储器装置可以被分类为易失性存储器和非易失性存储器。非易失性存储器的代表性示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。

发明内容

本公开的各个实施例涉及一种能够顺序地增加或减少在多个存储器装置中消耗的总电流的存储器控制器，以及操作该存储器控制器的方法。

本公开的实施例可以提供一种被配置为控制存储器装置的存储器控制器。存储器装置可以通过通道联接到存储器控制器。该存储器控制器包括：空闲时间监控器，被配置为输出存储器装置的空闲时间间隔，该空闲时间间隔在存储器装置的先前操作的结束时间与当前操作的开始时间之间；以及时钟信号生成器，被配置为基于空闲时间间隔生成时钟信号，并且通过通道将时钟信号输出到存储器装置以执行当前操作。

在实施例中，时钟信号生成器可以包括：频率控制器，被配置为基于空闲时间间隔来确定用于生成时钟信号的频率；以及信号生成器，被配置为基于所确定的频率来生成时钟信号。

在实施例中，当空闲时间间隔大于阈值时间间隔时，频率控制器可以确定用于在初始频率缩放时段期间生成时钟信号的初始频率，以及用于在正常操作时段期间生成时钟信号的正常频率。在初始频率缩放时段期间，信号生成器可以基于初始频率生成时钟信号。在初始频率缩放时段之后的正常操作时段期间，信号生成器可以基于正常频率生成时钟信号。

在实施例中，初始频率的值可以小于正常频率的值。

在实施例中，在初始频率缩放时段期间，频率控制器逐渐增加初始频率。

在实施例中，在初始频率缩放时段期间，初始频率可以具有恒定值。

在实施例中，当空闲时间间隔等于或小于阈值时间间隔时，频率控制器可以确定正常频率，并且信号生成器可以基于正常频率生成时钟信号。

在实施例中，信号生成器可以生成作为时钟信号的读取使能信号。

在实施例中，信号生成器可以生成作为时钟信号的数据选通信号。

在实施例中，初始频率缩放时段可以包括第一初始频率缩放时段和第二初始频率缩放时段。频率控制器可以确定用于在第一初始频率缩放时段期间生成时钟信号的第一初始频率和用于在第二初始频率缩放时段期间生成时钟信号的第二初始频率。在第一初始频率缩放时段期间，信号生成器可以基于第一初始频率来生成时钟信号，该第一初始频率小于正常频率。在第二初始频率缩放时段期间，信号生成器可以基于第二初始频率来生成时钟信号，该第二初始频率小于正常频率并且大于第一初始频率。

在实施例中，在第一初始频率缩放时段期间，第一初始频率可以具有恒定值。在第二初始频率缩放时段期间，第二初始频率可以逐渐增加。

本公开的实施例可以提供一种存储装置，该存储装置包括：多个存储器装置；以及存储器控制器，通过多个通道与多个存储器装置联接，并且被配置为控制多个存储器装置。当多个存储器装置之中的单个存储器装置开始操作时，存储器控制器可以基于存储器装置的空闲时间间隔生成时钟信号，并且将时钟信号输出到存储器装置。

在实施例中，当空闲时间间隔大于阈值时间间隔时，存储器控制器可以在初始操作时段期间基于第一频率生成时钟信号，并且在初始操作时段之后的正常操作时段期间基于第二频率生成时钟信号，第二频率大于第一频率。

在实施例中，在初始操作频率期间，第一频率可以保持在恒定值。

在实施例中，在初始操作频率期间，第一频率可以增加。

在实施例中，时钟信号可以是读取使能信号和数据选通信号中的任意一个。

本公开的实施例可以提供一种操作存储器控制器的方法，该方法包括：确定开始空闲存储器装置的操作；确定存储器装置的空闲时间间隔；并且在存储器装置的操作期间，基于空闲时间间隔生成时钟信号以将时钟信号输出到存储器装置。

在实施例中，基于空闲时间间隔生成时钟信号可以包括：确定空闲时间间隔是否大于阈值时间间隔；当空闲时间间隔大于阈值时间间隔时，基于初始频率生成时钟信号；并且基于正常频率生成时钟信号，该正常频率大于初始频率。

在实施例中，基于初始频率生成时钟信号可以包括基于具有恒定值的初始频率生成时钟信号。

在实施例中，基于初始频率生成时钟信号可以包括基于具有逐渐增加的值的初始频率生成时钟信号。

在实施例中，基于初始频率生成时钟信号可以进一步包括：将初始频率设置为基本频率；基于初始频率生成时钟信号，直到第一时钟信号的循环数目达到给定数目为止；增加初始频率；并且基于增加的初始频率生成第二时钟信号，直到第二时钟信号的循环数目达到该给定数目为止。

在实施例中，基于初始频率生成时钟信号可以包括：将初始频率设置为基本频率；基于初始频率在单位时间间隔期间生成时钟信号；增加初始频率；并且基于增加的初始频率在单位时间间隔期间生成时钟信号。

本公开的实施例可以提供一种存储装置，该存储装置包括：多个存储器装置；以及存储器控制器，该存储器控制器分别通过多个通道与多个存储器装置联接，并且被配置为控制多个存储器装置。当多个存储器装置之中的被选择存储器装置开始操作时，存储器控制器可以基于多个存储器装置之中的至少一个未选择存储器装置的空闲时间间隔来生成时钟信号，并且将所生成的时钟信号输出到被选择存储器装置。

在实施例中，该至少一个未选择存储器装置是单个未选择存储器装置，并且该空闲时间间隔是单个未选择存储器装置的空闲时间间隔。当空闲时间间隔大于阈值时间间隔时，存储器控制器可以在初始操作时段期间基于第一频率生成时钟信号，并且在初始操作时段之后的正常操作时段期间基于第二频率生成时钟信号，该第二频率大于第一频率。

在实施例中，该至少一个未选择存储器装置是两个或更多个未选择存储器装置，并且该空闲时间间隔是两个或更多个未选择存储器装置的空闲时间间隔的总和。当空闲时间间隔大于阈值时间间隔时，存储器控制器可以在初始操作时段期间基于第一频率生成时钟信号，并且在初始操作时段之后的正常操作时段期间基于第二频率生成时钟信号，该第二频率大于第一频率。

本公开的实施例可以提供一种存储装置，该存储装置包括：多个存储器装置；以及存储器控制器，通过通道与多个存储器装置联接，并且被配置为控制多个存储器装置。当多个存储器装置之中的被选择存储器装置开始操作时，存储器控制器可以基于多个存储器装置之中的至少一个未选择存储器装置的空闲时间间隔来生成时钟信号，并且将所生成的时钟信号输出到被选择存储器装置。

在实施例中，该至少一个未选择存储器装置是单个未选择存储器装置，并且该空闲时间间隔是单个未选择存储器装置的空闲时间间隔。当空闲时间间隔大于阈值时间间隔时，存储器控制器可以在初始操作时段期间基于第一频率生成时钟信号，并且在初始操作时段之后的正常操作时段期间基于第二频率生成时钟信号，该第二频率大于第一频率。

在实施例中，该至少一个未选择存储器装置是两个或更多个未选择存储器装置，并且该空闲时间间隔是两个或更多个未选择存储器装置的空闲时间间隔的总和。当空闲时间间隔大于阈值时间间隔时，存储器控制器可以在初始操作时段期间基于第一频率生成时钟信号，并且在初始操作时段之后的正常操作时段期间基于第二频率生成时钟信号，该第二频率大于第一频率。

附图说明

图1是示出根据实施例的存储装置的框图。

图2是示出根据实施例的图1的存储器装置的配置的示图。

图3是示出根据实施例的图2的存储器单元阵列的示图。

图4是示出根据实施例的图2的多个存储块中的存储块的电路图。

图5是示出根据实施例的图2的多个存储块中的存储块的电路图。

图6是示出根据实施例的图2的多个存储块中的存储块的电路图。

图7是示出根据实施例的在存储器控制器和存储器装置之间交换的信号的示图。

图8是示出根据实施例的联接到多个通道的存储器装置的示图。

图9是示出根据实施例的联接到多个通道的存储器装置的示图。

图10是用于描述根据实施例的当联接到多个通道的存储器装置基本同时开始操作时的全部电流消耗的变化的示图。

图11是示出根据本公开的实施例的存储器控制器的框图。

图12是示出根据实施例的图11的时钟信号生成器的框图。

图13是用于描述根据本公开的实施例的操作存储器控制器的方法的流程图。

图14A和图14B是用于描述根据本公开的实施例的操作存储器控制器的方法的时序图。

图15是示出根据本公开的实施例的图13的步骤S140的流程图。

图16A和图16B是用于描述图15所示实施例的时序图。

图17是示出根据本公开的实施例的图13的步骤S140的流程图。

图18是用于描述图17所示的实施例的时序图。

图19是示出根据本公开的实施例的图13的步骤S140的流程图。

图20是用于描述图19所示的实施例的时序图。

图21是示出根据本公开的实施例的操作存储器控制器的方法的流程图。

图22是用于描述根据本公开实施例的根据图21的步骤S410和S420确定空闲时间的方法的示图。

图23是示出根据本公开的实施例的操作存储器控制器的方法的流程图。

图24是用于描述根据本公开实施例的根据图23的步骤S510和S520确定空闲时间的方法的示图。

图25是示出图1的存储器控制器的示例的示图。

图26是示出应用了根据本公开的实施例的存储装置的固态驱动器(SSD)系统的框图。

图27是示出应用了根据本公开的实施例的存储装置的用户系统的框图。

具体实施方式

本说明书或申请中引入的本公开的实施例中的特定结构或功能描述仅用于描述本公开的实施例。描述不应被解释为限于本说明书或申请中描述的实施例。

图1是示出根据实施例的存储装置50的框图。

参照图1，存储装置50可以包括存储器装置100和存储器控制器200。

存储装置50可以被配置为在诸如下列的主机300的控制下存储数据的装置：蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统。

根据作为与主机300通信的通信系统的主机接口，存储装置50可以被制造为各种存储装置中的任意一种。例如，数据存储装置50可以由诸如下列的各种存储装置中的任意一种配置：SSD，MMC、eMMC、RS-MMC或微型MMC型多媒体卡，SD、迷你SD、微型SD型安全数字卡，通用串行总线(USB)存储装置，通用闪存(UFS)装置，个人计算机存储卡国际协会(PCMCIA)卡型存储装置，外围组件互连(PCI)卡型存储装置，高速PCI(PCI-E)型存储装置、紧凑型闪存(CF)卡、智能媒体卡和记忆棒。

存储装置50可以以各种封装类型中的任意一种的形式来制造。例如，存储装置50可以以诸如下列的各种封装类型中的任意一种的形式来制造：堆叠式封装(POP)类型、系统级封装(SIP)类型、片上系统(SOC)类型、多芯片封装(MCP)类型、板上芯片(COB)类型、晶圆级制造封装(WFP)类型和晶圆级堆叠封装(WSP)类型。

存储器装置100可以将数据存储在其中。存储器装置100可以在存储器控制器200的控制下操作。存储器装置100可以通过通道CH与存储器控制器200通信。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括被配置为将数据存储在其中的多个存储器单元。存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。多个存储器单元可以形成多个页面。在实施例中，每个页面可以是将数据存储在存储器装置100中或从存储器装置100读取所存储的数据的单位。每个存储块可以是擦除数据的单位。

在实施例中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器装置、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。在本说明书中，为了便于解释，假设存储器装置100是NAND闪速存储器。

存储器装置100可以以二维阵列结构或三维阵列结构来实施。在下文中，虽然出于说明性目的将描述三维阵列结构，但是本公开的实施例不限于三维阵列结构。本公开的实施例不仅可以应用于电荷存储层由导电浮栅(FG)形成的闪速存储器，而且还可以应用于电荷存储层由绝缘层形成的电荷撷取闪速(CTF)存储器。

在实施例中，存储器装置100可以以在每个存储器单元中存储一个数据位的单层单元(SLC)方式操作。可选地，存储器装置100可以以在每个存储器单元中存储至少两个数据位的方式操作。例如，存储器装置100可以以在每个存储器单元中存储两个数据位的多层单元(MLC)方式、在每个存储器单元中存储三个数据位的三层单元(TLC)方式、或在每个存储器单元中存储个数四据位的四层单元(QLC)方式操作。

存储器装置100可以通过通道CH从存储器控制器200接收命令和地址，并且访问由地址选择的存储器单元阵列的区域。换言之，存储器装置100可以对由地址选择的区域执行对应于命令的操作。例如，存储器装置100可以响应于接收到的命令执行写入操作(或编程操作)、读取操作或擦除操作。例如，当接收到编程命令时，存储器装置100可以将数据编程在由地址选择的区域中。如果接收到读取命令，则存储器装置100可以从由地址选择的区域读取数据。如果接收到擦除命令，则存储器装置100可以从由地址选择的区域擦除数据。

在实施例中，存储器装置100可以被设置为多个存储器装置。换言之，多个存储器装置可以包括在存储装置50中。

多个存储器装置可以通过通道CH与存储器控制器200联接，并且通过通道CH与存储器控制器200通信。例如，存储器控制器200可以指示多个存储器装置中的每一个执行操作。多个存储器装置中的每一个可以执行与存储器控制器200的指令相对应的操作。此外，多个存储器装置中的每一个可以将执行相应操作的结果输出到存储器控制器200。

存储器控制器200可以控制存储装置50的全部操作。

当电源电压被施加到存储装置50时，存储器控制器200可以运行固件(FW)。在存储器装置100是闪速存储器装置的情况下，存储器控制器200可以运行诸如闪存转换层(FTL)的固件，以控制主机300与存储器装置100之间的通信。

在实施例中，存储器控制器200可以包括从主机300接收数据和逻辑块地址(LBA)，并且将LBA转换为物理块地址(PBA)的固件，该物理块地址指示包括在存储器装置100中的、待存储数据的存储器单元的地址。存储器控制器200可以将逻辑-物理地址映射表存储在缓冲存储器中，该逻辑-物理地址映射表指示逻辑块地址LBA和物理块地址PBA之间的映射关系。

存储器控制器200可以控制存储器装置100，以响应于来自主机300的请求执行编程操作、读取操作或擦除操作。例如，如果从主机300接收到编程请求，则存储器控制器200可以将编程请求改变为编程命令，并且将编程命令、PBA和数据提供至存储器装置100。如果从主机300与LBA一起接收到读取请求，则存储器控制器200可以将读取请求改变为读取命令，选择与LBA相对应的PBA，并且将读取命令和PBA提供至存储器装置100。如果从主机300与LBA一起接收到擦除请求，则存储器控制器200可以将擦除请求改变为擦除命令，选择与LBA相对应的PBA，并且将擦除命令和PBA提供至存储器装置100。

在实施例中，存储器控制器200可以在没有来自主机300的请求的情况下自主地生成编程命令、地址和数据，并且将编程命令、地址和数据传送到存储器装置100。例如，存储器控制器200可以将命令、地址和数据提供至存储器装置100以执行诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作的后台操作。

在实施例中，存储装置50可以进一步包括缓冲存储器(未示出)。存储器控制器200可以控制主机300和缓冲存储器(未示出)之间的数据交换。可选地，存储器控制器200可以将用于控制存储器装置100的系统数据临时存储在缓冲存储器中。例如，存储器控制器200可以将从主机300输入的数据临时存储在缓冲存储器中，然后将临时存储在缓冲存储器中的数据传送到存储器装置100。

在各个实施例中，缓冲存储器可以用作存储器控制器200的工作存储器或高速缓存存储器。缓冲存储器可以存储待由存储器控制器200运行的代码或命令。可选地，缓冲存储器可以存储待由存储器控制器200处理的数据。

在实施例中，缓冲存储器可以使用诸如下列的SRAM或DRAM来实现：双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR4 SDRAM、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或rambus动态随机存取存储器(RDRAM)。

在各个实施例中，缓冲存储器可以设置在存储装置50外部。在这种情况下，设置在存储器装置50外部的易失性存储器装置可以用作缓冲存储器。

在实施例中，存储器控制器200可以控制至少两个或更多个存储器装置。在这种情况下，存储器控制器200可以以交错方式控制存储器装置，以便提高操作性能。

主机300可以使用诸如下列的各种通信方法中的至少一种与存储装置50通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。

图2是示出根据实施例的图1的存储器装置100的配置的示图。

参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接到地址解码器121。多个存储块BLK1至BLKz可以通过位线BL1至BLn联接到页面缓冲器组123。存储块BLK1至BLKz中的每一个可以包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。联接到相同字线的存储器单元可以被定义为一个页面。因此，每个存储块可以包括多个页面。

行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。

存储器单元阵列110中包括的存储器单元中的每一个可以由下列形成：能够存储单个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)、或者能够存储四个数据位的四层单元(QLC)。

外围电路120可以在控制逻辑130的控制下对存储器单元阵列110的被选择区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下将各种操作电压施加到行线RL和位线BL1至BLn或释放被施加的电压。

外围电路120可以包括地址解码器121、电压生成器122、页面缓冲器组123、列解码器124、输入/输出电路125和感测电路126。

地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。在实施例中，字线可以包括正常字线和虚设字线。在实施例中，行线RL可以进一步包括管道选择线。

地址解码器121可以解码从控制逻辑130接收的行地址RADD。地址解码器121可以响应于经解码的地址选择存储块BLK1至BLKz中的至少一个存储块。地址解码器121可以响应于经解码的地址选择被选择存储块的至少一个字线，使得将从电压生成器122生成的电压施加到至少一个字线。

例如，在编程操作期间，地址解码器121可以将编程电压施加到被选择字线，并且将电平低于编程电压的电平的编程通过电压施加到未选择字线。在编程验证操作期间，地址解码器121可以将验证电压施加到被选择字线，并且将高于验证电压的验证通过电压施加到未选择字线。在读取操作期间，地址解码器121可以将读取电压施加到被选择字线，并且将高于读取电压的读取通过电压施加到未选择字线。

在实施例中，可以以存储块为基础执行存储器装置100的擦除操作。在擦除操作期间，地址解码器121可以响应于经解码的地址来选择一个存储块。在擦除操作期间，地址解码器121可以将接地电压施加到与被选择存储块联接的字线。

电压生成器122可以在控制逻辑130的控制下操作。电压生成器122可以使用供应给存储器装置100的外部电源电压生成多个电压。详细地，电压生成器122可以响应于操作信号OPSIG而生成待用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压生成器122可以在控制逻辑130的控制下生成编程电压、验证电压、通过电压、读取电压、擦除电压等。

在实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。从电压生成器122生成的内部电源电压可以用作存储器装置100的操作电压。

在实施例中，电压生成器122可以使用外部电源电压或内部电源电压生成多个电压。

例如，电压生成器122可以包括用于接收内部电源电压的多个泵浦电容器，并且在控制逻辑130的控制下通过选择性地启用多个泵浦电容器来生成多个电压。

所生成的电压可以由地址解码器121被供应至存储器单元阵列110。

页面缓冲器组123可以包括第一至第n页面缓冲器PB1至PBn。第一至第n页面缓冲器PB1至PBn分别通过第一至第n位线BL1至BLn联接到存储器单元阵列110。第一至第n页面缓冲器PB1至PBn在控制逻辑130的控制下操作。详细地，第一至第n页面缓冲器PB1至PBn可以响应于页面缓冲器控制信号PBSIGNALS操作。例如，在读取操作或验证操作期间，第一至第n页面缓冲器PB1至PBn可以临时存储通过第一至第n位线BL1至BLn接收的数据，或者感测第一至第n位线BL1至BLn的电压或电流。

详细地，在编程操作期间，当电压被施加到被选择字线时，第一至第n页面缓冲器PB1至PBn可以通过第一至第n位线BL1至BLn将通过输入/输出电路125接收的数据DATA传送到被选择存储器单元。基于所传送的数据DATA对被选择页面中的存储器单元进行编程。在编程验证操作期间，第一至第n页面缓冲器PB1至PBn可以借由感测通过第一至第n位线BL1至BLn从被选择存储器单元接收的电压或电流来读取页面数据。

在读取操作期间，第一至第n页面缓冲器PB1至PBn可以在列解码器124的控制下通过第一至第n位线BL1至BLn从被选择页面的存储器单元读取数据DATA，并且将所读取的数据DATA输出到数据输入/输出电路125。

在擦除操作期间，第一至第n页面缓冲器PB1至PBn可以使第一至第n位线BL1至BLn浮置或将擦除电压施加到第一至第n位线BL1至BLn。

列解码器124可以响应于列地址CADD在输入/输出电路125和页面缓冲器组123之间传送数据。例如，列解码器124可以通过数据线DL与第一至第n页面缓冲器PB1至PBn交换数据，或者通过列线CL与输入/输出电路125交换数据。

输入/输出电路125可以将从存储器控制器(例如，图1的存储器控制器200)接收的命令CMD或地址ADDR传送到控制逻辑130，或者可以与列解码器124交换数据DATA。

在读取操作或验证操作期间，感测电路126可以响应于使能位信号VRYBIT生成参考电流，并且可以将从页面缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较，并且输出通过信号PASS或失败信号FAIL。

控制逻辑130可以响应于命令CMD和地址ADD而输出操作信号OPSIG、行地址RADD、页面缓冲器控制信号PBSIGNALS以及使能位信号VRYBIT，从而控制外围电路120。例如，控制逻辑130可以响应于子块读取命令和地址来控制被选择存储块的读取操作。此外，控制逻辑130可以响应于子块擦除命令和地址，控制被选择存储块中包括的被选择子块的擦除操作。另外，在验证操作期间，控制逻辑130可以响应于通过信号PASS或失败信号FAIL确定目标存储器单元是否已经通过验证。

根据待存储在相应存储器单元中的数据，可以将存储器单元阵列110中包括的存储器单元中的每一个编程到多个编程状态之中的任意一种编程状态。根据待存储在其中的数据，可以将存储器单元的目标编程状态确定为多个编程状态中的任意一种。

图3是示出根据实施例的图2的存储器单元阵列110的示图。

参照图3，存储器单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括堆叠在衬底上的多个存储器单元。存储器单元沿+X方向、+Y方向和+Z方向布置。将参照图4和图5更详细地描述每个存储块的结构。

图4是示出根据实施例的图2的存储块BLK1至BLKz中的存储块BLKa的电路图。

参照图4，存储块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和单元串CS21至CS2m中的每一个可以形成为“U”形。在存储块BLKa中，m个单元串可以布置在行方向(即，+X方向)上。在图4中，示出两个单元串布置在列方向(即，+Y方向)上。然而，该例示仅出于描述方便的目的，并且将理解的是，可以在列方向上布置三个或更多个单元串。

多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷存储层以及阻挡绝缘层。在实施例中，可以在每个单元串中设置用于提供沟道层的柱(pillar)。在实施例中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷存储层以及阻挡绝缘层中的至少一个的柱。

每个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCp之间。

在实施例中，布置在相同行中的单元串的源极选择晶体管联接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行中的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。

在实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到单个源极选择线。

每个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp沿与+Z方向相反的方向连续布置，并且串联地联接在源极选择晶体管SST和管道晶体管PT之间。第p+1至第n存储器单元MCp+1至MCn沿+Z方向连续布置并且串联地联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此联接。每个单元串的第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。

单元串的管道晶体管PT的各个栅极联接到管线PL。

每个单元串的漏极选择晶体管DST连接在相应位线和存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。

布置在列方向上的单元串可以联接到在列方向上延伸的位线。在图4中，第一列中的单元串CS11和CS21联接到第一位线BL1。第m列中的单元串CS1m和CS2m联接到第m位线BLm。

布置在行方向上的单元串中与相同字线联接的存储器单元形成单个页面。例如，第一行中的单元串CS11至CS1m之中的、联接到第一字线WL1的存储器单元形成单个页面。第二行中的单元串CS21至CS2m之中的、联接到第一字线WL1的存储器单元形成另一单个页面。当选择漏极选择线DSL1和DSL2中的任意一个时，可以选择在单个行的方向上布置的相应单元串。当选择字线WL1至WLn中的任意一个时，可以从被选择单元串之中选择相应的单个页面。

在实施例中，可以设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。布置在行方向上的单元串CS11至CS1m或CS21至CS2m的偶数编号的单元串可以联接到各个偶数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m的奇数编号的单元串可以联接到各个奇数位线。

在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个或多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。可选地，可以设置至少一个或多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。随着虚设存储器单元的数量增大，存储块BLKa的操作可靠性可增加，同时存储块BLKa的大小可能增大。随着虚设存储器单元的数量减少，存储块BLKa的大小可减小，但是存储块BLKa的操作可靠性可能降低。

为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可以具有所需的阈值电压。在对存储块BLKa执行擦除操作之前或之后，可以对全部或一些虚设存储器单元执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，通过控制待施加到与各个虚设存储器单元联接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。

图5是示出根据实施例的图2的存储块BLK1至BLKz中的存储块BLKb的电路图。

参照图5，存储块BLKb可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个沿+Z方向延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可以包括堆叠在衬底(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST，其中衬底设置在存储块BLKb的下部。

每个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCn之间。布置在相同行中的单元串的源极选择晶体管联接到相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可以联接到第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接到单个源极选择线。

每个单元串中的第一至第n存储器单元MC1至MCn串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接到第一至第n字线WL1至WLn。

每个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可以联接到在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接到第一漏极选择线DSL1。第二行中的单元串CS21'’至CS2m'的漏极选择晶体管可以联接到第二漏极选择线DSL2。

因此，除了从图5的存储块BLKb的每个单元串中排除图4的管道晶体管PT之外，图5的存储块BLKb可以具有与图4的存储块BLKa的等效电路类似的等效电路。

在实施例中，可以设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数编号的单元串可以联接到各个偶数位线，并且布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的奇数编号的单元串可以联接到各个奇数位线。

在实施例中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，可以设置至少一个或多个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。可选地，可以设置至少一个或多个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。随着虚设存储器单元的数量增大，存储块BLKb的操作可靠性可增加，同时存储块BLKb的大小可能增大。随着虚设存储器单元的数量减少，存储块BLKb的大小可减小，但是存储块BLKb的操作可靠性可能降低。

为了高效地控制至少一个虚设存储器单元，虚设存储器单元中的每一个可以具有所需的阈值电压。在对存储块BLKb执行擦除操作之前或之后，可以对全部或一些虚设存储器单元执行编程操作。在已经执行编程操作之后执行擦除操作的情况下，通过控制待施加到与各个虚设存储器单元联接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。

图6是示出根据实施例的图2的存储器单元阵列110中包括的存储块BLK1至BLKz中的存储块BLKc的电路图。

参照图6，存储块BLKc包括多个单元串CS1至CSm。多个单元串CS1至CSm可以分别联接到多个位线BL1至BLm。单元串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷存储层以及阻挡绝缘层。在实施例中，可以在每个单元串中设置用于提供沟道层的柱。在实施例中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷存储层以及阻挡绝缘层中的至少一个的柱。

每个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCn之间。

每个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。

每个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MC1至MCn之间。

联接到相同字线的存储器单元可以形成单个页面。可以通过选择漏极选择线DSL来选择单元串CS1至CSm。当选择字线WL1至WLn中的任意一个时，可以从被选择单元串之中选择相应的单个页面。

在实施例中，可以设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。单元串CS1至CSm的偶数编号的单元串可以联接到各个偶数位线，并且奇数编号的单元串可以联接到各个奇数位线。

如图3至图5所示，存储器装置100的存储器单元阵列110可以由具有三维结构的存储器单元阵列形成。此外，如图6所示，存储器装置100的存储器单元阵列110可以由具有二维结构的存储器单元阵列形成。

图7是示出根据实施例的在存储器控制器200和存储器装置100之间交换的信号的示图。参照图7，存储器控制器200和存储器装置100可以通过数据焊盘交换一个或多个信号DQ[7:0]，信号DQ[7:0]中的每一个指示命令、数据和地址。此外，存储器控制器200和存储器装置100可以通过数据选通焊盘交换数据选通信号DQS。存储器装置100可以接收芯片使能信号CE#、写入使能信号WE#、读取使能信号RE#、地址锁存使能信号ALE、命令锁存使能信号CLE、写入保护信号WP#等。而且，存储器装置100可以通过就绪/忙碌焊盘输出就绪/忙碌信号RB。

为了执行存储器装置100的编程操作，存储器控制器200可以通过数据选通焊盘输出数据选通信号DQS。与通过数据选通焊盘输出的数据选通信号DQS同步，存储器控制器200可以通过数据焊盘输出编程命令、地址和编程数据。

为了执行存储器装置100的读取操作，存储器控制器200可以通过读取使能焊盘输出读取使能信号RE#。响应于读取使能信号RE#，存储器装置100可以输出数据选通信号DQS。与数据选通信号DQS同步，存储器装置100可以通过数据焊盘输出读取数据。

在存储器装置100的编程操作期间，存储器控制器200可以通过数据焊盘将数据选通信号DQS输出到存储器装置100，并且将编程数据输出到存储器装置100。在存储器装置100的读取操作期间，存储器装置100可以通过数据焊盘将数据选通信号DQS输出到存储器控制器200，并且将读取数据输出到存储器控制器200。

图8是示出根据实施例的联接到多个通道的存储器装置的示图。

图8示出存储装置(例如，图1的存储装置50)中包括的多个存储器装置联接到存储器控制器200的情况。在图8中，假设联接到存储器控制器200的多个存储器装置包括第一至第四存储器装置100_1至100_4，即总共四个存储器装置。然而，本公开的实施例不限于此，并且联接到存储器控制器200的存储器装置的数量可以根据实施例而变化。

在实施例中，多个存储器装置可以联接到存储器控制器200。例如，存储器控制器200可以通过第一通道CH1联接到第一存储器装置100_1，通过第二通道CH2联接到第二存储器装置100_2，通过第三通道CH3联接到第三存储器装置100_3，以及通过第四通道CH4联接到第四存储器装置100_4。

存储器控制器200可以生成与从主机(例如，图1的主机300)接收到的请求相对应的命令，并且将该命令输出到第一至第四存储器装置100_1至100_4中的任意一个。从主机300接收的请求可以是对第一至第四存储器装置100_1至100_4中的任意一个的编程请求、读取请求或擦除请求。

例如，如果从主机300接收的请求是对第一存储器装置100_1的读取请求，则存储器控制器200可以生成与该读取请求相对应的命令，并且通过第一通道CH1将命令输出到第一存储器装置100_1。此处，存储器控制器200通过第一通道CH1不仅可以将与读取请求相对应的命令输出到第一存储器装置100_1，而且可以将与读取请求相对应的地址输出到第一存储器装置100_1。

如果从主机300接收的请求是对第二存储器装置100_2的编程请求，则存储器控制器200可以生成与该编程请求相对应的命令，并且通过第二通道CH2将命令输出到第二存储器装置100_2。此处，对应于编程请求的地址和数据也可以通过第二通道CH2输出到第二存储器装置100_2。

如上所述，存储器控制器200可以生成与从主机300接收的请求相对应的命令、地址和数据中的一个或多个。如果该请求是对第一存储器装置100_1的请求，则第一通道1可以用于输出所生成的命令、地址和数据中的一个或多个。如果该请求是对第二存储器装置100_2的请求，则可以使用第二通道2。如果该请求是对第三存储器装置100_3的请求，则可以使用第三通道3。如果该请求是对第四存储器装置100_4的请求，则可以使用第四通道CH4。

这样，存储器控制器200可以通过多个通道与多个存储器装置通信。

在实施例中，在多个存储器装置分别执行与通过通道接收的命令相对应的操作的情况下，电流消耗可增加。特别地，如果多个存储器装置基本上同时开始操作，则多个存储器装置的全部电流消耗可能迅速增加。在全部电流消耗快速增加的情况下，电压源上产生噪声，从而使存储装置50的操作可靠性劣化。例如，多个存储器装置可以共享单个电压源，因此，多个存储器装置的全部电流消耗的相对较高的增加可能使电压源产生噪声。

在根据本公开的实施例的存储器控制器200中，当存储器装置100_1至100_4中的每一个开始操作时，可以基于存储器装置100_1至100_4中的每一个的空闲时间来控制时钟信号输出的初始频率。在实施例中，从存储器控制器200输出的时钟信号可以是在读取操作期间输出的读取使能信号RE#，或者在编程操作期间输出的数据选通信号DQS。在根据本公开的实施例的存储器控制器200中，如果存储器装置100_1、100_2、100_3或100_4的空闲时间超过阈值时间，则可以基于在初始频率缩放时段期间小于正常频率的初始频率(或初始操作频率)来生成待输出到存储器装置的时钟信号。在实施例中，当存储器装置100_1、100_2、100_3或100_4的空闲时间超过阈值时间时，存储器控制器200可以在初始频率缩放时段期间生成具有初始频率的时钟信号，该初始频率小于正常频率。如果初始频率缩放时段已经过去并且进程进入正常操作时段，则存储器控制器可以基于正常频率来生成待输出到存储器装置100_1至100_4的时钟信号。因此，如果多个存储器装置100_1至100_4基本上同时开始操作，则可以通过与正常频率相比在初始频率缩放时段期间减小从存储器装置100_1至100_4输出的每个时钟信号的初始操作频率，来防止存储装置50的全部电流消耗快速增加。

图9是示出根据实施例的联接到多个通道的存储器装置的示图。

参照图8和图9，图9的第一至第八存储器装置100_1至100_8可以以与参照图8描述的方式类似的方式通过第一至第四通道CH1至CH4联接到存储器控制器200。然而，图8示出单个存储器装置联接到每个通道的情况。图9示出两个存储器装置联接到每个通道的情况。在另一实施例中，三个或更多个存储器装置可以联接到每个通道。

在实施例中，第一存储器装置100_1通过第一通路WAY1联接到第一通道CH1，第二存储器装置100_2通过第二通路WAY2联接到第一通道CH1。第一存储器装置100_1和第二存储器装置100_2可以通过第一通道CH1联接到存储器控制器200。第三存储器装置100_2通过第三通路WAY3联接到第二通道CH2，第四存储器装置100_4通过第四通路WAY4联接到第二通道CH2。因此，第三存储器装置100_3和第四存储器装置100_4可以通过第二通道CH2联接到存储器控制器200。

在实施例中，第五存储器装置100_5通过第五通路WAY5联接到第三通道CH3，第六存储器装置100_6通过第六通路WAY6联接到第三通道CH3。因此，第五和第六存储器装置100_5和100_6可以通过第三通道CH3联接到存储器控制器200。第七存储器装置100_7通过第七通路WAY7联接到第四通道CH4，并且第八存储器装置100_8通过第八通路WAY8联接到第四通道CH4。因此，第七和第八存储器装置100_7和100_8可以通过第四通道CH4联接到存储器控制器200。

在实施例中，存储器控制器200可以生成与来自主机(例如，图1的主机300)的请求相对应的命令，并将该命令输出到第一至第八存储器装置100_1至100_8中的任意一个。从主机300接收的请求可以是对第一至第八存储器装置100_1至100_8中的任意一个的编程请求、读取请求或擦除请求。

例如，如果从主机300接收的请求是对第一存储器装置100_1的读取请求，则存储器控制器200可以生成与该读取请求相对应的命令，并且通过第一通道CH1将命令输出到第一存储器装置100_1。此处，存储器控制器200通过第一通道CH1不仅可以将与读取请求相对应的命令输出到第一存储器装置100_1，而且可以将与读取请求相对应的地址输出到第一存储器装置100_1。

如果从主机300接收的请求是对第二存储器装置100_2的编程请求，则存储器控制器200可以生成与该编程请求相对应的命令，并且通过第一通道CH1将命令输出到第二存储器装置100_2。此处，对应于编程请求的地址和数据也可以通过第一通道CH1输出到第二存储器装置100_2。

如上所述，如果从主机300接收的请求是对第一存储器装置100_1或第二存储器装置100_2的请求，存储器控制器200可以通过第一通道CH1将与来自主机300的请求相对应的命令、地址和数据中的一个或多个输出到第一存储器装置100_1或第二存储器装置100_2。如果从主机300接收的请求是对第三存储器装置100_3或第四存储器装置100_4的请求，则存储器控制器200可以通过第二通道CH2将与来自主机300的请求相对应的命令、地址和数据中的一个或多个输出到第三存储器装置100_3或第四存储器装置100_4。

在实施例中，如果从主机300接收到的请求是对第五存储器装置100_5或第六存储器装置100_6的请求，则存储器控制器200可以通过第三通道CH3将与来自主机300的请求相对应的命令、地址和数据中的一个或多个输出到第五存储器装置100_5或第六存储器装置100_6。如果从主机300接收的请求是对第七存储器装置100_7或第八存储器装置100_8的请求，则存储器控制器200可以通过第四通道CH4将与来自主机300的请求相对应的命令、地址和数据中的一个或多个输出到第七存储器装置100_7或第八存储器装置100_8。

以与参照图8描述的方式相同的方式，存储器控制器200可以通过多个通道与多个存储器装置通信。

在根据本公开的实施例的存储器控制器200中，当存储器装置100_1至100_8中的每一个开始操作时，可以基于存储器装置100_1至100_8中的每一个的空闲时间来控制时钟信号输出的初始频率。在实施例中，从存储器控制器200输出的时钟信号可以是在读取操作期间通过读取使能焊盘输出的读取使能信号RE#，或者在编程操作期间通过DQS焊盘输出的数据选通信号DQS。在根据本公开的实施例的存储器控制器200中，如果存储器装置100_1至100_8中一个的空闲时间超过阈值时间，则可以在初始频率缩放时段期间基于小于正常频率的初始频率来生成待输出到存储器装置的时钟信号。如果初始频率缩放时段已经过去并且进程进入正常操作时段，则存储器控制器200可以基于正常频率生成待输出到存储器装置100_1至100_8的时钟信号。因此，如果多个存储器装置100_1至100_8基本上同时开始操作，则可以通过与正常频率相比在初始频率缩放时段期间减小从存储器装置100_1至100_8输出的每个时钟信号的初始操作频率，来防止存储装置50的全部电流消耗快速增加。

图10是用于描述根据实施例的当联接到多个通道的存储器装置基本同时开始操作时的全部电流消耗的变化的示图。参照图10，如果多个存储器装置基本上同时开始或结束操作，则电压源Vsource上可能会产生噪声。

例如，多个存储器装置可以保持空闲为止时间t0。在空闲状态下，在存储装置(例如，图1中的存储装置50)中消耗的总电流I

从过渡状态已经终止之后的第三时间t2起，存储装置50可以在稳定状态下操作。由存储装置50在稳定状态下消耗的总电流I

如图10所示，在存储装置50中包括的多个存储器装置基本上同时开始操作的情况下，由存储装置50在过渡状态下消耗的总电流I

在根据本公开的实施例的存储器控制器(例如，图1中的存储器控制器200)中，当存储装置50中的存储器装置开始操作时，可以基于存储器装置的空闲时间控制时钟信号输出的初始频率。在根据本公开的实施例的存储器控制器200中，如果存储器装置的空闲时间超过阈值时间，则可以在初始频率缩放时段期间基于小于正常频率的初始频率来生成待输出到存储器装置的时钟信号。如果初始频率缩放时段已经过去并且进程进入正常操作时段，则存储器控制器200可以基于正常频率来生成待输出到存储器装置的时钟信号。因此，即使多个存储器装置基本上同时开始操作，也可以通过与正常频率相比在初始频率缩放时段期间减小来自存储器装置的时钟信号的初始操作频率，来防止存储装置50的全部电流消耗快速增加。

图11是示出根据本公开的实施例的存储器控制器200的框图。

参照图11，根据本公开的实施例的存储器控制器200可以包括空闲时间监控器210和时钟信号生成器230。空闲时间监控器210可以监控存储装置(例如，图1中的存储装置50)中包括的存储器装置的空闲时间t

图12是示出根据本公开的实施例的图11的时钟信号生成器230的框图。

参照图12，时钟信号生成器230可以包括频率控制器231、读取使能信号生成器233和数据选通信号生成器235。

频率控制器231可以接收存储器装置的空闲时间t

更详细地，在存储器装置的读取操作期间，存储器控制器200可以生成读取使能信号RE#。在这种情况下，频率控制器231可以基于空闲时间t

读取使能信号生成器233可以基于由频率控制器231控制的频率FR1来生成读取使能信号RE#。数据选通信号生成器235可以基于由频率控制器231控制的频率FR2来生成数据选通信号DQS。

下面将参照图13详细描述根据本公开的实施例的存储器控制器200的操作。

图13是用于描述根据本公开的实施例的操作存储器控制器(例如，图11中的存储器控制器200)的方法的流程图。

参照图13，在步骤S110中，可以确定空闲存储器装置的操作。在步骤S110中，可以确定图8所示的第一至第四存储器装置100_1至100_4中的至少一个的操作开始。在步骤S110中，可以确定图9所示的第一至第八存储器装置100_1至100_8中的至少一个的操作开始。

在步骤S120中，可以确定已经被确定为开始操作的存储器装置的空闲时间t

在步骤S130中，确定所确定的空闲时间(或空闲时间间隔)t

因此，如果存储器装置的空闲时间t

如果所确定的空闲时间t

图14A和图14B是用于描述根据本公开的实施例的操作存储器控制器(例如，图11中的存储器控制器200)的方法的时序图。虽然图14A和图14B示出读取使能信号RE#作为时钟信号的示例，但是本公开的实施例不限于此。例如，也可以以与图14A和图14B所示的方式相同的方式示出由存储器控制器200生成的数据选通信号DQS。

图14A示出在作为在图13的步骤S130中的确定结果，空闲时间t

图14B示出在作为步骤S130的确定结果，空闲时间t

如果初始操作时段，即初始频率缩放时段终止，则正常操作时段可以开始。在正常操作时段期间，在步骤S150中，可以基于正常频率FR

如图14A和图14B所示，当存储器装置100开始操作时，根据本公开的实施例的存储器控制器200可以基于存储器装置100的空闲时间t

参照图14B，在第二种情况CASE II下在初始频率缩放时段期间使用的初始频率FR

图15是示出根据本公开的实施例的图13的步骤S140的流程图。图15示出控制在初始频率缩放时段期间生成的时钟信号的频率的方法的示例。换言之，图15示出根据实施例的控制初始频率FR

参照图15，在步骤S210中，频率控制器(例如，图12中的频率控制器231)可以将初始频率FR

在步骤S220中已经生成对应于一个循环的时钟信号之后，在步骤S230中确定是否已经在给定数量的单位时钟生成时钟信号。单位时钟的数量可以指示由相同的初始频率FR

作为步骤S230的确定的结果，如果没有由一定数量的单位时钟生成时钟信号(在步骤S230中为“否”)，则进程可以返回到步骤S220而无需改变初始频率FR

在初始频率FR

如果初始频率FR

图16A和图16B是用于描述根据实施例的图15的进程的时序图。

图16A示出在单位时钟的数量为2的情况下控制初始频率FR

如果生成对应于两个循环的时钟信号，则作为在步骤S230中的确定结果，频率控制器231可以增加初始频率FR

图16B示出在单位时钟的数量为1的情况下控制初始频率FR

虽然图16A和图16B示出单位时钟的数量分别为2和1的示例，但是本公开的实施例不限于此。例如，单位时钟的数量为3或更多的实施例也可以落入本公开的范围内。

图17是示出根据实施例的图13的步骤S140的流程图。图17示出控制在初始频率缩放时段期间生成的时钟信号的频率的方法的示例。

参照图17，在步骤S310中，频率控制器(例如，图12中的频率控制器231)可以将初始频率FR

在步骤S320中已经生成对应于一个循环的时钟信号之后，在步骤S330中确定是否已经在单位时间(或单位时间间隔)期间生成了时钟信号。单位时间可以指示生成具有相同初始频率FR

作为在步骤S330中的确定结果，如果已经生成时钟信号的持续时间短于单位时间(在步骤S330中为“否”)，则进程可以返回到步骤S320而无需改变初始频率FR

如果在单位时间期间生成时钟信号(在步骤S330中为“是”)，则在步骤S340中增加初始频率值FR

在初始频率FRIS已经增加之后，在步骤S350中确定初始操作时间是否已经过去。初始操作时间可以是预定的固定时间，并且可以用于确定初始频率缩放时段。如果初始操作时间已经过去(在步骤S350中为“是”)，则这可以指示初始频率缩放时段已经结束。因此，再次参照图13，步骤S140可以结束，并且进程可以进行到步骤S150，使得正常操作时段可以开始。

如果初始操作时间尚未过去(在步骤S350中为“否”)，则进程可以返回到步骤S320，使得生成与被增加的初始频率FR

图18是用于描述根据实施例的图17中的进程的时序图。

参照图18，示出了单位时间UT和初始操作时间IT。在单位时间UT期间，初始操作频率FR

虽然图15至图18示出了基于初始频率FR

图19是示出根据实施例的图13的步骤S140的流程图。

参照图19，基于图13所示的初始频率FR

参照图14B、图16A、图16B和图18，可以将初始频率缩放时段设置为单个时段。然而，在根据本公开的实施例的操作存储器控制器的方法中，初始频率缩放时段可以包括两个或更多个时段。在下文中，将参照图20一起描述图19的实施例。

图20是用于描述根据实施例的图19所示的进程的时序图。

图20示出在作为在图13的步骤S130中的确定结果，空闲时间t

在图20所示的实施例中，初始频率缩放时段可以包括第一初始频率缩放时段和第二初始频率缩放时段。在第一初始频率缩放时段期间，在步骤S141中，可以基于第一初始频率FR

在实施例中，第一初始频率FR

在实施例中，在第二初始频率缩放时段期间，第二初始频率FR

如果包括第一和第二初始频率缩放时段的初始操作时段终止，则正常操作时段可以开始。在正常操作时段期间，在图13的步骤S150中，可以基于正常频率FR

如图19和图20所示，当存储器装置100开始操作时，根据本公开的实施例的存储器控制器200可以基于存储器装置100的空闲时间t

图21是示出根据本公开的实施例的操作存储器控制器的方法的流程图。图22是用于描述根据实施例的在图21的步骤S410和S420中确定空闲时间的方法的示图。一起参照图21和图22，可以基于除了开始操作的存储器装置之外的一个或多个存储器装置的空闲时间来执行频率缩放操作。在下文中，将一起参照图21和图22进行描述。

参照图21和图22，在步骤S410中，可以确定从联接到各个不同通道CH1至CH4的多个存储器装置100_1至100_4之中选择的存储器装置的操作。此处，被选择存储器装置可以是空闲的。参照图22，示出了在步骤S410中，第一至第四存储器装置100_1至100_4中的第一存储器装置100_1是被选择存储器装置的示例。在图22中，示出了第一至第四存储器装置100_1至100_4的空闲时间分别为第一至第四空闲时间t

在步骤S420中，可以确定多个存储器装置之中的、包括至少一个未选择存储器装置的存储器装置的空闲时间(或空闲时间间隔)t

在实施例中，可以将步骤S420中的空闲时间t

在实施例中，可以将步骤S420中的空闲时间t

在实施例中，可以将步骤S420中的空闲时间t

在实施例中，可以将步骤S420中的空闲时间t

图23是示出根据本公开的实施例的操作存储器控制器的方法的流程图。图24是用于描述根据实施例的在图23的步骤S510和S520中确定空闲时间的方法的示图。一起参照图23和图24，可以基于除了开始操作的存储器装置以外的存储器装置的空闲时间来执行频率缩放操作。在下文中，将一起参照图23和图24进行描述。图24示出两个存储器装置联接到每个通道的示例。在其他实施例中，三个或更多个存储器装置可以联接到每个通道。在图24所示的实施例中，第一存储器装置100_1通过第一通路WAY1联接到第一通道CH1，第二存储器装置100_2通过第二通路WAY2联接到第一通道CH1。第一存储器装置100_1和第二存储器装置100_2可以通过第一通道CH1联接到存储器控制器200。第三存储器装置100_2通过第三通路WAY3联接到第二通道CH2，第四存储器装置100_4通过第四通路WAY4联接到第二通道CH2。因此，第三存储器装置100_3和第四存储器装置100_4可以通过第二通道CH2联接到存储器控制器200。

参照图23和图24，在步骤S510中，可以确定从联接到多个通道CH1至CH4以及各个不同通路WAY1至WAY8的多个存储器装置100_1至100_8之中选择的存储器装置的操作。此处，被选择存储器装置可以是空闲的。参照图24，示出了在步骤S510中，第一至第八存储器装置100_1至100_8中的第一存储器装置100_1是被选择存储器装置的示例。在图24中，示出了第一至第八存储器装置100_1至100_8的空闲时间分别为第一至第八空闲时间t

在步骤S520中，可以确定多个存储器装置之中的、包括至少一个未选择存储器装置的存储器装置的空闲时间t

在实施例中，可以将步骤S520中的空闲时间t

在实施例中，可以将步骤S520中的空闲时间t

在实施例中，可以将步骤S520中的空闲时间t

在实施例中，可以将步骤S520中的空闲时间t

在实施例中，可以将步骤S520中的空闲时间t

在实施例中，可以将步骤S520中的空闲时间t

在实施例中，可以将步骤S520中的空闲时间t

在实施例中，可以将步骤S520中的空闲时间t

图25是示出图1的存储器控制器200的示例的示图。

存储器控制器1000联接到主机和存储器装置。响应于来自主机的请求，存储器控制器1000可以访问存储器装置。例如，存储器控制器1000可以控制存储器装置的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可以提供存储器装置和主机之间的接口。存储器控制器1000可以驱动固件用于控制存储器装置。

参照图25，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正码(ECC)电路1030、主机接口1040、缓冲器控制器1050、存储器接口1060和总线1070。

总线1070可以在存储器控制器1000的组件之间提供通道。

处理器1010可以控制存储器控制器1000的全部操作，并且执行逻辑运算。处理器1010可以通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置通信。另外，处理器1010可以通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可以通过使用存储器缓冲器1020作为操作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。

处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过FTL将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以接收LBA并且使用映射表将LBA转换成PBA。根据映射单元，可以以各种方式修改使用FTL的地址映射方法。代表性地址映射方法包括页面映射方法、块映射方法和混合映射方法。

处理器1010可以将从主机接收的数据随机化。例如，处理器1010可以使用随机化种子来将从主机接收的数据随机化。经随机化的数据可以作为待存储的数据被提供至存储器装置，并且可以被编程到存储器单元阵列。

处理器1010可以驱动软件或固件以执行随机化操作或去随机化操作。

存储器缓冲器1020可以用作处理器1010的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储待由处理器1010运行的代码和命令。存储器缓冲器1020可以存储待由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。

ECC电路1030可以执行错误校正。ECC电路1030可以基于待通过存储器接口1060被写入到存储器装置的数据来执行ECC编码操作。经ECC编码的数据可以通过存储器接口1060被传送到存储器装置。ECC电路1030可以对通过存储器接口1060从存储器装置接收的数据执行ECC解码操作。例如，ECC电路1030可以作为存储器接口1060的组件被包括在存储器接口1060中。

主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用诸如下列的各种通信方法中的至少一种来执行通信：通用串行总线(USB)、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。

缓冲器控制器1050可以在处理器1010的控制下控制存储器缓冲器1020。

存储器接口1060可以在处理器1010的控制下与存储器装置通信。存储器接口1060可以通过通道与存储器装置通信命令、地址和数据。当存储装置(图1的50)中包括的存储器装置开始操作时，处理器1010可以基于相应存储器装置的空闲时间来控制初始操作频率。在实施例中，处理器1010可以监控在存储装置(图1的50)中包括的存储器装置的空闲时间，并且将监控的空闲时间更新到存储器缓冲器1020。当已经空闲的存储器装置开始操作时，处理器1010可以基于存储在存储器缓冲器1020中的空闲时间来确定初始操作频率。存储器接口1060可以基于由处理器1010确定的初始操作频率来生成待传送到存储器装置的时钟信号。

因此，图11的空闲时间监控器210可以被实施为图25的处理器1010和存储器缓冲器1020。图11的时钟信号生成器230可以被实施为图25的存储器接口1060。

例如，处理器1010可以通过使用代码来控制存储器控制器1000的操作。处理器1010可以从存储器控制器1000中设置的非易失性存储器装置(例如，只读存储器)加载代码。可选地，处理器1010可以通过存储器接口1060从存储器装置加载代码。

例如，存储器控制器1000的总线1070可以被划分为控制总线和数据总线。数据总线可以在存储器控制器1000中传送数据。控制总线可以在存储器控制器1000中传送诸如命令和地址的控制信息。数据总线和控制总线可以彼此分离，并且彼此既不相互干扰也不相互影响。数据总线可以联接到主机接口1040、缓冲器控制器1050、ECC电路1030和存储器接口1060。控制总线可以联接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1020和存储器接口1060。

图26是示出应用根据本公开的实施例的存储装置的固态驱动器(SSD)系统3000的框图。

参照图26，SSD系统3000可以包括主机3100和SSD 3200。SSD 3200可以通过信号连接器3001与主机3100交换信号SIG，并且可以通过电源连接器3002接收电力PWR。SSD 3200可以包括SSD控制器3210、多个闪速存储器3221至322n、辅助电源3230和缓冲存储器3240。

在实施例中，SSD控制器3210可以执行上面参照图1描述的存储器控制器(图1的200)的功能。

SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪速存储器3221至322n。在实施例中，信号SIG可以是基于主机3100和SSD 3200之间的接口的信号。例如，信号SIG可以是由诸如下列的各种接口中的至少一种定义的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙以及高速非易失性存储器(NVMe)接口。

在实施例中，当多个闪速存储器3221至322n中的任意一个开始操作时，SSD控制器3210可以基于相应闪速存储器的空闲时间t

辅助电源3230可以通过电源连接器3002联接到主机3100。辅助电源3230可以被供应来自主机3100的电力PWR，并且可以由电力PWR充电。当未顺利地执行来自主机3100的电力供应时，辅助电源3230可以供应SSD 3200的电力。在实施例中，辅助电源3230可以位于SSD 3200内部或者位于SSD 3200外部。例如，辅助电源3230可以设置在主板中，并且可以向SSD3200供应辅助电力。

缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪速存储器3221至322n接收的数据，或者可以临时存储闪速存储器3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。

图27是示出应用了根据本公开的实施例的存储装置的用户系统4000的框图。

参照图27，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。

应用处理器4100可以运行用户系统4000中包括的组件、操作系统(OS)或用户程序。在实施例中，应用处理器4100可以包括用于控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可以被设置为片上系统(SoC)。

在实施例中，当存储模块4400中包括的多个存储器装置中的任意一个开始操作时，应用处理器4100可以基于相应存储器装置的空闲时间t

存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性RAM，或者诸如PRAM、ReRAM、MRAM和FRAM的非易失性RAM。在实施例中，应用处理器4100和存储器模块4200可以基于堆叠封装(POP)来封装，然后可以被设置为单个半导体封装。

网络模块4300可以与外部装置通信。例如，网络模块4300可以支持诸如下列的无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或Wi-Fi通信。在实施例中，网络模块4300可以包括在应用处理器4100中。

存储模块4400可以在其中存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。可选地，存储模块4400可以将存储模块4400中存储的数据传送到应用处理器4100。在实施例中，存储模块4400可以被实施为诸如下列的非易失性半导体存储器装置：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪速存储器、NOR闪速存储器或具有三维(3D)结构的NAND闪速存储器。在实施例中，存储模块4400可以被设置为可移动存储介质(即，可移动驱动器)，诸如用户系统4000的存储卡或外部驱动器。

在实施例中，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置中的每一个可以以与上面参照图10描述的存储器装置的方式相同的方式操作。存储模块4400可以以与上面参照图1描述的存储装置50的方式相同的方式操作。

用户接口4500可以包括用于将数据或指令输入到应用处理器4100或用于将数据输出到外部装置的接口。在实施例中，用户接口4500可以包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电装置的用户输入接口。用户接口4500可以进一步包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器、监控器等的用户输出接口。

本公开的各个实施例可以提供一种能够顺序地增加或减少在多个存储器装置中消耗的总电流的存储器控制器，以及操作该存储器控制器的方法。

本文已经公开了实施例的示例，并且虽然采用了特定术语，但是它们仅在一般性和描述性的意义上被使用和解释，而不是出于限制的目的。在某些情况下，对于本领域普通技术人员将显而易见的是，在提交本申请时，结合特定实施例描述的特征、特点、和/或元件可以单独使用或与结合其他实施例描述的特征、特点和/或元件组合使用，除非另有明确说明。因此，本领域技术人员将理解的是，在不脱离所附权利要求书中所阐述的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。