半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

此外，在半导体集成电路器件领域中，随着晶体管尺寸的不断缩小，高K金属栅极(HKMG)技术也逐渐被广泛应用。目前形成HKMG结构晶体管的工艺可分为前栅极(Gate-first)工艺和后栅极(Gate-last)工艺。其中，后栅极工艺通常是在对硅片进行漏/源区离子注入操作以及随后的高温退火工步完成之后再形成金属栅极，且一般在形成金属栅极之前，会先形成伪栅(Dummy gate)，之后再将伪栅去除形成金属栅极。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高栅极结构的高度一致性。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成伪栅结构；在所述伪栅结构的侧壁上形成侧墙；在所述伪栅结构侧部的基底上形成层间介质层，所述层间介质层的顶面高于伪栅结构的顶面，所述层间介质层中形成有沟槽，露出所述伪栅结构和侧墙的顶部；在所述层间介质层的顶面、沟槽的侧壁、以及沟槽底部的伪栅结构和侧墙上形成刻蚀阻挡层；去除所述沟槽底部的刻蚀阻挡层和伪栅结构，在所述层间介质层中形成栅极开口；在所述栅极开口和沟槽中、以及刻蚀阻挡层上形成初始栅极结构；以所述刻蚀阻挡层作为停止层，对所述初始栅极结构进行第一平坦化处理，形成栅极结构。

相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；侧壁结构层，位于所述栅极结构的侧壁上，所述侧壁结构层包括位于基底上的侧墙以及位于侧墙上的刻蚀阻挡层侧部；层间介质层，位于所述栅极结构侧部的基底上，所述层间介质层覆盖所述侧壁结构层；刻蚀阻挡层顶部，位于所述层间介质层的顶部，所述刻蚀阻挡层顶部与所述刻蚀阻挡层侧部为一体结构，构成刻蚀阻挡层。

相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；层间介质层，位于所述栅极结构侧部的基底上；侧墙，位于所述基底上，且位于所述层间介质层和栅极结构的部分侧壁之间，所述侧墙的顶部低于所述栅极结构的顶部，所述层间介质层和侧墙的顶部以及所述栅极结构的侧壁围成空气隙。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例的半导体结构的形成方法中，在所述层间介质层的顶面、沟槽的侧壁以及沟槽底部的伪栅结构和侧墙上形成刻蚀阻挡层，位于层间介质层上的所述刻蚀阻挡层能够在对初始栅极结构进行第一平坦化处理的过程中作为停止层，以定义第一平坦化处理的停止位置，从而有利于提高所述第一平坦化处理后的剩余初始栅极结构顶部的高度一致性，例如：提高第一平坦化处理后的密集区和稀疏区的剩余初始栅极结构的高度一致性，相应有利于提高栅极结构的高度一致性，而且，所述刻蚀阻挡层位于层间介质层上，所述刻蚀阻挡层能够在第一平坦化处理的过程中对层间介质层起到保护作用，有利于防止第一平坦化处理对层间介质层产生损伤、以及防止层间介质层的顶部出现凹陷(Dishing)等问题，进而提高了层间介质层的顶面平坦度和高度一致性。

附图说明

图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图12是本发明半导体结构一实施例的结构示意图。

具体实施方式

由背景技术可知，后栅工艺中通常包括去除伪栅结构以形成金属栅极结构的步骤。但是，目前形成的金属栅极结构的高度一致性较差。

发明人研究发现，目前形成金属栅极结构的步骤包括：去除伪栅结构，在层间介质层中形成栅极开口；在栅极开口中和层间介质层上形成栅极材料层；去除高于层间介质层的栅极材料层，位于栅极开口中的剩余栅极材料层用于作为所述金属栅极结构。

通常采用化学机械研磨工艺，去除高于层间介质层的栅极材料层。但是，基底上的各个区域的图形密集度不同，例如：基底包括图形密集区和图形稀疏区，在进行所述化学机械研磨工艺的过程中，不同图形密集度区域的栅极材料层的被研磨速率不同，容易导致所述金属栅极结构的高度一致性较差，且层间介质层的材料较软，化学机械研磨工艺难以停止在所述层间介质层上，这也会降低金属栅极结构的高度一致性和顶面平坦度，导致所形成的半导体结构的性能一致性不佳。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成伪栅结构；在所述伪栅结构的侧壁上形成侧墙；在所述伪栅结构侧部的基底上形成层间介质层，所述层间介质层的顶面高于伪栅结构的顶面，所述层间介质层中形成有沟槽，露出所述伪栅结构和侧墙的顶部；在所述层间介质层的顶面、沟槽的侧壁、以及沟槽底部的伪栅结构和侧墙上形成刻蚀阻挡层；去除所述沟槽底部的刻蚀阻挡层和伪栅结构，在所述层间介质层中形成栅极开口；在所述栅极开口和沟槽中、以及刻蚀阻挡层上形成初始栅极结构；以所述刻蚀阻挡层作为停止层，对所述初始栅极结构进行第一平坦化处理，形成栅极结构。

本发明实施例的半导体结构的形成方法中，在所述层间介质层的顶面、沟槽的侧壁以及沟槽底部的伪栅结构和侧墙上形成刻蚀阻挡层，所述刻蚀阻挡层用于在对初始栅极结构进行第一平坦化处理的过程中作为停止层，以定义第一平坦化处理的停止位置，从而有利于提高所述第一平坦化处理后的剩余初始栅极结构顶部的高度一致性，例如：提高第一平坦化处理后的密集区和稀疏区的剩余初始栅极结构的高度一致性，相应有利于提高栅极结构的高度一致性，而且，所述刻蚀阻挡层位于层间介质层上，所述刻蚀阻挡层能够在第一平坦化处理的过程中对层间介质层起到保护作用，有利于防止第一平坦化处理对层间介质层产生损伤、以及防止层间介质层的顶部出现凹陷(Dishing)等问题，进而提高了层间介质层的顶面平坦度和高度一致性。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图1，提供基底100。

基底100为后续工艺制程提供工艺平台。

本实施例中，以形成的半导体结构为平面型晶体管为例，基底100为平面型基底，基底100相应仅包括衬底。在其他实施例中，当形成的半导体结构为立体型结构时，例如：当形成鳍式场效应晶体管(FinFET)时，基底相应可以包括衬底以及凸出于衬底的鳍部。

本实施例中，衬底的材料为硅。其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

继续参考图1，在所述基底100上形成伪栅结构110。

伪栅结构110用于为后续形成金属栅极结构占据空间位置。

本实施例中，伪栅结构110为单层结构，伪栅结构110仅包括伪栅层。在其他实施例中，伪栅结构还可以为叠层结构。

伪栅结构110的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，伪栅结构110的材料为多晶硅。

本实施例中，形成所述伪栅结构110的步骤中，所述伪栅结构110的顶部还形成有栅极掩膜层120。

所述栅极掩膜层120用于作为形成所述伪栅结构110时的刻蚀掩膜。因此，栅极掩膜层120的位置、形状以及数量与伪栅结构110相对应。本实施例中，栅极掩膜层120的材料为氮化硅。

继续参考图1，在所述伪栅结构110的侧壁上形成侧墙115。

所述侧墙115用于保护伪栅结构110的侧壁。伪栅结构110两侧的基底100中通常还形成有源漏掺杂区，侧墙115还用于定义源漏掺杂区的形成区域。

侧墙115的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙115可以为单层结构或叠层结构。

本实施例中，侧墙115为单层结构，侧墙115与栅极掩膜层120的材料相同，侧墙115的材料为氮化硅。

结合参考图1至图4，在所述伪栅结构110侧部的基底100上形成层间介质层140，所述层间介质层140的顶面高于伪栅结构110的顶面，所述层间介质层140中形成有沟槽20，露出所述伪栅结构110和侧墙115的顶部。

所述层间介质层用140于隔离相邻器件。

所述沟槽20露出伪栅结构110和侧墙115的顶部，从而使得后续刻蚀阻挡层能够形成在沟槽20侧壁的层间介质层140上，防止位于沟槽20侧壁的刻蚀阻挡层的底部覆盖部分的伪栅结构110的顶部，进而有利于防止后续去除伪栅结构110的过程中出现伪栅结构残留的问题。

此外，沟槽20露出伪栅结构110和侧墙115的顶部，还为后续去除部分厚度的所述伪栅结构110和侧墙115做准备。

层间介质层140的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层140的材料为氧化硅。

本实施例中，在形成伪栅结构110的步骤中，伪栅结构110的顶部还形成有栅极掩膜层120。所述半导体结构的形成方法还包括：在形成所述层间介质层140的步骤中，去除所述栅极掩膜层120。

通过在形成所述层间介质层140的步骤中，去除栅极掩膜层120，从而露出所述伪栅结构110顶部，且有利于提高工艺整合度和工艺兼容性。

以下结合附图对本实施例形成所述层间介质层140的具体步骤进行详细说明。

如图1所示，在所述伪栅结构110露出的基底100上形成第一初始介质层125，所述第一初始介质层125覆盖所述栅极掩膜层120和侧墙115。

所述第一初始介质层125用于后续形成层间介质层140。

本实施例中，形成所述第一初始介质层125的步骤包括：形成介质材料层(图未示)，所述介质材料层覆盖所述伪栅结构110的顶部；对所述介质材料层进行第二平坦化处理；在所述第二平坦化处理后，回刻蚀部分厚度的所述介质材料层，形成所述第一初始介质层125。

本实施例中，采用沉积工艺形成所述介质材料层。具体地，所述沉积工艺可以为流动式化学气相沉积(FCVD)工艺。流动式化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述介质材料层中形成空洞等缺陷的概率，相应有利于提高后续层间介质层的成膜质量。

本实施例中，采用化学机械研磨工艺进行所述第二平坦化处理。

本实施例中，采用干法刻蚀工艺，回刻蚀部分厚度的所述介质材料层。干法刻蚀工艺的刻蚀精度和刻蚀效率较高，有利于精确控制对介质材料层的刻蚀厚度。具体地，所述干法刻蚀工艺可以为电感耦合等离子体(Inductively Coupled Plasma，ICP)刻蚀工艺。

本实施例中，在回刻蚀部分厚度的介质材料层的过程中，刻蚀机台采用具有温度控制系统Hydra的静电吸附盘。Hydra系统能够对前续工艺制程中产生的膜层厚度差异进行针对性补偿，使得刻蚀后的介质材料层的顶面高度一致性较好，有利于提高第一初始介质层125的高度一致性和顶面平坦度，相应有利于提高后续层间介质层的顶面高度一致性。

如图2所示，回刻蚀部分厚度的所述第一初始介质层125，形成第二初始介质层130，第二初始介质层130露出所述栅极掩膜层120的顶部和部分侧壁。

第二初始介质层130露出所述栅极掩膜层120的顶部和部分侧壁，为后续去除所述栅极掩膜层120的步骤做准备。

本实施例中，采用Certas刻蚀工艺，回刻蚀部分厚度的所述第一初始介质层125。Certas刻蚀工艺的刻蚀均匀性较好，且有利于实现较高的刻蚀选择比，有利于减小第二初始介质层130的顶面的高度差异，同时减小对其他膜层的损伤，有利于提高刻蚀的精度。

如图3所示，去除所述栅极掩膜层120，露出所述伪栅结构110的顶部，在所述第二初始介质层130中形成初始沟槽10。

去除所述栅极掩膜层120，从而露出伪栅结构110的顶部，为后续去除伪栅结构110提供工艺基础。

本实施例中，采用等离子体刻蚀工艺，去除所述栅极掩膜层120。通过采用等离子体刻蚀工艺去除所述栅极掩膜层120，有利于提高去除栅极掩膜层120的刻蚀精度、降低对其他膜层的损伤，同时还有利于提高刻蚀效率。

如图4所示，对所述初始沟槽10的侧壁的所述第二初始介质层130进行减薄处理，露出所述侧墙115的顶部，形成所述沟槽20，剩余的第二初始介质层130作为所述层间介质层140。

露出侧墙115的顶部，为后续去除部分厚度的侧墙115、以及形成刻蚀阻挡层做准备。

本实施例中，采用各向同性的干法刻蚀工艺，对所述初始沟槽10的侧壁的第二初始介质层130进行减薄处理。各向同性的干法刻蚀工艺具有各向同性刻蚀的特性，从而能够沿着垂直于初始沟槽10侧壁的方向，对初始沟槽10侧壁的第二初始介质层130刻蚀，且干法刻蚀工艺有利于实现较大的刻蚀选择比，从而有利于精确控制对初始沟槽10的侧壁的第二初始介质层130的减薄厚度。

后续步骤还包括：在所述层间介质层140的顶面、沟槽20的侧壁、以及沟槽20底部的伪栅结构110和侧墙115上形成刻蚀阻挡层。

需要说明的是，结合参考图5，本实施例中，在形成所述层间介质层140后，形成刻蚀阻挡层之前，所述半导体结构的形成方法还包括：去除部分厚度的所述伪栅结构110和侧墙115，使所述沟槽20形成由层间介质层140、剩余的侧墙115顶部以及剩余的伪栅结构110顶部围成的凹槽30。

通过去除部分厚度的所述伪栅结构110，使沟槽20形成所述凹槽30，增大了沟槽20的深度，也就是说，凹槽30的深度较大，从而使得伪栅结构110的高度降低，有利于减小后续去除伪栅结构110的难度；而且，后续形成刻蚀阻挡层后，还包括利用自对准的方式形成掩膜层的步骤，凹槽30的深度较大，有利于所述掩膜层的形成。

此外，本实施例还同时去除部分厚度的所述侧墙115，从而后续刻蚀阻挡层能够形成在所述凹槽30侧壁的层间介质层140上，防止位于凹槽30侧壁的刻蚀阻挡层底部覆盖部分的伪栅结构110顶部，进而防止出现在后续去除伪栅结构的过程中，因伪栅结构顶部被位于凹槽30侧壁的刻蚀阻挡层覆盖而出现伪栅结构残留的问题。

本实施例中，去除部分厚度的所述伪栅结构110和侧墙115的步骤包括：

如图5所示，去除部分厚度的伪栅结构110，使所述侧墙115和剩余的伪栅结构110围成初始凹槽。

先去除部分厚度的伪栅结构110，从而使得所述初始凹槽的侧壁露出所述侧墙115，为后续去除部分厚度的所述侧墙115做准备。

去除部分厚度的伪栅结构110的步骤中，所述伪栅结构110的去除厚度不宜过小，也不宜过大。如果所述伪栅结构110的去除厚度过小，则所形成的凹槽的深度也过小，容易导致后续难以利用自对准的方式形成掩膜层；如果所述伪栅结构110的去除厚度过大，则凹槽的深度相应也过大，这容易导致后续形成栅极结构后，刻蚀阻挡层所覆盖的栅极结构的侧壁较多，容易降低工艺兼容性。为此，本实施例中，所述伪栅结构110的去除厚度为

本实施例中，采用干法刻蚀工艺去除部分厚度的伪栅结构110。干法刻蚀工艺的刻蚀剖面控制性和刻蚀精度较高，有利于对所述伪栅结构110的去除厚度进行精确控制。

具体地，本实施例中，可以采用化学下游刻蚀(Chemical downstream etch，CDE)工艺去除部分厚度的伪栅结构110，化学下游刻蚀工艺采用下游等离子体源系统在一个反应室产生等离子体，随后把容易对晶圆表面产生损伤的离子过滤掉，保留活性基团再传输到晶圆表面，晶圆与可造成损伤的等离子体被分隔开来，从而有利于在提高刻蚀的选择比、刻蚀精确度的同时，减小对晶圆的损伤。

通过选用化学下游刻蚀工艺，有利于进一步对伪栅结构110的去除厚度进行精确控制，并提高刻蚀选择比以减小对其他膜层结构的损伤。

本实施例中，所述伪栅结构110的材料为多晶硅，所述化学下游刻蚀工艺采用的刻蚀气体可以包括NF

如图5所示，去除所述初始凹槽的侧壁的所述侧墙115。

去除初始凹槽侧壁的所述侧墙115，一方面，为后续形成于凹槽30侧壁的刻蚀阻挡层预留空间，使得后续刻蚀阻挡层能够形成在凹槽30侧壁的层间介质层140上，防止凹槽30侧壁上的刻蚀阻挡层底部覆盖部分的伪栅结构110的顶部；另一方面，通过去除初始凹槽的侧壁的所述侧墙115，从而使得所述凹槽30的底部为平坦以及高度一致的表面，为后续形成刻蚀阻挡层做准备。

本实施例中，采用各向同性的干法刻蚀工艺，去除所述初始凹槽的侧壁的所述侧墙115。各向同性的干法刻蚀工艺能够沿着垂直于初始凹槽的侧壁的方向对侧墙115进行刻蚀，从而有利于提高去除初始凹槽侧壁的侧墙115的刻蚀速率，且采用干法刻蚀工艺有利于实现较大的刻蚀选择比，从而提高刻蚀的精度以及防止对其他膜层造成损伤。

本实施例中，所述侧墙115的材料为氮化硅，所述干法刻蚀工艺采用的刻蚀气体包括CH

参考图6，在所述层间介质层140的顶面、沟槽20的侧壁、以及沟槽20底部的伪栅结构110和侧墙115上形成刻蚀阻挡层150。

后续去除沟槽20底部的刻蚀阻挡层150和伪栅结构110，形成栅极开口后，还包括在栅极开口和刻蚀阻挡层150上形成初始栅极结构、并对初始栅极结构进行第一平坦化处理以形成栅极结构的步骤。

本实施例中通过形成所述刻蚀阻挡层150，位于层间介质层140上的所述刻蚀阻挡层150能够在后续对初始栅极结构进行第一平坦化处理的过程中作为停止层，以定义第一平坦化处理的停止位置，从而有利于提高所述第一平坦化处理后的剩余初始栅极结构顶部的高度一致性，例如：提高第一平坦化处理后的密集区和稀疏区的剩余初始栅极结构的高度一致性，相应有利于提高栅极结构的高度一致性。

而且，所述刻蚀阻挡层150位于层间介质层140上，所述刻蚀阻挡层140能够在第一平坦化处理的过程中对层间介质层140起到保护作用，有利于防止第一平坦化处理对层间介质层140产生损伤、以及防止层间介质层140的顶部出现凹陷(Dishing)等问题，进而提高了层间介质层140的顶面平坦度和高度一致性。

具体的，本实施例中，所述刻蚀阻挡层150位于所述层间介质层140的顶面、凹槽30的侧壁、以及凹槽30底部的伪栅结构110和侧墙115上。

本实施例中，所述刻蚀阻挡层150的材料为氮化硅。氮化硅材料具有较大的致密度和机械强度，从而保证刻蚀阻挡层150能够在后续第一平坦化处理的过程中作为停止层，使第一平坦化处理能够停止在所述刻蚀阻挡层150上。

在其他实施例中，所述刻蚀阻挡层的材料还可以为石墨烯、氮化铝或氮化硼等材料。

需要说明的是，所述刻蚀阻挡层150的厚度不宜过小，也不宜过大。如果所述刻蚀阻挡层150的厚度过小，容易降低所述刻蚀阻挡层150用于作为停止层以定义第一平坦化处理的停止位置的效果；如果所述刻蚀阻挡层150的厚度过大，则位于所述沟槽20(即凹槽30)侧壁的刻蚀阻挡层150的厚度过大，位于沟槽20侧壁的刻蚀阻挡层150的底部容易覆盖所述伪栅结构110的部分顶部，进而容易增加在后续去除伪栅结构110的步骤中，被位于沟槽20侧壁的刻蚀阻挡层150覆盖的部分伪栅结构110未被完全去除的概率，进而容易增加产生伪栅结构110残留的风险。为此，本实施例中，形成刻蚀阻挡层150的步骤中，所述刻蚀阻挡层150的厚度为

本实施例中，采用原子层沉积(ALD)工艺形成所述刻蚀阻挡层150。原子层沉积工艺是基于原子层沉积过程的自限制反应过程，沉积所得薄膜可以达到单层原子的厚度，因为原子层沉积工艺在每个周期内可精确地沉积一个原子层，所以能够在纳米尺度上对沉积工艺进行控制，从而有利于对刻蚀阻挡层150的厚度进行精确控制以及提高所述刻蚀阻挡层150的厚度一致性，而且，原子层沉积工艺的阶梯覆盖能力较强，从而有利于提高所述刻蚀阻挡层150在所述凹槽底部和侧壁的保形能力，进而提高所述刻蚀阻挡层150的形貌质量，此外，通过原子层沉积工艺制备的薄膜还具有结合强度好、致密度高、成分均匀性好等的特点。

参考图7至图8，去除所述沟槽20底部的刻蚀阻挡层150和伪栅结构110，在所述层间介质层140中形成栅极开口40。

所述栅极开口40用于为后续形成栅极结构提供空间位置。

本实施例中，采用干法刻蚀工艺，去除所述沟槽20底部的刻蚀阻挡层150和伪栅结构110。

具体的，本实施例中，去除凹槽30底部的刻蚀阻挡层150和伪栅结构110。

以下结合附图对本实施例去除所述凹槽30底部的刻蚀阻挡层150和伪栅结构110的步骤进行详细说明。

如图7所示，形成掩膜层160，覆盖位于所述层间介质层140上和凹槽30侧壁的所述刻蚀阻挡层150的顶部，所述掩膜层160露出位于所述凹槽30底部的刻蚀阻挡层150。

掩膜层160用于作为后续去除伪栅结构110的刻蚀掩膜。

所述掩膜层160露出位于所述凹槽30底部的刻蚀阻挡层150，从而为后续去除位于所述凹槽30底部的刻蚀阻挡层150以露出所述伪栅结构110的顶部做准备。

本实施例中，利用自对准(self-aligned)的方式形成所述掩膜层160。通过利用自对准的方式形成所述掩膜层160，从而在形成所述掩膜层160的过程中不需额外形成一张光罩(mask)，这不仅有利于节省工艺成本，还有利于防止光刻工艺出现套刻偏移(overlayshift)的问题，进而有利于降低形成所述掩膜层160的工艺难度。

本实施例中，所述掩膜层160的材料为聚合物(polymer)。

本实施例中，形成所述掩膜层160的步骤包括：进行等离子体处理，形成附着在所述刻蚀阻挡层150表面的初始掩膜层(图未示)，位于所述层间介质层上140和凹槽30侧壁的所述刻蚀阻挡层顶部上的初始掩膜层具有第一厚度，位于所述凹槽30侧壁和底部的所述刻蚀阻挡层150上的初始掩膜层具有第二厚度，所述第一厚度大于所述第二厚度；去除位于所述凹槽30侧壁和底部的所述刻蚀阻挡层150上的初始掩膜层，位于所述层间介质层140上和凹槽30侧壁的所述刻蚀阻挡层顶部的剩余初始掩膜层作为所述掩膜层160。

本实施例中，在形成所述初始掩膜层的过程中，由于凹槽30具有一定的深度，所以与和位于层间介质层140顶部和凹槽30侧壁的刻蚀阻挡层150的顶部相接触的等离子体相比，进入到凹槽30中的等离子体较少，使得所述第一厚度大于所述第二厚度。

本实施例中，所述等离子体处理采用的气体包括CH

具体地，本实施例中，采用容性耦合等离子体(CCP)机台，进行所述等离子体处理，所述容性耦合等离子体(CCP)机台的上电极采用较高的频率，下电极采用较低的频率，有利于使得产生的等离子体进入到凹槽30中的几率较小，从而使得所述第一厚度大于第二厚度。

本实施例中，采用无掩膜刻蚀工艺，去除位于所述凹槽30侧壁和底部的所述刻蚀阻挡层150上的初始掩膜层。

具体地，采用各向同性的等离子体刻蚀工艺，去除位于所述凹槽30侧壁和底部的所述刻蚀阻挡层150上的初始掩膜层。各向同性的等离子体刻蚀工艺具有各向同性刻蚀的特性，从而能够将位于所述凹槽30侧壁和底部的所述刻蚀阻挡层150上的初始掩膜层去除。

由于所述第一厚度大于所述第二厚度，从而在进行各向同性的等离子体刻蚀工艺的过程中，在将位于所述凹槽30侧壁和底部的所述刻蚀阻挡层150上的初始掩膜层去除后，位于所述层间介质层上140和凹槽30侧壁的所述刻蚀阻挡层顶部上的初始掩膜层仍保留有部分的厚度，从而作为所述掩膜层160。

如图8所示，以所述掩膜层160为掩膜，去除位于所述凹槽30底部的刻蚀阻挡层150，露出所述伪栅结构110的顶部。

具体地，采用各向异性的干法刻蚀工艺，去除位于所述凹槽30底部的刻蚀阻挡层150。通过选用各向异性的干法刻蚀工艺，在去除位于凹槽30底部的刻蚀阻挡层150的同时，对位于凹槽30侧壁的刻蚀阻挡层150的横向刻蚀少，提高了刻蚀的剖面控制性。

如图8所示，以所述掩膜层160和剩余的刻蚀阻挡层150为掩膜，去除所述伪栅结构110，形成所述栅极开口40。

具体地，在前述采用各向异性的干法刻蚀工艺去除位于凹槽30底部的刻蚀阻挡层150后，通过调整刻蚀气体类型以及刻蚀参数，从而能够接着采用各向异性的干法刻蚀工艺在同一刻蚀反应腔中去除伪栅结构110。

本实施例中，采用C

需要说明的是，本实施例中，在形成所述栅极开口40后，在栅极开口40中形成初始栅极结构之前，所述半导体结构的形成方法还包括：去除所述掩膜层160。

本实施例中，采用灰化工艺或湿法刻蚀工艺去除掩膜层160。

参考图9，在所述栅极开口40和沟槽30中、以及刻蚀阻挡层150上形成初始栅极结构165。

所述初始栅极结构165用于后续形成栅极结构。

后续形成的栅极结构为金属栅极结构，因此，初始栅极结构165包括初始栅介质层(图未示)、位于初始栅介质层上的初始功函数层(图未示)、以及位于初始功函数层上且填充栅极开口40的初始栅电极层(图未示)。

具体地，初始栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，初始栅介质层的材料为HfO

初始功函数层用于形成功函数层，从而调节所形成晶体管的阈值电压。当形成PMOS时，初始功函数层为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。当形成为NMOS时，初始功函数层为N型功函数层，P型功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。

初始栅电极层用于后续形成栅电极层。本实施例中，初始栅电极层的材料为W。在其他实施例中，初始栅电极层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等材料。

参考图10，以所述刻蚀阻挡层150作为停止层，对所述初始栅极结构165进行第一平坦化处理，形成栅极结构170。

本实施例通过形成所述刻蚀阻挡层150，在进行所述第一平坦化处理的过程中，位于层间介质层140上的所述刻蚀阻挡层150能够作为停止层，以定义第一平坦化处理的停止位置，从而有利于提高所述第一平坦化处理后的剩余初始栅极结构165顶部的高度一致性，例如：提高第一平坦化处理后的密集区和稀疏区的剩余初始栅极结构165的高度一致性，相应有利于提高栅极结构170的高度一致性，并降低了第一平坦化处理的工艺难度。

而且，所述刻蚀阻挡层150位于层间介质层140上，所述刻蚀阻挡层150能够在第一平坦化处理的过程中对层间介质层140起到保护作用，有利于防止第一平坦化处理对层间介质层140产生损伤、以及防止层间介质层140的顶部出现凹陷等问题，进而提高了层间介质层140的顶面平坦度和高度一致性。

本实施例中，采用化学机械研磨工艺，进行所述第一平坦化处理。

具体地，在第一平坦化处理的过程中，刻蚀阻挡层150与初始栅极结构165的材料不同，从而易于使化学机械研磨工艺停在刻蚀阻挡层150上，从而提高栅极结构170的高度一致性。而且，刻蚀阻挡层150的材料的机械强度比较大，降低了栅极结构170和层间介质层140顶面发生凹陷的几率。

所述栅极结构170作为器件栅极结构，用于控制器件工作时导电沟道的开启或关断。

本实施例中，所述栅极结构170为金属栅极结构，所述栅极结构170包括栅介质层(图未示)、位于栅介质层上的功函数层(图未示)、以及位于功函数层上且填充栅极开口40的栅电极层(图未示)。

结合参考图11，本实施例中，形成所述栅极结构170后，所述半导体结构的形成方法还包括：去除所述刻蚀阻挡层150，使层间介质层140和栅极结构170以及所述侧墙115的顶部围成空气隙180。

通过去除所述刻蚀阻挡层150，一方面，有利于防止刻蚀阻挡层150粗糙度较大的表面对后续膜层的形成产生影响，另一方面，还形成了空气隙180，空气的k值一般低于介电常数的k值，通过形成所述空气隙180，有利于减小器件的寄生电容，进而改善后段RC延迟，提升了器件的性能。

本实施例中，采用干法刻蚀工艺去除所述刻蚀阻挡层150。具体地，可以采用各向同性的干法刻蚀工艺去除所述刻蚀阻挡层150。

本实施例中，所述空气隙180的宽度为

所述空气隙180宽度也较小，后续制程通常还会在层间介质层140上形成其他膜层，在形成其他膜层的过程中，位于空气隙180顶部拐角处的膜层材料会相接触，从而将空气隙180顶部密封。

相应的，本发明还提供一种半导体结构。参考图10，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底100；栅极结构170，位于所述基底100上；侧壁结构层，位于所述栅极结构170的侧壁上，所述侧壁结构层包括位于基底100上的侧墙115以及位于侧墙115上的刻蚀阻挡层侧部；层间介质层140，位于所述栅极结构170侧部的基底100上，所述层间介质层140覆盖所述侧壁结构层；刻蚀阻挡层顶部，位于所述层间介质层140的顶部，所述刻蚀阻挡层顶部与所述刻蚀阻挡层侧部为一体结构，构成刻蚀阻挡层150。

所述栅极结构170通常通过对初始栅极结构进行第一平坦化处理形成。本实施例的半导体结构中还设置有所述刻蚀阻挡层150，位于层间介质层140顶部的所述刻蚀阻挡层150能够在所述第一平坦化处理的过程中作为停止层，以定义第一平坦化处理的停止位置，从而有利于提高栅极结构170的高度一致性。

而且，所述刻蚀阻挡层顶部位于层间介质层140顶部上，所述刻蚀阻挡层侧部位于所述侧墙上且位于层间介质层140和栅极结构170之间，所述刻蚀阻挡层顶部和侧部能够在栅极结构的形成过程中对层间介质层140起到保护作用，有利于防止层间介质层140受损、以及防止层间介质层140的顶部出现凹陷(Dishing)等问题，进而提高了层间介质层140的顶面平坦度和高度一致性。

基底100为工艺制程提供工艺平台。

本实施例中，以形成的半导体结构为平面型晶体管为例，基底100为平面型基底，基底100相应仅包括衬底。

本实施例中，衬底的材料为硅。

所述栅极结构170作为器件栅极结构，用于控制器件工作时导电沟道的开启或关断。

本实施例中，所述栅极结构170为金属栅极结构，所述栅极结构170包括栅介质层(图未示)、位于栅介质层上的功函数层(图未示)、以及位于功函数层上且填充栅极开口40的栅电极层(图未示)。

本实施例中，栅介质层的材料为HfO

功函数层用于调节所形成晶体管的阈值电压。当形成PMOS时，功函数层为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。当形成为NMOS时，功函数层为N型功函数层，P型功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。

栅电极层作为电极，用于实现栅极结构170与外部电路的电连接。本实施例中，栅电极层的材料为W。

侧壁结构层用于保护栅极结构170的侧壁。

栅极结构170两侧的基底100中通常还形成有源漏掺杂区，其中，位于基底上的侧墙115还用于定义源漏掺杂区的形成区域。

本实施例中，侧墙115为单层结构，侧墙115的材料为氮化硅。

所述层间介质层用140于隔离相邻器件。

本实施例中，所述层间介质层140的材料为氧化硅。

位于层间介质层140顶部的所述刻蚀阻挡层150能够在所述第一平坦化处理的过程中作为停止层，以定义第一平坦化处理的停止位置，从而有利于提高栅极结构170的高度一致性。

本实施例中，所述刻蚀阻挡层150的材料为氮化硅。氮化硅材料具有较大的致密度和机械强度，从而保证刻蚀阻挡层150能够在后续第一平坦化处理的过程中作为停止层，使第一平坦化处理能够停止在所述刻蚀阻挡层150上。

在其他实施例中，所述刻蚀阻挡层的材料还可以为石墨烯、氮化铝或氮化硼等材料。

需要说明的是，所述刻蚀阻挡层150的厚度不宜过小，也不宜过大。如果所述刻蚀阻挡层150的厚度过小，容易降低所述刻蚀阻挡层150用于作为停止层以定义第一平坦化处理的停止位置的效果；如果所述刻蚀阻挡层150的厚度过大，则刻蚀阻挡层侧部的厚度过大，容易导致栅极结构170靠近顶部的横向尺寸较小，这容易增加栅极结构170的形成难度。为此，本实施例中，所述刻蚀阻挡层150的厚度为

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

相应的，本发明还提供一种半导体结构。参考图12，示出了本发明半导体结构另一实施例的结构示意图。

所述半导体结构包括：基底200；栅极结构270，位于所述基底200上；层间介质层240，位于所述栅极结构270侧部的基底200上；侧墙215，位于所述基底200上，且位于所述层间介质层240和栅极结构270的部分侧壁之间，所述侧墙215的顶部低于所述栅极结构270的顶部，所述层间介质层240和侧墙215的顶部以及所述栅极结构270的侧壁围成空气隙280。

关于所述基底200、栅极结构270、层间介质层240的相关描述，可参考前述实施例中的相关描述，本实施例在此不再赘述。

本发明的半导体结构中还设置有所述空气隙280，空气的k值一般低于介电常数的k值，通过设置所述空气隙280，有利于减小器件的寄生电容，进而改善后段RC延迟，提升了器件的性能。

需要说明的是，沿垂直于栅极结构270侧壁的方向，所述空气隙280的宽度不宜过小，也不宜过大。如果所述空气隙280的宽度过小，则所述空气隙280用于减小器件的寄生电容的效果不明显；如果所述空气隙280的宽度过大，则后续形成的膜层材料容易进入到所述空气隙280中，而且还容易导致后续与源漏掺杂区相接触的接触孔插塞的形成空间过小，进而容易对器件的性能产生影响。为此，本实施例中，所述空气隙280的宽度为

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。