半导体器件及其制造方法

技术领域

本公开涉及半导体器件及其制造方法。

背景技术

金属氧化物半导体(MOS)器件是集成电路中的基本构建元件。MOS器件可以具有由掺杂有p型或n型杂质的多晶硅形成的栅极电极，该p型杂质或n型杂质是使用诸如离子注入或热扩散之类的掺杂工艺来掺杂的。可以将栅极电极的功函数调整为硅的频带边沿。对于n型金属氧化物半导体(NMOS)器件，可以将功函数调整为接近硅的导带。对于P型金属氧化物半导体(PMOS)器件，可以将功函数调整为接近硅的价带。可以通过选择适当的杂质来调整多晶硅栅极电极的功函数。

具有多晶硅栅极电极的MOS器件表现出载流子耗尽效应，这也被称为多晶硅栅耗尽效应。当所施加的电场从靠近栅极电介质的栅极区域扫除载流子而形成耗尽层时，发生多晶硅栅耗尽效应。在n掺杂的多晶硅层中，耗尽层包括电离的非移动供体位点，其中，在p掺杂的多晶硅层中，耗尽层包括电离的非移动受体位点。耗尽效应产生有效栅极电介质厚度的增加，使得更难在半导体的表面处形成反型层(inversion layer)。

可以通过形成金属栅极电极来解决多晶硅栅耗尽问题，其中在NMOS器件和PMOS器件中使用的金属栅极也可以具有频带边沿功函数。因此，所得金属栅极包括多个层，以满足NMOS器件和PMOS器件的要求。

金属栅极的形成通常包括：形成虚设栅极电介质和虚设栅极电极，去除虚设栅极电介质和虚设栅极电极以形成沟槽，在沟槽中沉积高k电介质层和金属层，以及执行化学机械抛光(CMP)工艺以去除高k电介质层和金属层的多余部分。金属层的剩余部分形成金属栅极。

发明内容

根据本公开的一个实施例，提供了一种制造半导体器件的方法，包括：形成有源沟道区域；形成虚设沟道区域；在所述有源沟道区域之上形成第一栅极电介质层；在所述虚设沟道区域之上形成第二栅极电介质层；从所述虚设沟道区域去除所述第二栅极电介质层；在所述虚设沟道区域之上并且与所述虚设沟道区域接触地形成栅极隔离区域；以及形成第一栅极堆叠和第二栅极堆叠，其中，所述第一栅极堆叠在所述有源沟道区域上，并且其中，所述栅极隔离区域将所述第一栅极堆叠与所述第二栅极堆叠分开。

根据本公开的另一实施例，提供了一种半导体器件，包括：虚设鳍，包括第一部分和第二部分，其中所述虚设鳍包括电介质材料；栅极隔离区域，在所述虚设鳍之上并且与所述虚设鳍接触；第一栅极堆叠和第二栅极堆叠，在所述虚设鳍的第一部分的相反侧并且与所述虚设鳍的第一部分接触；接触蚀刻停止层，在所述虚设鳍的第二部分的相反侧壁和顶表面上；以及层间电介质，在所述接触蚀刻停止层之上。

根据本公开的又一实施例，提供了一种半导体器件，包括：半导体衬底；隔离区域，延伸到所述半导体衬底中；第一突出的半导体鳍和第二突出的半导体鳍，彼此平行并且突出高于所述隔离区域；虚设鳍，在所述第一突出的半导体鳍和所述第二突出的半导体鳍之间；第一栅极堆叠和第二栅极堆叠，分别在所述第一突出的半导体鳍和所述第二突出的半导体鳍的顶表面和侧壁上延伸；以及栅极隔离区域，在所述第一栅极堆叠和所述第二栅极堆叠之间，其中，所述栅极隔离区域在所述虚设鳍之上并且与所述虚设鳍接触。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1-图4、图5A、图5B、图6、图7A-1、图7A-2、图7B、图8A、图8B、图9A-1、图9A-2和图9B示出了根据一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的透视图和横截面视图。

图10-图13、图14-图17、图18-图21和图22-图25示出了根据一些实施例的形成电介质虚设鳍的各种实施例的中间阶段。

图26-图30、图31-图35和图36-图40示出了根据一些实施例的选择性形成和去除虚设栅极电介质以及形成栅极隔离区域的各种实施例的中间阶段。

图41-图44、图45-图48和图49-图50示出了根据一些实施例的选择性形成和去除虚设栅极电介质的各种实施例的中间阶段。

图51-图53、图54-图56和图57-图59示出了根据一些实施例的选择性形成和去除虚设栅极电介质的各种实施例的中间阶段。

图60和图61示出了根据一些实施例的结构的一些部分的横截面视图。

图62示出了根据一些实施例的虚设鳍和栅极隔离区域的横截面视图。

图63示出了根据一些实施例的用于在形成栅极隔离区域之前利用选择性去除虚设栅极电介质来形成晶体管的工艺流程。

具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

根据一些实施例，提供了从电介质虚设鳍预去除虚设栅极电介质，然后形成栅极隔离区域，以及形成相应鳍式场效应晶体管(FinFET)。本文讨论的实施例将提供示例，以使得能够进行或使用本公开的主题，并且本领域技术人员将容易理解能够进行的并且同时保持在不同实施例的预期范围内的修改。贯穿各种视图和说明性实施例，相同的参考编号用于指示相同的元件。虽然方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。

图1-图4、图5A、图5B、图6、图7A-1、图7A-2、图7B、图8A、图8B、图9A-1、图9A-2和图9B示出了根据一些实施例的形成FinFET、栅极隔离区域和电介质虚设鳍的中间阶段的透视图和横截面视图。相应工艺也示意性地反映在如图63所示的工艺流程300中。

图1示出了初始结构的透视图。初始结构包括晶圆10，晶圆10还包括衬底20。衬底20可以是半导体衬底，该半导体衬底可以是硅衬底、硅锗衬底、或由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(STI)区域之类的隔离区域22被形成为从衬底20的顶表面延伸到衬底20中。相应工艺在图63所示的工艺流程300中被示为工艺302。衬底20的位于相邻STI区域22之间的部分被称为半导体条带24。根据本公开的一些实施例，半导体条带24是原始衬底20的部分，因此半导体条带24的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是通过以下方式形成的替换条带：蚀刻衬底20的位于STI区域22之间的部分以形成凹槽，并且执行外延工艺以在凹槽中重新生长另一半导体材料。因此，半导体条带24是由与衬底20的半导体材料不同的半导体材料形成的。根据一些实施例，半导体条带24是由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge、或III-V族化合物半导体(例如，InP、GaAs、AlAs、InAs、InAlAs、InGaAs等)形成的。

STI区域22可以包括衬里氧化物(未单独示出)，该衬里氧化物可以是通过对衬底20的表面层进行热氧化而形成的热氧化物。衬里氧化物也可以是使用以下方法形成的沉积的氧化硅层：例如，原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)等。STI区域22还可以包括位于衬里氧化物之上的电介质材料，其中，电介质材料可以是使用可流动化学气相沉积(FCVD)、旋涂等形成的。

图2示出了电介质虚设条带25的形成和STI区域22的凹陷。半导体条带24和电介质虚设条带25的顶部突出高于STI区域22的顶表面，以分别形成突出的(半导体)鳍24’和(电介质)虚设鳍25’。相应工艺在图63所示的工艺流程300中被示为工艺304。突出的鳍24’和虚设鳍25’还可以分别称为有源沟道区域24’和虚设沟道区域25’。在图10-图13、图14-图16、图18-图21和图22-图25所示的实施例中详细示出了形成电介质虚设条带25和虚设鳍25’的细节，这些将在后续段落中讨论。根据本公开的一些实施例，虚设条带25的材料包括基于硅的电介质材料，例如，SiN、SiON、SiOCN、SiC、SiOC、SiO

根据一些实施例，使STI区域22凹陷以形成突出的半导体鳍24’和电介质虚设鳍25’可以使用干法蚀刻工艺来执行，其中例如将HF

在上述实施例中，鳍可以通过任意适当的方法被图案化。例如，鳍可以使用一种或多种光刻工艺被图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后移除牺牲层，并且然后可以使用剩余间隔件或心轴(mandrel)来对鳍进行图案化。

参考图3，虚设栅极堆叠30形成在突出的鳍24’和虚设鳍25’的顶表面和侧壁上。虚设栅极堆叠30的形成可以包括在突出的鳍24’和虚设鳍25’中的一些部分上选择性地形成栅极电介质32，这将在后续段落中详细讨论。相应工艺在图63所示的工艺流程300中被示为工艺306。虚设鳍25’因此可替代地称为虚设沟道。虚设栅极电极34形成在虚设栅极电介质32之上。相应工艺在图63所示的工艺流程300中被示为工艺308。如将在图26至图40所示的实施例中详细讨论的，虚设栅极电介质32可以从虚设鳍25’选择性地去除(参考图7B)。然而，栅极电介质32(其可以是不同器件区域中的虚设栅极电介质或真实栅极电介质)被留在突出的鳍24’上。因此，在突出的鳍24’上，虚设栅极电极34形成在栅极电介质32上，而在虚设鳍25’上，虚设栅极电极34与虚设鳍25’实体接触。

再次参考图3，栅极电介质32可以由氧化硅、氮化硅等形成，或包括氧化硅、氮化硅等。取决于形成工艺，栅极电介质32可以包括或可以不包括在STI区域22的顶部上的水平部分。可以例如使用多晶硅或非晶硅来形成虚设栅极电极34，并且还可以使用其他材料。每个虚设栅极堆叠30还可以包括在虚设栅极电极34之上的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅、或其多层形成。虚设栅极堆叠30可以跨单个或多个突出的鳍24’、虚设鳍25’和STI区域22。虚设栅极堆叠30还具有与突出的鳍24’的长度方向垂直的长度方向。

接下来，还如图3所示，栅极间隔件38形成在虚设栅极堆叠30的侧壁上。相应工艺在图63所示的工艺流程300中被示为工艺310。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅、氧化硅、碳氮化硅、氧氮化硅、氧碳氮化硅等之类的电介质材料形成，并且可以具有单层结构或多层结构(包括多个电介质层)。

根据本公开的一些实施例，执行蚀刻步骤以蚀刻突出的鳍24’的未被虚设栅极堆叠30和栅极间隔件38覆盖的部分，从而得到图4所示的结构。相应工艺在图63所示的工艺流程300中被示为工艺312。凹陷可以是各向异性的，并且因此鳍24’的位于虚设栅极堆叠30和栅极间隔件38正下方的部分被保护并且未被蚀刻。根据一些实施例，经凹陷的半导体条带24的顶表面可以低于STI区域22的顶表面22A。由突出的鳍24’的经蚀刻的部分留下的空间被称为凹槽40。在蚀刻工艺中，电介质虚设鳍25’未被蚀刻。例如，可以使用NF

接下来，通过从凹槽40选择性地生长半导体材料来形成外延区域(源极/漏极区域)42，得到图5A的结构。相应工艺在图63所示的工艺流程300中被示为工艺314。根据一些实施例，外延区域42包括硅锗、硅、碳硅等。取决于所得的FinFET是p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如，当所得FinFET是p型FinFET时，可以生长SiB、硅锗硼(SiGeB)、GeB等。相反，当所得FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域42是由III-V族化合物半导体形成的，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合、或多其层。在外延区域42完全填充凹槽40之后，外延区域42可以开始水平扩展，并且可以形成小平面。

图5B示出了根据本公开的替代实施例的包层(cladding)源极/漏极区域42的形成。根据这些实施例，如图4所示的突出的鳍24’未被凹陷，并且外延区域41生长在突出的鳍24’上。外延区域41的材料可以类似于图5A所示的外延半导体材料42的材料，这取决于所得的FinFET是p型还是n型FinFET。因此，源极/漏极区域42包括突出的鳍24’和外延区域41。可以(或可以不)执行注入以注入n型杂质或p型杂质。

图6示出了在形成接触蚀刻停止层(CESL)46和层间电介质(ILD)48之后的结构的透视图。相应工艺在图63所示的工艺流程300中被示为工艺316。CESL 46可以是由氮化硅、碳氮化硅等形成的。例如，可以使用诸如ALD或CVD之类的共形沉积方法来形成CESL 46。ILD48可以包括使用例如FCVD、旋涂、CVD、或另一种沉积方法形成的电介质材料。ILD 48也可以由含氧电介质材料形成，或包括含氧电介质材料，其可以是基于氧化硅的材料，例如，氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以使ILD 48、虚设栅极堆叠30、和栅极间隔件38的顶表面彼此平齐。根据本公开的一些实施例，平坦化工艺在硬掩模36的顶表面上停止。根据替代实施例，硬掩模36也在平坦化工艺中被去除，并且平坦化工艺在虚设栅极电极34的顶表面上停止。

图7A-1和图7A-2分别示出了在晶圆10中(并且在同一芯片中)的器件区域100和200，以及在其中形成的结构。根据一些实施例，器件区域100包括但不限于核心器件区域(有时称为逻辑器件区域)，并且器件区域200包括但不限于输入输出(IO)器件区域。因此，根据一些示例实施例，形成在器件区域100和200中的FinFET可以分别是核心FinFET和IOFinFET。

为了将器件区域100中的特征与器件区域200中的特征区分开，器件区域100中的特征可以使用图6中相应特征的参考标记加上数字100来表示，并且器件区域200中的特征可以使用图6中相应特征的参考标记加上数字200来表示。例如，图7A-1和图7A-2中的源极/漏极区域142和242分别对应于图6中的源极/漏极区域42。特征也可以在不在特征参考标记之前添加数字1或2的情况下来表示，以指示特征可以延伸到器件区域100和200两者中，或不需要区分。器件区域100和器件区域200中的相应特征可以在公共工艺中形成。

参考图7A-1和图7A-2，通过蚀刻虚设栅极堆叠130和230以分别形成开口150和250来执行虚设栅极切割工艺，开口150和250也被统称为开口50。相应工艺在图63所示的工艺流程300中被示为工艺318。因此，虚设栅极堆叠130和230中的每一者被分离为离散部分。为了执行虚设栅极切割工艺，蚀刻掩模(未示出)(其可以包括光致抗蚀剂)可以被形成并且被图案化，并且然后被用于蚀刻虚设栅极堆叠130和230。

图7B示出了从如图7A-1和图7A-2中的任一者所示的区域7B-7B获得的横截面视图。在虚设栅极切割工艺中，在各向异性工艺中蚀刻虚设栅极堆叠30，直到暴露出电介质虚设鳍25’为止。作为结果，虚设栅极堆叠30的一部分被去除。因此，较长虚设栅极堆叠30被切割为彼此分离的两个离散部分30A和30B。虚设栅极堆叠30的每个离散部分30A和30B可以跨一个、两个或更多个突出的鳍24’，以形成单鳍FinFET或多鳍FinFET。在蚀刻虚设栅极堆叠30之后，例如在灰化工艺中去除蚀刻掩模。

接下来，开口50由(一个或多个)电介质区域填充，以形成栅极隔离区域152和252(统称为栅极隔离区域52)，如图8A和图8B所示。栅极隔离区域152和252分别形成在器件区域100和200中，并且分别在图9A-1和图9A-2中单独示出。相应工艺在图63所示的工艺流程300中被示为工艺320。形成工艺包括沉积(一个或多个)电介质材料，并且执行诸如CMP工艺之类的平坦化工艺。沉积工艺可以使用选自以下各项的方法来执行：原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)、低压化学气相沉积(LPCVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)或其他适用的沉积方法。栅极隔离区域152和252可以具有由均质的电介质材料形成的单层结构，或者可以具有包括由不同的材料形成的多个层的多层结构。电介质材料包括但不限于基于氧化物的电介质材料、基于氮化物的电介质材料、基于氧氮化物的电介质材料、基于碳氧化物的电介质材料、基于碳化物的电介质材料等。

如上所述，栅极电介质32从虚设鳍25’被去除。因此，栅极隔离区域52实体接触虚设鳍25’。另一方面，突出的半导体鳍24’仍具有形成在其上的栅极电介质32。

然后，对虚设栅极堆叠30A和30B进行蚀刻，并且去除硬掩模36和栅极电极34。在器件区域100中，栅极电介质32被去除(并且因此是虚设栅极电介质)并且被核心栅极氧化物替代，而在器件区域200中，栅极电介质32在该工艺中未被去除，并且在去除栅极电介质之后被暴露，如图29、图34和图39所示，这将在后续段落中详细讨论。

然后，分别在器件区域100和200中形成替换栅极堆叠158和258(统称为58)。相应工艺在图63所示的工艺流程300中被示为工艺322。图9A-1、图9A-2和图9B中示出了所得结构。栅极堆叠158和258包括高k电介质154和254(统称为54)以及替换栅极电极156和256(统称为56)。高k电介质54可以由氧化铪、氧化锆、氧化镧等形成。栅极电极64可以具有包括由TiN、TaN、TiAl、TaAlC、Co、Al等形成的多个层的复合结构。选择相应金属和结构，使得所得替换栅极电极156和256具有适当的功函数。因此，FinFET 160A和160B形成在器件区域100中，如图9A-1和图9B所示。FinFET 260A和260B还形成在器件区域200中，如图9A-2和图9B所示。

前面的附图示出了用于形成虚设鳍25’和相应FinFET的简要工艺流程。在后续附图和段落中，示出并且讨论了在先前附图中简要论述的一些工艺的细节。

图10-图13、图14-图17、图18-图21和图22-图25示出了根据一些实施例的虚设条带25和虚设鳍25’的形成的细节。如图10-图13、图14-图17、图18-图21和图22-图25所示的工艺可以对应于图1和图2所示的工艺。可以理解，图10-图25示出了图2中的区域11中的特征，并且未示出诸如STI区域22和衬底20之类的底层特征。这些特征可以参考图1和图2来识别。

图10至图13示出了通过沉积和图案化来形成虚设条带25。参考图10，通过蚀刻衬底20来形成半导体条带24，并且在半导体条带24之间形成沟槽13。图10所示的结构是在形成如图1所示的STI区域22之前形成的。接下来，参考图11，电介质层25是通过沉积并且然后进行平坦化工艺以平坦化其顶表面来形成的。已经参考图2讨论了电介质区域25的材料。对电介质层25进行图案化以形成虚设电介质条带25，如图12所示。在图案化工艺之前，可以执行回蚀工艺以降低电介质区域25的顶表面。在后续工艺中，STI区域22被形成以填充沟槽13，并且然后被凹陷，从而形成突出的鳍24’和虚设鳍25’。应当理解，关于是首先形成STI区域22还是首先形成虚设电介质条带25，图14-图17所示的工艺的顺序与图1和图2所示的处理的顺序略有不同。

图14至图17示出了根据替代实施例的虚设条带25和虚设鳍25’的形成，其中半导体带24被蚀刻并且然后被重新填充。图14和图15示出了用于形成图1所示的结构的工艺。在图14中，蚀刻衬底20以形成半导体带24，其中在半导体带24之间形成沟槽13。接下来，填充沟槽13以形成STI区域22。图16示出了使半导体条带24凹陷以在相邻STI区域22之间形成沟槽15。在后续工艺中，将电介质材料填充到沟槽15中以形成虚设条带25，随后使STI区域22凹陷以形成突出的鳍24’和虚设鳍25’。

图18至图21示出了根据替代实施例的虚设条带25的形成，其中形成工艺包括STI区域22的保形沉积和电介质填充工艺。图18示出了半导体条带24和沟槽13的形成，这包括蚀刻半导体衬底20以形成半导体条带24，其中在半导体条带24之间形成沟槽13。在图19中，沉积电介质材料。电介质材料与用于形成STI区域22的材料相同，并且因此被称为电介质材料22。根据一些实施例，电介质材料22是使用诸如ALD、CVD等之类的保形沉积方法形成的，使得电介质材料22的表面遵循突出的鳍24’的拓扑。因此，在电介质材料22中形成沟槽15。在图20中，在STI区域22中形成虚设条带25，这包括沉积工艺、平坦化工艺和回蚀工艺。虚设条带25和STI区域22是由不同的电介质材料形成的。图21示出了虚设条带25的回蚀和STI区域22的凹陷以形成突出的鳍24’和虚设鳍25’。在所得结构中，虚设条带25直接形成在STI区域22的一部分的顶部上。

图22至图25示出了根据替代实施例的虚设条带25和虚设鳍25’的形成，其中用于形成STI区域22的电介质层被蚀刻并且被填充。图22示出了半导体条带24和沟槽13的形成，该形成工艺包括蚀刻半导体衬底20以形成半导体条带24，其中在半导体条带24之间形成沟槽13。该工艺与图10所示的工艺基本相同。在图23中，沉积电介质材料。电介质材料与用于形成STI区域22的材料相同，并且因此被称为电介质材料22。接下来，通过蚀刻电介质材料22来形成沟槽15，如图24所示。接下来，在沟槽15中形成虚设条带25(图25)。虚设条带25的形成可以包括沉积工艺、平坦化工艺和回蚀工艺。虚设条带25和STI区域22是由不同的电介质材料形成的。如图所示，然后对电介质材料22进行回蚀以形成STI区域22。根据这些实施例，虚设条带25形成在STI区域22的一部分正上方。

图26-图30、图31-图35和图36-图40示出了几个不同的实施例，包括形成虚设栅极和用替换栅极替代虚设栅极，以及在虚设鳍25’上形成栅极隔离区域52。这些图26-图40中所示的工艺对应于图3-图4、图5A、图5B、图6、图7A-1、图7A-2、图7B、图8A、图8B、图9A-1、图9A-2和图9B中所示的工艺。在图26-图30、图31-图35和图36-图40中的每一者以及后续附图中，在每个附图中获得并且示出四个区域和相应横截面视图。横截面视图是从区域100沟道(100-channel)、200沟道(200-channel)、100非隔离(100-non-iso)和100隔离(100-iso)获得的。横截面100沟道是从器件区域100中的沟道获得的，如图9A-1所示。横截面200沟道是从器件区域200中的沟道获得的，如图9A-2所示。横截面100非隔离是从器件区域100的穿过虚设鳍25’而未穿过栅极隔离区域52的部分获得的，如图9A-1所示。横截面100隔离穿过栅极隔离区域52，如图9A-1所示。

图26-图30示出了根据一些实施例的形成工艺的横截面。参考图26，形成突出的鳍24’和虚设鳍25’。该结构也对应于图2所示的结构。接下来，参考图27，虚设栅极电介质32选择性地形成在突出的鳍24’上，而不形成在虚设鳍25’上。该工艺对应于图3所示的工艺。在图41-图44所示的实施例中详细示出了用于形成图27所示的结构的工艺。虚设栅极电介质32的材料可以包括氧化硅、氮化硅、氮氧化硅或其他适用的电介质材料。

图28示出了虚设栅极电极34的形成，虚设栅极电极34可以由多晶硅、非晶硅或其他类型的材料形成，或包括多晶硅、非晶硅或其他类型的材料。该工艺也对应于图3所示的工艺。可以理解，在横截面100沟道和200沟道中，虚设栅极电极34通过栅极电介质32与相应突出的鳍24’分开，而在横截面100非隔离和100隔离中，虚设栅极电极34与虚设鳍25’实体接触。接下来，还如图28所示，形成栅极隔离区域52以接触下面的虚设鳍25’。该工艺对应于图7A-1、图7A-2、图7B、图8A和图8B所示的工艺。

图29示出了虚设栅极电极34的去除。接下来，还如图29所示，从器件区域100去除虚设栅极电介质32(132)(参见图28)，并且形成栅极电介质132’，如横截面100沟道所示。横截面200沟道中的栅极电介质232保持未被移除。因此，栅极电介质232用作相应FinFET的真实栅极电介质。在图51-图53所示的实施例中示出了图29所示的工艺的细节。

图30示出了高k电介质154和254以及替换栅极电极156和256的形成，它们形成替换栅极堆叠158和258。该工艺对应于图9A-1、图9A-2和图9B所示的工艺。如图30中的横截面100隔离所示，虚设鳍25’接触上覆的栅极隔离区域52，以将替换栅极堆叠158A与替换栅极堆叠158B完全分开。然而，如果在形成栅极隔离区域52之前没有从虚设鳍25’去除虚设栅极电介质32，则将在图29所示的工艺中去除虚设栅极电介质32，并且将在虚设鳍25’和上覆的栅极隔离区域52之间形成空间。替换栅极电极56的材料可以被填充到该空间中，导致栅极堆叠158A和158B之间的泄漏。根据本公开的一些实施例，在形成栅极隔离区域之前从虚设鳍25’选择性地去除虚设栅极电介质，因此消除了泄漏路径。

图31至图35示出了根据替代实施例的形成工艺的横截面。这些实施例与图26至图30所示的实施例相似，不同之处在于，在横截面100非隔离中存在栅极电介质层(图34)。参考图31，形成突出的鳍24’和虚设鳍25’。接下来，如图32所示，形成虚设栅极电介质32。与图27所示的实施例不同，虚设栅极电介质32保留在虚设鳍25’的在横截面100非隔离中的部分上。在图45-图48所示的工艺中示出了图32中的结构的形成的细节。图33示出了虚设栅极电极34的形成。接下来，去除虚设栅极电极34，如图34所示。此外，虚设栅极电介质132从器件区域100被去除(横截面100沟道)，并且例如通过沉积、自然氧化等而利用替换电介质层132’来替换。同时，栅极电介质132”形成在虚设鳍25’上并且在横截面100非隔离中。在图54-图56所示的工艺中示出了图34中的结构的形成的细节。图35示出了替换栅极58的形成。

图36至图40示出了根据替代实施例的形成工艺的横截面。这些实施例与图26至图30所示的实施例相似，不同之处在于，虚设栅极电介质32是通过氧化突出的鳍24’的表面部分而形成的。参考图36，形成突出的鳍24’和虚设鳍25’。接下来，如图37所示，形成虚设栅极电介质32。在图49-图50所示的工艺中示出了图37中的结构的形成的细节。图38示出了虚设栅极电极34的形成。接下来，去除虚设栅极电极34，如图39所示。此外，虚设栅极电介质132从器件区域100被去除(横截面100沟道)，并且被替换电介质层132’替换。在图57-图59所示的工艺中示出了图39中的结构的形成的细节。图40示出了替换栅极58的形成。

图41至图44示出了用于形成栅极电介质并且然后选择性地去除栅极电介质的工艺。可以采用该工艺来形成图27所示的结构。图41示出了如图26所示的起始结构。接下来，如图42所示，在器件区域100和200两者中形成虚设栅极电介质32，并且因此覆盖突出的鳍24’和虚设鳍25’的在横截面100沟道、200沟道、100非隔离和100隔离中的所有部分。在图43中，形成蚀刻掩模66(其可以由光致抗蚀剂形成)以覆盖虚设栅极电介质32的沟道部分，这些沟道部分覆盖器件区域100和200中的突出的鳍24’，同时使得虚设栅极电介质32的覆盖虚设鳍25’的部分通过蚀刻掩模66被暴露。接下来，去除虚设栅极电介质32的在虚设鳍25’上的暴露部分。然后去除蚀刻掩模66，并且所得结构在图44中示出。

图45至图48示出了用于形成栅极电介质并且然后选择性地去除栅极电介质的工艺。可以采用该工艺来形成图32所示的结构。图45示出了如图31所示的起始结构。接下来，如图46所示，在器件区域100和200两者中形成虚设栅极电介质32，并且因此覆盖突出的鳍24’和虚设鳍25’的在横截面(区域)100沟道、200沟道、100非隔离和100隔离中的所有部分。在图47中，形成蚀刻掩模66(其可以由光致抗蚀剂形成)以覆盖虚设栅极电介质32的覆盖器件区域100和200中的突出的鳍24’的沟道部分。虚设栅极电介质32的在横截面100非隔离中的部分也被覆盖，同时使得虚设栅极电介质32的覆盖横截面100隔离中的虚设鳍25’的部分通过蚀刻掩模66被暴露。接下来，去除虚设栅极电介质32的暴露部分。然后去除蚀刻掩模66，并且所得结构在图48中示出。

如图41至图48所示的工艺具有额外的光刻工艺的成本。然而，可以将所得虚设栅极电介质32的厚度调整为期望值。

图49和图50示出了根据一些实施例的用于选择性地形成栅极电介质的工艺。可以采用该工艺来形成图37所示的结构。图49示出了如图36所示的起始结构。接下来，如图50所示，在突出的鳍24’上形成虚设栅极电介质32，其中每个突出的鳍24’的暴露表面层(例如，由Si、SiGe等形成)被转换为电介质层32，该电介质层32包括氧化硅(SiO

图51-图53、图54-图56和图57-图59示出了一些工艺，用于选择性地替换器件区域100(例如，核心区域)的栅极电介质，同时保留器件区域200(例如，IO区域)中的栅极介质232作为真实栅极电介质。

图51-图53示出了在虚设鳍25’上未形成栅极电介质的实施例。可以采用该工艺来形成图29所示的结构。图51可以对应于图28所示的结构，不同之处在于，图28所示的栅极电极34已经被去除。接下来，如图52所示，蚀刻掩模68(其可以是光致抗蚀剂)被形成并且被图案化以覆盖器件区域200(横截面200沟道)，使得器件区域100(包括出现在横截面100沟道、100非隔离和100隔离中的部分)被暴露。接下来，虚设栅极电介质132被去除，并且被栅极电介质132’替代，如图52所示。栅极电介质132’可以是天然氧化物，或者可以通过沉积或氧化工艺形成。厚度可以在约

图54-图56示出了薄栅极电介质形成在虚设鳍25’的在横截面100非隔离中的部分上并且不形成在虚设鳍25’的在横截面100隔离中的部分上的实施例。可以采用该工艺来形成图34所示的结构。图54可以对应于图33所示的结构，不同之处在于，图33所示的栅极电极34已经被去除。接下来，如图55所示，蚀刻掩膜68被形成并且被图案化以覆盖器件区域200(横截面200沟道)，使得器件区域100(包括横截面100沟道、100非隔离和100隔离中的部分)被暴露。接下来，如图54所示的虚设栅极电介质132被去除，并且被栅极电介质132’替代，如图55所示。栅极电介质132”还形成在横截面100非隔离中。形成工艺可以包括沉积工艺。栅极电介质132’和132”可以由氧化硅、氮化硅等形成，或包括氧化硅、氮化硅等。去除蚀刻掩模68，并且所得结构在图56中示出。

图57-图59示出了与图51-图53所示的实施例类似的实施例，不同之处在于，虚设栅极电介质32是通过氧化、氮化等形成的。可以采用该工艺来形成图39所示的结构。图57可以对应于图38所示的结构，不同之处在于，如图38所示的栅极电极34已经被去除。如图58所示，形成蚀刻掩模68。接下来，如图57所示的虚设栅极电介质132被去除，并且被栅极电介质132’替代，如图58所示。然后去除蚀刻掩模68，并且所得结构在图59中示出。

图60示出了栅极结构的横截面，这些横截面是从图9A-1、图9A-2和图9B所示的结构获得的，并且还在图30和图40中示出。电介质层132’、232、132”(如果存在的话)和132”’(如果存在的话)的侧壁厚度被分别示出为CDS1、CDS2、CDS3和CDS4。电介质层132’、232、132”(如果存在的话)和132”’(如果存在的话)的顶部厚度被分别示出为CDT1、CDT2、CDT3和CDT4。

根据一些实施例，存在关系CDS1>CDS3和CDS1>CDS4。还可以存在关系CDT1>CDT3、CTD3＝CDT4、CDS1

图61示出了栅极结构的横截面，这些横截面是从图9A-1、图9A-2和图9B所示的结构获得的，并且还在图35中示出。根据一些实施例，厚度CDS1接近或等于厚度CDS3，并且可以存在关系CDS3>CDS4。厚度CDT1接近或等于厚度CDT3，并且可以存在关系CDT1CDT4。存在关系CDS1

图62示出了根据一些实施例的栅极隔离区域152和虚设鳍125’的横截面视图。通过本公开的形成工艺，由于选择性去除了栅极电介质32(该选择性去除工艺是在形成栅极隔离区域152之前执行的)，虚设鳍125’的中间顶表面部分可以被凹陷低于相对的部分。栅极隔离区域152相应地延伸到虚设鳍125’中的凹槽中。此外，栅极隔离区域152的底部拐角53具有直角(90度)。

本公开的实施例具有一些有利特征。通过在形成栅极隔离区域之前从虚设鳍去除虚设栅极电介质，在虚设鳍和上覆的栅极隔离区域之间不生成空间。如果形成空间(这是由于去除栅极隔离区域和下面的虚设鳍之间的虚设栅极电介质而引起的)，则空间可以被替换栅极电极的材料填充。这将导致相应栅极隔离区域和虚设鳍的相反侧的替换栅极电极之间的泄漏。因此，通过本公开的实施例，消除了泄漏的风险。

根据本公开的一些实施例，一种方法，包括：形成有源沟道区域；形成虚设沟道区域；在有源沟道区域之上形成第一栅极电介质层；在虚设沟道区域之上形成第二栅极电介质层；从虚设沟道区域去除第二栅极电介质层；在虚设沟道区域之上并且与虚设沟道区域接触地形成栅极隔离区域；以及形成第一栅极堆叠和第二栅极堆叠，其中，第一栅极堆叠在有源沟道区域上，并且其中，栅极隔离区域将第一栅极堆叠与第二栅极堆叠分开。在实施例中，方法还包括：在去除第二栅极电介质层之后，在虚设沟道区域之上形成虚设栅极电极；以及对虚设栅极电极进行图案化以形成开口，其中，栅极隔离区域形成在开口中。在实施例中，方法还包括：在形成栅极隔离区域之后，去除虚设栅极电极。在实施例中，第一栅极堆叠和第二栅极堆叠与虚设沟道区域和栅极隔离区域两者接触，并且通过虚设沟道区域和栅极隔离区域两者而彼此分开。在实施例中，第一栅极堆叠和第二栅极堆叠分别包括第一栅极电介质和第二栅极电介质，其中，第一栅极电介质和第二栅极电介质中的每一者均具有与虚设沟道区域和栅极隔离区域两者实体接触的侧壁部分。在实施例中，第一栅极电介质层和第二栅极电介质层是在公共沉积工艺中沉积的。在实施例中，方法还包括：从有源沟道区域去除第一栅极电介质层；以及在有源沟道区域上形成替换栅极电介质层。在实施例中，虚设沟道区域包括：第一部分，其中，第二栅极电介质层从第一部分被去除；以及第二部分，其中，在第二栅极电介质层从第一部分被去除之后，第二栅极电介质层保留在第二部分上。在实施例中，第一部分在第一栅极堆叠和第二栅极堆叠之间，并且方法还包括：在第二部分的相反侧形成第一源极/漏极区域和第二源极/漏极区域。

根据本公开的一些实施例，一种器件，包括：虚设鳍，包括第一部分和第二部分，其中，虚设鳍包括电介质材料；以及栅极隔离区域，在虚设鳍之上并且与虚设鳍接触；第一栅极堆叠和第二栅极堆叠，在虚设鳍的第一部分的相反侧并且与虚设鳍的第一部分接触；接触蚀刻停止层，在虚设鳍的第二部分的相反侧壁和顶表面上；以及层间电介质，在接触蚀刻停止层之上。在实施例中，第一栅极堆叠和第二栅极堆叠分别是第一FinFET和第二FinFET的部分。在实施例中，第一FinFET包括具有第一氧化硅层的第一栅极电介质，并且器件还包括第三FinFET，该第三FinFET包括：突出的半导体鳍；以及第二栅极电介质，在突出的半导体鳍之上并且与突出的半导体鳍接触，其中，第二栅极电介质包括比第一氧化硅层厚的第二氧化硅层。在实施例中，虚设鳍和栅极隔离区域由不同的材料形成。在实施例中，虚设鳍包括第一顶表面和在第一顶表面的相反侧的第二顶表面，其中，第一顶表面被凹陷低于第二顶表面。在实施例中，栅极隔离区域横向延伸超过虚设鳍的边缘，并且栅极隔离区域包括具有直角的底部拐角。在实施例中，器件还包括：虚设栅极电介质，在接触蚀刻停止层和虚设鳍的第二部分之间并且与接触蚀刻停止层和虚设鳍的第二部分接触。

根据本公开的一些实施例，一种器件，包括：半导体衬底；隔离区域，延伸到半导体衬底中；第一突出的半导体鳍和第二突出的半导体鳍，彼此平行并且突出高于隔离区域；虚设鳍，在第一突出的半导体鳍和第二突出的半导体鳍之间；第一栅极堆叠和第二栅极堆叠，分别在第一突出的半导体鳍和第二突出的半导体鳍的顶表面和侧壁上延伸；以及栅极隔离区域，在第一栅极堆叠和第二栅极堆叠之间，其中，栅极隔离区域在虚设鳍之上并且与虚设鳍接触。在实施例中，器件还包括：第一栅极间隔件和第二栅极间隔件，其中，栅极隔离区域、第一栅极堆叠和第二栅极堆叠中的每一者在第一栅极间隔件和第二栅极间隔件两者之间并且与第一栅极间隔件和第二栅极间隔件两者接触。在实施例中，器件还包括：接触蚀刻停止层，与虚设鳍的相反侧壁接触；以及层间电介质，在接触蚀刻停止层之上。在实施例中，栅极隔离区域与第一栅极堆叠和第二栅极堆叠接触。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同配置不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1.一种制造半导体器件的方法，包括：形成有源沟道区域；形成虚设沟道区域；在所述有源沟道区域之上形成第一栅极电介质层；在所述虚设沟道区域之上形成第二栅极电介质层；从所述虚设沟道区域去除所述第二栅极电介质层；在所述虚设沟道区域之上并且与所述虚设沟道区域接触地形成栅极隔离区域；以及形成第一栅极堆叠和第二栅极堆叠，其中，所述第一栅极堆叠在所述有源沟道区域上，并且其中，所述栅极隔离区域将所述第一栅极堆叠与所述第二栅极堆叠分开。

示例2.根据示例1所述的方法，还包括：在去除所述第二栅极电介质层之后，在所述虚设沟道区域之上形成虚设栅极电极；以及对所述虚设栅极电极进行图案化以形成开口，其中，所述栅极隔离区域形成在所述开口中。

示例3.根据示例2所述的方法，还包括：在形成所述栅极隔离区域之后，去除所述虚设栅极电极。

示例4.根据示例1所述的方法，其中，所述第一栅极堆叠和所述第二栅极堆叠与所述虚设沟道区域和所述栅极隔离区域两者接触，并且通过所述虚设沟道区域和所述栅极隔离区域两者而彼此分开。

示例5.根据示例1所述的方法，其中，所述第一栅极堆叠和所述第二栅极堆叠分别包括第一栅极电介质和第二栅极电介质，其中，所述第一栅极电介质和所述第二栅极电介质中的每一者均具有与所述虚设沟道区域和所述栅极隔离区域两者实体接触的侧壁部分。

示例6.根据示例1所述的方法，其中，所述第一栅极电介质层和所述第二栅极电介质层是在公共沉积工艺中沉积的。

示例7.根据示例1所述的方法，还包括：从所述有源沟道区域去除所述第一栅极电介质层；以及在所述有源沟道区域上形成替换栅极电介质层。

示例8.根据示例1所述的方法，其中，所述虚设沟道区域包括：第一部分，其中，所述第二栅极电介质层从所述第一部分被去除；和第二部分，其中，在所述第二栅极电介质层从所述第一部分被去除之后，所述第二栅极电介质层保留在所述第二部分上。

示例9.根据示例8所述的方法，其中，所述第一部分在所述第一栅极堆叠和所述第二栅极堆叠之间，并且所述方法还包括：在所述第二部分的相反侧形成第一源极/漏极区域和第二源极/漏极区域。

示例10.一种半导体器件，包括：虚设鳍，包括第一部分和第二部分，其中所述虚设鳍包括电介质材料；栅极隔离区域，在所述虚设鳍之上并且与所述虚设鳍接触；第一栅极堆叠和第二栅极堆叠，在所述虚设鳍的第一部分的相反侧并且与所述虚设鳍的第一部分接触；接触蚀刻停止层，在所述虚设鳍的第二部分的相反侧壁和顶表面上；以及层间电介质，在所述接触蚀刻停止层之上。

示例11.根据示例10所述的半导体器件，其中，所述第一栅极堆叠和所述第二栅极堆叠分别是第一鳍式场效应晶体管FinFET和第二FinFET的部分。

示例12.根据示例11所述的半导体器件，其中，所述第一FinFET包括具有第一氧化硅层的第一栅极电介质，并且所述器件还包括第三FinFET，所述第三FinFET包括：突出的半导体鳍；以及第二栅极电介质，在所述突出的半导体鳍之上并且与所述突出的半导体鳍接触，其中，所述第二栅极电介质包括比所述第一氧化硅层厚的第二氧化硅层。

示例13.根据示例10所述的半导体器件，其中，所述虚设鳍和所述栅极隔离区域由不同的材料形成。

示例14.根据示例10所述的半导体器件，其中，所述虚设鳍包括第一顶表面和在所述第一顶表面的相反侧的第二顶表面，其中，所述第一顶表面被凹陷低于所述第二顶表面。

示例15.根据示例10所述的半导体器件，其中，所述栅极隔离区域横向延伸超过所述虚设鳍的边缘，并且所述栅极隔离区域包括具有直角的底部拐角。

示例16.根据示例10所述的半导体器件，还包括：虚设栅极电介质，在所述接触蚀刻停止层和所述虚设鳍的第二部分之间并且与所述接触蚀刻停止层和所述虚设鳍的第二部分接触。

示例17.一种半导体器件，包括：半导体衬底；隔离区域，延伸到所述半导体衬底中；第一突出的半导体鳍和第二突出的半导体鳍，彼此平行并且突出高于所述隔离区域；虚设鳍，在所述第一突出的半导体鳍和所述第二突出的半导体鳍之间；第一栅极堆叠和第二栅极堆叠，分别在所述第一突出的半导体鳍和所述第二突出的半导体鳍的顶表面和侧壁上延伸；以及栅极隔离区域，在所述第一栅极堆叠和所述第二栅极堆叠之间，其中，所述栅极隔离区域在所述虚设鳍之上并且与所述虚设鳍接触。

示例18.根据示例17所述的半导体器件，还包括：第一栅极间隔件和第二栅极间隔件，其中，所述栅极隔离区域、所述第一栅极堆叠和所述第二栅极堆叠中的每一者在所述第一栅极间隔件和所述第一栅极间隔件两者之间并且与所述第一栅极间隔件和所述第一栅极间隔件两者接触。

示例19.根据示例17所述的半导体器件，还包括：接触蚀刻停止层，与所述虚设鳍的相反侧壁接触；以及层间电介质，在所述接触蚀刻停止层之上。

示例20.根据示例17所述的半导体器件，其中，所述栅极隔离区域与所述第一栅极堆叠和所述第二栅极堆叠接触。