三维存储器件及其形成方法

背景技术

本公开涉及三维(3D)存储器件及其制造方法。

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元按比例缩小至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。

3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储阵列和用于控制去往和来自存储阵列的信号的外围器件。

发明内容

在一个方面，一种3D存储器件包括：堆叠结构，其包括交错的导电层和电介质层；沟道结构，其延伸穿过所述堆叠结构；以及掺杂半导体层。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分和未掺杂部分。半导体沟道的掺杂部分的一部分在第一方向上延伸超过堆叠结构。掺杂半导体层的一部分与半导体沟道的掺杂部分的延伸超过堆叠结构的部分的侧壁接触。

在另一方面，一种3D存储器件包括：堆叠结构，其包括交错的导电层和电介质层；掺杂半导体层；以及沟道结构，其穿过该堆叠结构延伸到掺杂半导体层。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分。半导体沟道的掺杂部分在掺杂半导体层与导电层中的最靠近掺杂半导体层的导电层之间。

在另一方面，提供了一种用于形成3D存储器件的方法。在衬底上方形成填充层。在填充层上方形成堆叠结构。形成延伸穿过堆叠结构和填充层的沟道结构。沟道结构包括存储器膜和半导体沟道。顺序地去除衬底和存储器膜的面对填充层的一部分，以暴露半导体沟道的面对填充层的部分。形成与半导体沟道的暴露部分接触的掺杂半导体层。将掺杂半导体层和半导体沟道的与掺杂半导体层接触的部分局部激活。

在另一方面，一种系统包括被配置为存储数据的3D存储器件和耦合到该3D存储器件并被配置为控制该3D存储器件的存储器控制器。3D存储器件包括：堆叠结构，其包括交错的导电层和电介质层；沟道结构，其延伸穿过堆叠结构；以及掺杂半导体层。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分和未掺杂部分。半导体沟道的掺杂部分的一部分在第一方向上延伸超过堆叠结构。掺杂半导体层的一部分与半导体沟道的掺杂部分的延伸超过堆叠结构的部分的侧壁接触。

附图说明

并入本文中并构成说明书的一部分的附图示出了本公开的各方面，并且与说明书一起进一步用于解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。

图1示出了根据本公开的一些方面的示例性3D存储器件的横截面的侧视图。

图2示出了根据本公开的一些方面的图1中的3D存储器件中的示例性沟道结构的横截面的放大侧视图。

图3A-图3O示出了根据本公开的一些方面的用于形成示例性3D存储器件的制造工艺。

图4示出根据本公开的一些方面的用于形成示例性3D存储器件的方法的流程图。

图5示出了根据本公开的一些方面的具有3D存储器件的示例性系统的框图。

图6A示出了根据本公开的一些方面的具有3D存储器件的示例性存储卡的示图。

图6B示出了根据本公开的一些方面的具有3D存储器件的示例性固态驱动器(SSD)的示图。

将参考附图描述本公开。

具体实施方式

尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。

通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。

应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。

此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。器件可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。

如本文所用，术语“衬底”是指其上添加了后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶片。

如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或垂直互连接入(过孔)触点)和一个或多个电介质层。

在一些3D NAND存储器件中，选择性地生长半导体插塞以围绕沟道结构的侧壁，例如，称为侧壁选择性外延生长(SEG)。特别是在用先进技术制造3D NAND存储器件(例如具有90个或更多个带有多堆栈架构的层级)时，与形成在沟道结构的源极端处的另一种类型的半导体插塞(例如底部SEG)相比，侧壁SEG的形成避免了对沟道孔的底表面(也称为SONO打孔)处的存储器膜和半导体沟道的蚀刻，从而增大了工艺窗口。

然而，因为诸如本征多晶硅之类的本征(纯、未掺杂)半导体材料用于形成半导体沟道，所以在半导体沟道与和半导体沟道接触的侧壁SEG或导电层之间存在相对较高的势垒，从而在其间引入高接触电阻。3D存储器件的电性能可能会受到高接触电阻的影响。

为了解决上述问题，本公开提出了一种解决方案，其中可以减小半导体沟道与侧壁SEG或导电层之间的接触电阻。在一些实施方式中，半导体沟道被部分地掺杂，使得半导体沟道的形成源极触点的部分被高掺杂以降低势垒，同时留下半导体沟道的形成存储单元的另一部分保持未掺杂或低掺杂。在一些实施方式中，每个沟道结构的一端被从背面打开以暴露相应的半导体沟道的掺杂部分，并且3D存储器件还包括掺杂半导体层，其将半导体沟道的暴露的掺杂部分电连接以进一步减小接触电阻和薄层电阻。结果，可以改善3D存储器件的电性能。

与本公开的范围一致，可以例如通过局部退火来局部激活半导体沟道的掺杂部分和掺杂半导体层，以激活其中的掺杂剂而不会损坏器件芯片上的对热敏感的其他部分，例如键合界面和铜互连。例如，用于激活掺杂剂的热量可以被约束在不包括器件芯片上的热敏部件的区域中。在一些实施方式中，局部激活工艺还用作原位掺杂工艺，以对与掺杂半导体层接触的本征半导体沟道的部分进行掺杂。

图1示出了根据本公开的一些方面的示例性3D存储器件100的横截面的侧视图。在一些实施方式中，3D存储器件100是包括第一半导体结构102和堆叠在第一半导体结构102之上的第二半导体结构104的键合芯片。根据一些实施方式，第一半导体结构102和第二半导体结构104在它们之间的键合界面106处接合。如图1所示，第一半导体结构102可以包括衬底101，衬底101可以包括硅(例如，单晶硅，c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他合适的材料。

3D存储器件100的第一半导体结构102可以包括衬底101上的外围电路108。注意，在图1中包括x轴和y轴以进一步示出具有衬底101的3D存储器件100中的部件的空间关系。衬底101包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底(例如，衬底101)在y方向(即，垂直方向)上位于半导体器件(例如3D存储器件100)的最低平面中时，在y方向上半导体器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)上、上方还是下方是相对于半导体器件的衬底而确定的。在整个本公开中，应用了用于描述空间关系的相同概念。

在一些实施方式中，外围电路108被配置为控制和感测3D存储器件100。外围电路108可以是用于促进3D存储器的操作的任何合适的数字、模拟和/或混合信号控制和感测电路，包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。外围电路108可以包括形成在衬底101上的晶体管，其中，晶体管的全部或部分形成在衬底101中(例如，在衬底101的顶表面下方)和/或直接形成在衬底101上。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)也可以形成在衬底101中。根据一些实施方式，晶体管是高速的，具有先进逻辑工艺(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)。应当理解，在一些实施方式中，外围电路108还可以包括与先进逻辑工艺兼容的任何其他电路，包括诸如处理器和可编程逻辑器件(PLD)的逻辑电路、或者诸如静态随机存取存储器(SRAM)和动态RAM(DRAM)的存储电路。

在一些实施方式中，3D存储器件100的第一半导体结构102还包括在外围电路108上方的互连层(未示出)，以向和从外围电路108传输电信号。互连层可以包括多个互连(在本文中也称为触点)，包括横向互连线和垂直互连接入(VIA)触点。如本文中所使用的，术语互连可以广泛地包括任何合适类型的互连，例如中段工艺(MEOL)互连和后段工艺(BEOL)互连。互连层还可以包括一个或多个可以在其中形成互连线和VIA触点的层间电介质(ILD)层(又称为金属间电介质(IMD)层)。即，互连层可以在多个ILD层中包括互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。

如图1所示，3D存储器件100的第一半导体结构102还可以包括在键合界面106处并且在互连层和外围电路108上方的键合层110。键合层110可以包括多个键合触点111和将键合触点111电隔离的电介质。键合触点111可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层110的剩余区域可以由包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合的电介质形成。键合层110中的键合触点111和周围的电介质可以用于混合键合。

类似地，如图1所示，3D存储器件100的第二半导体结构104还可以包括在键合界面106处并且在第一半导体结构102的键合层110上方的键合层112。键合层112可以包括多个键合触点113和将键合触点113电隔离的电介质。键合触点113可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层112的剩余区域可以由包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合的电介质形成。键合层112中的键合触点113和周围电介质可以用于混合键合。根据一些实施方式，键合触点113在键合界面106处与键合触点111接触。

如以下详细描述的，第二半导体结构104可以在键合界面106处以面对面的方式键合在第一半导体结构102的顶部上。在一些实施方式中，作为混合键合(也称为“金属/电介质混合键合”)的结果，键合界面106设置在键合层110和112之间，混合键合是直接键合技术(例如在不使用诸如焊料或粘合剂的中间层的情况下，在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施方式中，键合界面106是键合层112和110相遇并键合的地方。实际上，键合界面106可以是具有一定厚度的层，其包括第一半导体结构102的键合层110的顶表面和第二半导体结构104的键合层112的底表面。

在一些实施方式中，3D存储器件100的第二半导体结构104还包括在键合层112上方的互连层(未示出)以传输电信号。互连层可以包括多个互连，例如MEOL互连和BEOL互连。互连层还可以包括一个或多个ILD层，其中可以形成互连线和VIA触点。互连层中的互连线和VIA触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。

在一些实施方式中，3D存储器件100为NAND闪存存储器件，其中以NAND存储串的阵列的形式提供存储单元。每个NAND存储串可以包括相应的沟道结构124。如图1所示，每个沟道结构124可以垂直延伸穿过多对，每对包括堆叠导电层116和堆叠电介质层118。交错的堆叠导电层116和堆叠电介质层118是存储器堆叠层114的一部分。存储器堆叠层114中的堆叠导电层116和堆叠电介质层118的对的数量确定了3D存储器件100中的存储单元的数量。应当理解，在一些实施方式中，存储器堆叠层114可以具有多堆栈架构(未示出)，其包括多个彼此堆叠的存储器堆栈。每个存储器堆栈中的堆叠导电层116和堆叠电介质层118的对的数量可以相同或不同。

存储器堆叠层114可以包括多个交错的堆叠导电层116和堆叠电介质层118。存储器堆叠层114中的堆叠导电层116和堆叠电介质层118可以在垂直方向上交替。换句话说，除了在存储器堆叠层114的顶部或底部处的层之外，每个堆叠导电层116可以在两侧上被两个堆叠电介质层118邻接，并且每个堆叠电介质层118可以在两侧上被两个堆叠导电层116邻接。堆叠导电层116可以包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任何组合。每个堆叠导电层116可以包括由粘合剂层和栅极电介质层围绕的栅电极(栅极线)。堆叠导电层116的栅电极可以作为字线横向延伸，终止于存储器堆叠层114的一个或多个阶梯结构处。堆叠电介质层118可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。

如图1所示，3D存储器件100的第二半导体结构104还可以包括在存储器堆叠层114上方的填充层120。填充层120可以包括多晶硅、高介电常数(高k)电介质或金属。例如，高k电介质可以包括介电常数高于氧化硅的介电常数(例如，＞3.7)的任何电介质材料。在某些已知解决方案中，填充层120充当围绕沟道结构124的侧壁SEG和/或电连接沟道结构124的导电层(例如掺杂多晶硅层)，与此不同，3D存储器件100的第二半导体结构104中的填充层120可能无法用作侧壁SEG和/或导电层，因此可能包括除掺杂多晶硅以外的材料，例如电介质(例如，高k电介质)、金属(例如，W、Co、Cu、Al)、金属硅化物或未掺杂多晶硅。应当理解，在一些示例中，填充层120也可以包括掺杂多晶硅。

在一些实施方式中，每个沟道结构124包括填充有半导体层(例如，作为半导体沟道128)和复合电介质层(例如，作为存储器膜126)的沟道孔。在一些实施方式中，半导体沟道128包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施方式中，存储器膜126是包括隧穿层、存储层(也称为“电荷捕获层”)和阻挡层的复合层。沟道孔的剩余空间可以部分地或全部地被覆盖层填充，该覆盖层包括诸如氧化硅的电介质材料和/或气隙。根据一些实施方式，沟道结构124可以具有圆柱形状(例如，柱形状)。存储器膜126的覆盖层、半导体沟道128、隧穿层、存储层和阻挡层以此顺序从柱的中心朝向外表面沿径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储器膜126可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。

在一些实施方式中，沟道结构124还包括在沟道结构124的底部(例如，在下端)中的沟道插塞129。如本文中所使用的，在衬底101置于3D存储器件100的最低平面中时，部件(例如，沟道结构124)的上端是在y方向上远离衬底101的一端，而部件(例如，沟道结构124)的下端是在y方向上更靠近衬底101的一端。沟道插塞129可以包括半导体材料(例如，多晶硅)。在一些实施方式中，沟道插塞129用作沟道结构124的漏极。

如图1所示，每个沟道结构124可以垂直延伸穿过存储器堆叠层114的交错的堆叠导电层116和堆叠电介质层118进入填充层120。根据一些实施方式，存储器膜126的上端在垂直方向上不与半导体沟道128的上端对准，因为可以在如下详细描述的制造工艺期间去除存储器膜126的一部分。在一些实施方式中，在沟道结构124中，存储器膜126的上端在半导体沟道128的上端的下方，如图1所示。在一些实施方式中，存储器膜126的上端与填充层120和存储器堆叠层114之间的界面齐平，即，与填充层120的底表面和存储器堆叠层114的顶表面齐平。尽管未示出，但应当理解，在一些示例中，存储器膜126的上端可以在填充层120的顶表面和底表面之间。也就是说，存储器膜126的上端可以与存储器堆叠层114的顶表面齐平或超过存储器堆叠层114的顶表面。在一些实施方式中，存储器膜126的上端不在存储器堆叠层114的顶表面下方。

如图1所示，根据一些实施方式，半导体沟道128的上端在存储器膜126的上端上方。换句话说，半导体沟道128可以比存储器膜126更远地延伸到填充层120中。例如，如图1所示，存储器膜126可以终止于存储器堆叠层114的顶表面处，而半导体沟道128可以在存储器堆叠层114的顶表面上方延伸以面对填充层120。同样参考图2中的半导体沟道124的放大侧视图，半导体沟道128可以包括掺杂部分128a和未掺杂部分128b。在一些实施方式中，半导体沟道128的掺杂部分128a的至少一部分在第一方向(例如，图2中的正y方向)上延伸超过存储器堆叠层114。也就是说，掺杂部分128a的上端可以在填充层120和存储器堆叠层114之间的界面上方，即，在填充层120的底表面和存储器堆叠层114的顶表面的上方。在一些实施方式中，半导体沟道128的掺杂部分128a还在与第一方向相反的第二方向(例如，图2中的负y方向)上延伸超过堆叠导电层116中的一个。应当理解，堆叠导电层116中的靠近填充层120的一个或多个可以是源极选择栅极线201(SSG线，有时称为底部选择栅极(BSG)线)，而其余的堆叠导电层116可以包括字线203。根据一些实施方式，半导体沟道128的掺杂部分128a还延伸超过最靠近填充层120的源极选择栅极线201。应当理解，如果3D存储器件100的第二半导体结构104包括多于一条源极选择栅极线201，则掺杂部分128a可以延伸超过所有源极选择栅极线201。另一方面，掺杂部分128a可以不进一步延伸以面对字线203。也就是说，根据一些实施方式，掺杂部分128a的下端在垂直方向上处于源极选择栅极线201和字线203之间。例如，如图2所示，半导体沟道128的掺杂部分128a的延伸超过存储器堆叠层114的一部分可以面对填充层120，而掺杂部分128a的其余部分可以面对源极选择栅极线201。

在一些实施方式中，半导体沟道128的掺杂部分128a包括N型掺杂多晶硅。掺杂剂可以是贡献自由电子并增加本征半导体的导电性的任何合适的N型掺杂剂，例如磷(P)、砷(Ar)或锑(Sb)。在一些实施方式中，掺杂部分128a的掺杂浓度在约10

在一些实施方式中，3D存储器件100的第二半导体结构104包括可以将多个沟道结构124电连接的掺杂半导体层122。例如，掺杂半导体层122可以在具有或不具有填充层120(取决于填充层120是否导电)的情况下提供在同一块中的NAND存储串的阵列的源极(即，阵列公共源极(ACS))之间的电连接。换句话说，填充层120可能不必包括诸如金属或掺杂多晶硅的导电材料，因为单独的掺杂半导体层122可以电连接多个NAND存储串的源极。结果，可以放松填充层120上的材料和尺寸限制。

如图1和图2所示，在一些实施方式中，掺杂半导体层122包括两个部分：与半导体沟道128的掺杂部分128a的延伸超过存储器堆叠层114的至少一部分的侧壁接触的第一部分121，以及在填充层120上方并与填充层120接触的第二部分123。也就是说，根据一些实施方式，掺杂半导体层122的一部分(即，第二部分123)在填充层120上，并且掺杂半导体层122的围绕每个沟道结构124的上端的其余部分(即，第一部分121)与半导体沟道128的掺杂部分128a接触。填充层120可以在垂直方向上形成在存储器堆叠层114和掺杂半导体层122的第二部分123之间。应当理解，在一些实施方式中，掺杂半导体层122的第一部分121也可以在半导体沟道128的掺杂部分128a的顶表面之上并且与之接触。也就是说，掺杂半导体层122可以与半导体沟道128的掺杂部分128a的延伸超过存储器堆叠层114的顶表面和侧壁都接触，以增加接触面积。

如图1所示，沟道结构124可以穿过存储器堆叠层114和填充层120延伸到掺杂半导体层122。在一些实施方式中，半导体沟道128的在掺杂半导体层122和源极选择栅极线201(例如，堆叠导电层116中的最靠近掺杂半导体层122的一个)之间的至少一部分被掺杂。结果，掺杂半导体层122的一部分(例如，第一部分121)可以与半导体沟道128的掺杂部分(例如，掺杂部分128a)接触，并且填充层120可以在垂直方向上形成在存储器堆叠层114与掺杂半导体层122的另一部分(例如，第二部分123)之间。如以下详细描述的，存储器堆叠层114的形成以及半导体沟道128的掺杂部分128a和掺杂半导体层122的形成发生在填充层120的相对侧，从而避免了通过延伸穿过存储器堆叠层114的开口进行的任何沉积或蚀刻工艺，从而减少了制造复杂性和成本并提高了产量和垂直可缩放性。

类似于半导体沟道128的掺杂部分128a，在一些实施方式中，掺杂半导体层122也包括N型掺杂多晶硅。掺杂剂可以是贡献自由电子并增加本征半导体的导电性的任何合适的N型掺杂剂，例如P、Ar或Sb。与半导体沟道128的掺杂部分128a相似，在一些实施方式中，掺杂半导体层122的掺杂浓度在约10

通过掺杂和接触半导体沟道128和掺杂半导体层122，可以减小NAND存储串(即，在同一块中的NAND存储串的ACS处)之间的接触电阻，从而改善3D存储器件100的电性能。围绕半导体沟道128的掺杂部分128a的N型掺杂半导体层122可以启用用于3D存储器件100的擦除操作的栅极感应漏极泄漏(GIDL)辅助的主体偏置。源极选择栅极线201周围的GIDL可以从对应的NAND存储串的源极向半导体沟道128中生成空穴电流(即，源极泄漏电流)，以提高用于擦除操作的体电势。也就是说，根据一些实施方式，3D存储器件100被配置为在执行擦除操作时生成GIDL辅助的主体偏置。在一些实施方式中，通过还对半导体沟道128的面对源极选择栅极线201的部分进行掺杂，可以进一步增强GIDL效应。

如图1所示，3D存储器件100的第二半导体结构104还可以包括绝缘结构130，每个绝缘结构130垂直延伸穿过存储器堆叠层114的交错的堆叠导电层116和堆叠电介质层118。与进一步延伸到填充层120中的沟道结构124不同，根据一些实施方式，绝缘结构130停止在填充层120的底表面处，即，不垂直延伸到填充层120中。即，绝缘结构130的顶表面可以与填充层120的底表面齐平。每个绝缘结构130也可以横向延伸以将沟道结构124分离成多个块。即，可以通过绝缘结构130将存储器堆叠层114划分成多个存储器块，使得可以将沟道结构124的阵列分离到每个存储器块中。与现有3D NAND存储器件中的包括正面ACS触点的缝隙结构不同，根据一些实施方式，绝缘结构130在其中不包括任何触点(即，不用作源极触点)，因此不会与堆叠导电层116引入寄生电容和泄漏电流。在一些实施方式中，每个绝缘结构130包括填充有一种或多种电介质材料的开口(例如，缝隙)，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，每个绝缘结构130可以填充有氧化硅。应当理解，在一些示例中，绝缘结构130可以部分地填充有非电介质材料，例如多晶硅，以调节绝缘结构130的机械性能，例如硬度和/或应力。

此外，如以下详细描述的，因为用于形成绝缘结构130的开口不用于形成掺杂半导体层122和半导体沟道128的掺杂部分128a，所以随着交错的堆叠导电层116和堆叠电介质层118的数量增加，开口的增大的深宽比(例如，大于50)不会影响掺杂半导体层122和半导体沟道128的掺杂部分128a的形成。

如图1所示，代替正面源极触点，3D存储器件100可以包括在掺杂半导体层122上方并与之接触的一个或多个背面源极触点132。源极触点132和存储器堆叠层114(以及穿过其的绝缘结构130)可以设置在填充层120的相对侧，因此可以看作是“背面”源极触点。在一些实施方式中，源极触点132通过掺杂半导体层122电连接到沟道结构124的半导体沟道128。源极触点132可以包括任何合适类型的触点。在一些实施方式中，源触点132包括VIA触点。在一些实施方式中，源极触点132包括横向延伸的壁形触点。源极触点132可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu、Al)或被粘合剂层(例如，氮化钛(TiN))围绕的硅化物层。

如图1所示，3D存储器件100还可以包括BEOL互连层133，该BEOL互连层133在源极触点132上方并电连接至源极触点132以用于焊盘引出，例如在3D存储器件100与外部电路之间传输电信号。在一些实施方式中，互连层133包括在掺杂半导体层122上的一个或多个ILD层134和在ILD层134上的重新分布层136。根据一些实施方式，源极触点132的上端与ILD层134的顶表面以及重新分布层136的底表面齐平，并且源极触点132垂直延伸穿过ILD层134以与掺杂半导体层122接触。互连层133中的ILD层134可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层133中的重新分布层136可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，互连层133还包括钝化层138，作为用于3D存储器件100的钝化和保护的最外层。重新分布层136的一部分可以从钝化层138暴露以作为接触焊盘140。即，3D存储器件100的互连层133还可以包括用于引线键合和/或与插入件键合的接触焊盘140。如以下关于制造工艺所描述的，在一些实施方式中，源极触点132和重新分布层136可以通过相同的工艺形成并且具有相同的材料，例如Al。因此，在一些示例中，源极触点132也可以被视为BEOL互连层133的一部分。

在一些实施方式中，3D存储器件100的第二半导体结构104还包括穿过掺杂半导体层122和填充层120的触点142和144。根据一些实施方式，由于掺杂半导体层122可以包括多晶硅，所以触点142和144是穿硅触点(TSC)。在一些实施方式中，触点142延伸穿过掺杂半导体层122、填充层120和ILD层134以与重新分布层136接触，使得掺杂半导体层122的第一部分121通过互连层133的源极触点132和重新分布层136电连接到触点142。在一些实施方式中，触点144延伸穿过掺杂半导体层122、填充层120和ILD层134以与接触焊盘140接触。触点142和144均可以包括一个或多个导电层，例如金属层(例如W、Co、Cu或Al)或被粘合剂层(例如TiN)围绕的硅化物层。在一些实施方式中，至少触点144还包括间隔体(例如，电介质层)，以将触点144与掺杂半导体层122和填充层120电分离。

在一些实施方式中，3D存储器件100还包括外围触点146和148，外围触点146和148均在存储器堆叠层114外部垂直延伸。每个外围触点146或148的深度可以大于存储器堆叠层114的深度，以在存储器堆叠层114外部的外围区域中从键合层112垂直延伸至填充层120。在一些实施方式中，外围触点146在触点142下方并与之接触，使得掺杂半导体层122的第一部分121至少通过源极触点132、重新分布层136、触点142和外围触点146电连接至第一半导体结构102中的外围电路108。在一些实施方式中，外围触点148在触点144下方并与之接触，使得第一半导体结构102中的外围电路108至少通过触点144和外围触点148电连接到接触焊盘140以用于焊盘引出。外围触点146和148均可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或被粘合剂层(例如，TiN)围绕的硅化物层。

如图1所示，3D存储器件100还包括作为互连结构的一部分的各种局部触点(也称为“C1”)，其与存储器堆叠层114中的结构直接接触。在一些实施方式中，局部触点包括均在相应沟道结构124的下端下方并与之接触的沟道局部触点150。每个沟道局部触点150可以电连接至用于位线扇出的位线触点(未示出)。在一些实施方式中，局部触点还包括字线局部触点152，其均在存储器堆叠层114的阶梯结构处的相应堆叠导电层116(包括字线)下方并与之接触以用于字线扇出。诸如沟道局部触点150和字线局部触点152的局部触点可以至少通过键合层112和110电连接到第一半导体结构102的外围电路108。诸如沟道局部触点150和字线局部触点152的局部触点均可以包括一个或多个导电层，例如金属层(例如，W、Co、Cu或Al)或被粘合剂层(例如，TiN)围绕的硅化物层。

尽管在图1中示出了示例性3D存储器件100，但是应当理解，通过改变第一半导体结构102和第二半导体结构104的相对位置、背面源极触点132或已知的正面源极触点(未示出)的使用、和/或焊盘引出位置(例如，通过第一半导体结构102和/或第二半导体结构104)，3D存储器件的任何其他合适的架构可以适用于本公开中，而无需进一步详细阐述。

图5示出了根据本公开的一些方面的具有3D存储器件的示例性系统500的框图。系统500可以是移动电话、台式计算机、膝上型计算机、平板电脑、车辆计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置、或其中具有存储功能的任何其他合适的电子装置。如图5所示，系统500可以包括主机508和具有一个或多个3D存储器件504和存储器控制器506的存储器系统502。主机508可以是电子装置的处理器，例如中央处理单元(CPU)、或者片上系统(SoC)，例如应用处理器(AP)。

3D存储器件504可以是本文公开的任何3D存储器件，例如图1和图2所示的3D存储器件100。在一些实施方式中，每个3D存储器件504包括NAND闪存存储器。与本公开的范围一致，可以部分地掺杂3D存储器件504的半导体沟道，使得半导体沟道的形成源极触点的部分被高度掺杂以降低势垒，同时留下半导体沟道的形成存储单元的另一部分保持未掺杂或低掺杂。3D存储器件504的每个沟道结构的一端可以从背面打开以暴露相应半导体沟道的掺杂部分。3D存储器件504还可以包括电连接半导体沟道的暴露的掺杂部分的掺杂半导体层，以进一步减小接触电阻和薄层电阻。结果，可以改善3D存储器件504的电性能，这进而改善了存储器系统502和系统500的性能，例如，实现了更高的操作速度。

根据一些实施方式，存储器控制器506耦合到3D存储器件504和主机508，并且被配置为控制3D存储器件504。存储器控制器506可以管理存储在3D存储器件504中的数据并与主机508通信。在一些实施方式中，存储器控制器506被设计用于在诸如安全数字(SD)卡的低占空比环境、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于电子装置(例如个人计算机、数码相机、移动电话等)中的其他介质中进行操作。在一些实施方式中，存储器控制器506被设计用于在高占空比环境SSD或用作移动装置(例如智能手机、平板电脑、膝上型计算机等)和企业存储阵列中的数据储存器的嵌入式多媒体卡(eMMC)中进行操作。存储器控制器506可以被配置为控制3D存储器件504的操作，例如读取、擦除和编程操作。存储器控制器506还可以被配置为管理关于存储或将要存储在3D存储器件504中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等等。在一些实施方式中，存储器控制器506进一步被配置为关于从3D存储器件504读取或写入3D存储器件504的数据来处理纠错码(ECC)。存储器控制器506也可以执行任何其他合适的功能，例如，格式化3D存储器件504。存储器控制器506可以根据特定的通信协议与外部装置(例如，主机508)通信。例如，存储器控制器506可以通过各种接口协议中的至少一种与外部装置通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、Firewire协议等。

存储器控制器506和一个或多个3D存储器件504可以被集成到各种类型的存储装置中，例如，被包括在诸如通用闪存(UFS)封装或eMMC封装的同一封装中。即，存储器系统502可以被实施为并且被封装到不同类型的最终电子产品中。在如图6A所示的一个示例中，存储器控制器506和单个3D存储器件504可以集成到存储卡602中。存储卡602可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、小型SD、微型SD、SDHC)、UFS等。存储卡602还可以包括将存储卡602与主机(例如，图5中的主机508)电耦合的存储卡连接器604。在如图6B所示的另一个示例中，存储器控制器506和多个3D存储器件504可以集成到SSD 606中。SSD 606还可以包括将SSD 606与主机(例如，图5中的主机508)电耦合的SSD连接器608。在一些实施方式中，SSD606的存储容量和/或操作速度大于存储卡602的存储容量和/或操作速度。

图3A-图3O示出了根据本公开的一些实施方式的用于形成示例性3D存储器件的制造工艺。图4示出了根据本公开的一些实施方式的用于形成示例性3D存储器件的方法400的流程图。图3A-图3O和图4中描绘的3D存储器件的示例包括图1中描绘的3D存储器件100。将一起描述图3A-图3O和图4。应当理解，方法400中示出的操作不是穷举的，并且其他操作也可以在任何所示操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图4所示不同的顺序执行。

参考图4，方法400开始于操作402，其中在第一衬底上形成外围电路。第一衬底可以是硅衬底。如图3G所示，使用包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其他合适的工艺的多种工艺在硅衬底350上形成多个晶体管。在一些实施方式中，通过离子注入和/或热扩散在硅衬底350中形成掺杂区(未示出)，其例如用作晶体管的源极区和/或漏极区。在一些实施方式中，还通过湿法蚀刻和/或干法蚀刻以及薄膜沉积在硅衬底350中形成隔离区(例如，STI)。晶体管可以在硅衬底350上形成外围电路352。

如图3G中所示，在外围电路352上方形成键合层348。键合层348包括电连接到外围电路352的键合触点。为了形成键合层348，使用一种或多种薄膜沉积工艺(例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合)来沉积ILD层；使用湿法蚀刻和/或干法蚀刻(例如反应离子蚀刻(RIE))，然后通过一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合)，形成穿过ILD层的键合触点。

方法400进行到操作404，如图4所示，其中在第二衬底上方形成填充层，并且在填充层上方形成堆叠结构。可以在其上可以形成半导体器件的第二衬底的正面上形成填充层和堆叠结构。第二衬底可以是硅衬底。应当理解，由于第二衬底将被从最终产品中去除，所以第二衬底可以是虚设晶片的一部分，例如，载体衬底，其由任何合适的材料制成，例如玻璃、蓝宝石、塑料、硅，仅举几例，以减少第二衬底的成本。在一些实施方式中，衬底是载体衬底。在一些实施方式中，填充层包括多晶硅、高k电介质或金属，并且堆叠结构包括具有交错的堆叠电介质层和堆叠牺牲层的电介质堆叠层。可以理解，在一些示例中，堆叠结构可以包括具有交错的堆叠电介质层(例如，氧化硅层)和堆叠导电层(例如，多晶硅层)的存储器堆叠层。

为了更好地控制要在第二衬底上形成的各种结构的测定和表面平坦度，可以在第二衬底和填充层之间形成各种停止层。在一些实施方式中，在第二衬底和填充层之间顺序地形成第一停止层、第二停止层和第三停止层。第一停止层可以包括氧化硅或氮化硅，第二停止层可以包括氧化硅或多晶硅，并且第三停止层可以包括氮化硅或多晶硅。在一些实施方式中，在第二衬底与填充层之间形成单个停止层，例如氧化硅层或高k电介质层。

如图3A所示，在载体衬底302上方形成第一停止层303，在第一停止层303上形成第二停止层304，在第二停止层304上形成第三停止层305，并且在第三停止层305上形成填充层306。填充层306可以包括多晶硅、高k电介质或金属。如以下详细描述的，当从背面蚀刻沟道结构的存储器膜时，第三停止层305可以用作蚀刻停止层，因此，第三停止层305可以包括除存储器膜中使用的氧化硅以外的任何合适的材料，例如多晶硅或氮化硅。当从正面蚀刻沟道孔时，第二停止层304可以用作蚀刻停止层，因此，第二停止层304可以包括相对于直接在第二停止层304上的材料具有高蚀刻选择性(例如，大于约5)的任何合适的材料，例如氧化硅或多晶硅。当从背面去除载体衬底302时，第一停止层303可以用作CMP/蚀刻停止层，因此，第一停止层303可以包括除载体衬底302的材料以外的任何合适的材料，例如氮化硅或氧化硅。应当理解，在一些示例中，可以在载体衬底302与第一停止层303之间或在第二停止层304与第三停止层305之间形成焊盘氧化物层(例如，氧化硅层)以放松不同层之间的应力并且避免剥落。

如图3A所示，可以使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺顺序地在载体衬底302上形成氧化硅层(焊盘氧化物层)、氮化硅层(第一停止层303)、氧化硅层(第二停止层304)和氮化硅层(第三停止层305)的堆叠层。在一些实施方式中，通过使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺在第三停止层305上沉积多晶硅或任何其他合适的材料(例如高k电介质或金属)，来形成填充层306。为了便于描述，在整个本公开中使用图3A中所示的停止层的组合来描述制造工艺。但是，应当理解，在其他示例中也可以使用停止层的任何其他合适的组合。在未示出的一个示例中，可以使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺在载体衬底302上顺序地形成氧化硅层(作为第一停止层303)、多晶硅层(作为第二停止层304)、氧化硅层(焊盘氧化物层)和多晶硅层(作为第三停止层305)的堆叠层。在未示出的另一示例中，可以使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺在载体衬底302上形成单个氧化物层或高k电介质层(作为第一、第二和第三停止层303、304和305)。

如图3B所示，包括多对第一电介质层(在本文中称为“堆叠牺牲层”312)和第二电介质层(在本文中称为“堆叠电介质层”310，在本文中一起称为“电介质层对”)的电介质堆叠层308形成在填充层306上。根据一些实施方式，电介质堆叠层308包括交错的堆叠牺牲层312和堆叠电介质层310。堆叠电介质层310和堆叠牺牲层312可以交替地沉积在载体衬底302上方的填充层306上以形成电介质堆叠层308。在一些实施方式中，每个堆叠电介质层310包括氧化硅层，并且每个堆叠牺牲层312包括氮化硅层。电介质堆叠层308可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。如图3B所示，可以在电介质堆叠层308的边缘上形成阶梯结构。可以通过对电介质堆叠层308的朝向载体衬底302的电介质层对执行多个所谓的“修整-蚀刻”循环来形成阶梯结构。由于施加到电介质堆叠层308的电介质层对的重复的修整-蚀刻循环，电介质堆叠层308可以具有一个或多个倾斜的边缘，并且顶部电介质层对短于底部电介质层对，如图3B所示。

方法400进行到操作406，如图4所示，其中形成垂直延伸穿过电介质堆叠层和填充层的沟道结构。沟道结构可以包括存储器膜和半导体沟道。在一些实施方式中，为了形成沟道结构，形成垂直延伸穿过电介质堆叠层、填充层和第三停止层并在第二停止层处停止的沟道孔，并且沿着沟道孔的侧壁和底表面顺序形成存储器膜和半导体沟道。

如图3B所示，每个沟道孔是垂直延伸穿过电介质堆叠层308、填充层306和第三停止层305、停止在第二停止层304处的开口。在一些实施方式中，形成多个开口，使得每个开口成为用于在后续工艺中生长个体沟道结构314的位置。在一些实施方式中，用于形成沟道结构314的沟道孔的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深RIE(DRIE)。根据一些实施方式，对沟道孔的蚀刻继续进行直到被第二停止层304(例如，氧化硅或多晶硅)停止为止。在一些实施方式中，可以控制蚀刻条件，例如蚀刻速率和时间，以确保每个沟道孔已经到达第二停止层304并被第二停止层304停止，以最小化在其中形成的沟道孔和沟道结构314之间的刨削变化。要理解，取决于特定的蚀刻选择性，一个或多个沟道孔可以小程度地延伸到第二停止层304中，在本公开中，这仍被视为被第二停止层304停止。

如图3B所示，包括阻挡层317、存储层316和隧穿层315的存储器膜、以及半导体沟道318按此顺序沿着沟道孔的侧壁和底表面形成。在一些实施方式中，首先使用诸如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合的一种或多种薄膜沉积工艺，将阻挡层317、存储层316和隧穿层315按此顺序沿着沟道孔的侧壁和底表面沉积，以形成存储器膜。然后，可以通过使用诸如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合的一种或多种薄膜沉积工艺在隧穿层315之上沉积诸如多晶硅(例如，未掺杂多晶硅)的半导体材料来形成半导体沟道318。在一些实施方式中，顺序地沉积第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层(“SONO”结构)以形成存储器膜的阻挡层317、存储层316和隧穿层315、以及半导体沟道318。

如图3B所示，在沟道孔中并在半导体沟道318之上形成覆盖层，以完全或部分地填充沟道孔(例如，没有或具有气隙)。可以通过使用诸如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合的一种或多种薄膜沉积工艺沉积电介质材料(例如，氧化硅)来形成覆盖层。然后可以在沟道孔的顶部部分中形成沟道插塞。在一些实施方式中，通过CMP、湿法蚀刻和/或干法蚀刻去除存储器膜、半导体沟道318和覆盖层的在电介质堆叠层308的顶表面上的部分并使其平坦化。然后可以通过对半导体沟道318和覆盖层的在沟道孔的顶部部分中的部分进行湿法蚀刻和/或干法蚀刻而在沟道孔的顶部部分中形成凹陷。然后可以通过经由诸如ALD、CVD、PVD或其任何组合的一种或多种薄膜沉积工艺将诸如多晶硅的半导体材料沉积到凹陷中来形成沟道插塞。根据一些实施方式，由此穿过电介质堆叠层308、填充层306和第三停止层305形成停止在第二停止层304处的沟道结构314。

如图3C中所示，缝隙320是垂直延伸穿过电介质堆叠层308并停止在填充层306处的开口。在一些实施方式中，用于形成缝隙320的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。然后可以通过缝隙320执行栅极替换，以用存储器堆叠层330(图3E所示)替换电介质堆叠层308。

如图3D中所示，首先通过经由缝隙320去除堆叠牺牲层312(图3C所示)来形成横向凹陷322。在一些实施方式中，通过经由缝隙320施加蚀刻剂来去除堆叠牺牲层312，从而产生在堆叠电介质层310之间交错的横向凹陷322。蚀刻剂可以包括相对于堆叠电介质层310选择性地蚀刻堆叠牺牲层312的任何合适的蚀刻剂。

如图3E所示，通过缝隙320将堆叠导电层328(包括栅电极和粘合剂层)沉积到横向凹陷322(图3D中所示)中。在一些实施方式中，在堆叠导电层328之前，将栅极电介质层332沉积到横向凹陷322中，使得堆叠导电层328沉积在栅极电介质层332上。可以使用诸如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合的一种或多种薄膜沉积工艺来沉积诸如金属层的堆叠导电层328。在一些实施方式中，栅极电介质层332(例如高k电介质层)也沿着缝隙320的侧壁以及在底部处形成。根据一些实施方式，由此形成包括交错的堆叠导电层328和堆叠电介质层310的存储器堆叠层330，以替换电介质堆叠层308(图3D中示出)。

如图3E中所示，形成垂直延伸穿过存储器堆叠层330、停止于填充层306的顶表面上的绝缘结构336。可以通过使用诸如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合的一种或多种薄膜沉积工艺将一种或多种电介质材料(例如，氧化硅)沉积到缝隙320中以完全或部分填充缝隙320(有或没有气隙)来形成绝缘结构336。在一些实施方式中，绝缘结构336包括栅极电介质层332(例如，包括高k电介质)和电介质覆盖层334(例如，包括氧化硅)。尽管未示出，但是在一些示例中，电介质覆盖层334可以部分地填充缝隙320，并且多晶硅芯层(未示出)可以填充缝隙320的剩余空间作为绝缘结构336的一部分以调节机械性能，例如绝缘结构336的硬度或应力。

如图3F所示，在形成绝缘结构336之后，形成包括沟道局部触点344和字线局部触点342的局部触点以及外围触点338和340。可以通过使用诸如CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺在存储器堆叠层330的顶部上沉积诸如氧化硅或氮化硅的电介质材料，来在存储器堆叠层330上形成局部电介质层。可以通过使用湿法蚀刻和/或干法蚀刻(例如RIE)穿过局部电介质层(和任何其他ILD层)蚀刻出触点开口，然后使用诸如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合的一种或多种薄膜沉积工艺利用导电材料填充触点开口，来形成沟道局部触点344、字线局部触点342以及外围触点338和340。

如图3F所示，在沟道局部触点344、字线局部触点342以及外围触点338和340上方形成键合层346。键合层346包括电连接到沟道局部触点344、字线局部触点342、以及外围触点338和340的键合触点。为了形成键合层346，使用诸如CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺来沉积ILD层，并且使用湿法蚀刻和/或干法蚀刻(例如RIE)、然后通过诸如CVD、PVD、ALD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺穿过ILD层而形成键合触点。

方法400进行到操作408，如图4所示，其中第一衬底和第二衬底以面对面的方式键合，使得存储器堆叠层在外围电路上方。键合可以包括混合键合。如图3G所示，将载体衬底302和在其上形成的部件(例如，存储器堆叠层330和穿过其形成的沟道结构314)上下翻转。根据一些实施方式，面向下的键合层346与面向上的键合层348键合，即以面对面的方式键合，从而在载体衬底302和硅衬底350之间形成键合界面354。在一些实施方式中，在键合之前，对键合表面施加例如等离子体处理、湿法处理和/或热处理的处理工艺。在键合之后，键合层346中的键合触点和键合层348中的键合触点对准并且彼此接触，使得存储器堆叠层330和穿过其形成的沟道结构314可以电连接到外围电路352，并且在外围电路352上方。

方法400进行到操作410，如图4中所示，其中顺序地去除第二衬底和存储器膜的部分以暴露半导体沟道的面对填充层的部分。可以从第二衬底的背面执行去除。在一些实施方式中，存储器膜的被去除的部分面对填充层。在一些实施方式中，为了顺序地去除第二衬底和存储器膜的部分，去除第二衬底，其在第一停止层处停止，去除第一停止层和第二停止层，其在第三停止层处停止，图案化第三停止层以暴露存储器膜，并且蚀刻暴露的存储器膜，其在堆叠结构和填充层之间的界面之前或界面处停止，以形成围绕半导体沟道的暴露部分的凹陷。在一些实施方式中，半导体沟道的暴露部分被掺杂。掺杂剂可以包括N型掺杂剂。

如图3H所示，从背面完全去除载体衬底302(以及在载体衬底302和第一停止层303之间的焊盘氧化物层，如图3G所示)，直到被第一停止层303(例如氮化硅层)停止为止。可以使用CMP、研磨、干法蚀刻和/或湿法蚀刻来完全去除载体衬底302。在一些实施方式中，剥离载体衬底302。在其中载体衬底302包括硅并且第一停止层303包括氮化硅的一些实施方式中，使用硅CMP去除载体衬底302，当到达具有除硅之外的材料的第一停止层303时，该去除可以自动停止，即，第一停止层303充当背面CMP停止层。在一些实施方式中，通过氢氧化四甲基铵(TMAH)使用湿法蚀刻来去除载体衬底302(硅衬底)，当到达具有除硅以外的材料的第一停止层303时，该去除自动停止，即，第一停止层303充当背面蚀刻停止层。第一停止层303可以确保完全去除载体衬底302，而无需考虑减薄之后的厚度均匀性。

如图3I所示，然后也可以利用合适的蚀刻剂(例如磷酸和氢氟酸)使用湿法蚀刻来完全去除第一和第二停止层303和304(图3H所示)，直到被第三停止层305停止为止，第三停止层305具有与第二停止层304的材料不同的材料(例如，氮化硅)。在一些实施方式中，使用光刻和蚀刻将第三停止层305图案化以暴露每个沟道结构314的存储器膜(具有存储层316、阻挡层317和隧穿层315)，同时仍然覆盖填充层306。要理解，在每个沟道结构314延伸穿过并由第三停止层305停止的情况下，可以跳过图案化工艺。在一些实施方式中，在通过磷酸使用湿法蚀刻去除第二停止层304之后，去除第三停止层305。

如图3J中所示，去除存储层316、阻挡层317和隧穿层315(如图3I中所示)的面对填充层306的部分，以形成围绕半导体沟道318的延伸超过存储器堆叠层330的顶部部分的凹陷357。例如，可以蚀刻沟道结构314的暴露的存储器膜，其在存储器堆叠层330和填充层306之间的界面之前或在界面处停止，以形成围绕半导体沟道318的暴露部分的凹陷357。在一些实施方式中，两个湿法蚀刻工艺顺序执行。例如，利用诸如磷酸的合适蚀刻剂使用湿法蚀刻来选择性地去除包括氮化硅的存储层316。可以通过控制蚀刻时间和/或蚀刻速率来控制存储层316的蚀刻，以使得蚀刻不会继续超过存储器堆叠层330的顶表面。然后，可以利用诸如氢氟酸的合适的蚀刻剂通过湿法蚀刻来选择性地去除包括氧化硅的阻挡层317和隧穿层315，而不蚀刻包括多晶硅的半导体沟道318。可以通过控制蚀刻时间和/或蚀刻速率来控制阻挡层317和隧穿层315的蚀刻，以使得蚀刻不会继续超过存储器堆叠层330的顶表面。也就是说，可以控制存储器膜的蚀刻，以使得所得凹陷357的底表面在存储器堆叠层330的顶表面上方或与之齐平。

在一些实施方式中，使用第三停止层305(图3I中所示)作为蚀刻掩模来执行单个干法蚀刻工艺。例如，在进行干法蚀刻时可以不去除第三停止层305，而是可以对其进行图案化以仅暴露沟道结构314的上端处的存储层316、阻挡层317和隧穿层315，同时仍然作为蚀刻掩模覆盖其他区域。然后可以执行干法蚀刻以蚀刻存储层316、阻挡层317和隧穿层315的面对填充层306的部分。可以通过控制蚀刻时间和/或蚀刻速率来控制干法蚀刻，以使得蚀刻不继续超过存储器堆叠层330的顶表面。一旦完成干法刻蚀，可以去除第三停止层305。

然而，与使用正面湿法蚀刻穿过电介质堆叠层308/存储器堆叠层330的具有高深宽比(例如，大于50)的过孔开口(例如，图3D中的缝隙320)的已知解决方案相比，从背面去除存储层316、阻挡层317和隧穿层315的面对填充层306的部分的挑战少得多，并且具有更高的生产良率。通过避免由缝隙320的高深宽比引起的问题，可以降低制造复杂性和成本，并且可以提高良率。而且，垂直可缩放性(例如，电介质堆叠层308/存储器堆叠层330的增加的层级)也可以得到改善。

如图3J所示，根据一些实施方式，可以去除每个沟道结构314的存储器膜(包括阻挡层317、存储层316和隧穿层315)的顶部部分以形成凹陷357，从而暴露出半导体沟道318的延伸超过存储器堆叠层330(面对填充层306)的至少一部分的顶表面和侧壁。在一些实施方式中，对半导体沟道318的被凹陷357暴露的顶部部分进行掺杂以增加其导电性。例如，可以执行倾斜的离子注入工艺，以用任何合适的掺杂剂(例如，诸如P、As或Sb的N型掺杂剂)将半导体沟道318(例如，包括多晶硅)的被凹陷357暴露的顶部部分掺杂到所需的掺杂浓度。在一些实施方式中，凹陷357的底表面与存储器堆叠层330的顶表面齐平，以暴露出半导体沟道318的延伸超过存储器堆叠层330的部分的整个侧壁，以最大化用于离子注入的面积。

方法400进行到操作412，如图4所示，其中形成与半导体沟道的暴露部分接触的掺杂半导体层。在一些实施方式中，掺杂剂包括N型掺杂剂。在一些实施方式中，为了形成掺杂半导体层，将多晶硅层沉积到凹陷中并沉积到填充层上，并且对沉积的多晶硅层进行掺杂。

如图3K所示，掺杂半导体层360形成在凹陷357(如图3J中所示)中，围绕半导体沟道318的暴露部分并且与其接触，并且在填充层306上的凹陷357的外部。在一些实施方式中，为了形成掺杂半导体层360，使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺，将半导体层(例如，多晶硅)沉积在与半导体沟道318的暴露部分接触的凹陷357中以及与填充层306接触的凹陷357的外部。可以使用离子注入和/或热扩散用诸如P、As或Sb的N型掺杂剂对沉积的半导体层进行掺杂。在一些实施方式中，为了形成掺杂半导体层360，当将半导体层沉积到凹陷357中和填充层306上时，执行诸如P、As或Sb的N型掺杂物的原位掺杂。在一些实施方式中，可以执行CMP工艺以根据需要去除任何过量的掺杂半导体层360。

方法400进行到操作414，如图4所示，其中将掺杂半导体层和半导体沟道的与掺杂半导体层接触的部分局部激活。在一些实施方式中，为了进行局部激活，在具有掺杂半导体层和半导体沟道的所述部分的受限区域中施加热量以激活掺杂半导体层和半导体沟道的所述部分中的掺杂剂。受限区域可以在堆叠结构与掺杂半导体层之间。在一些实施方式中，在激活之后，掺杂半导体层的掺杂浓度和半导体沟道的与掺杂半导体层接触的部分的掺杂浓度均在10

如图3L所示，掺杂半导体层360和半导体沟道318的与掺杂半导体层360接触的部分被局部激活。在一些实施方式中，在具有掺杂半导体层360和半导体沟道318的所述部分的受限区域中施加热量以激活其中的(多种)掺杂剂，例如N型掺杂剂(例如，P、As或Sb)。例如，受限区域可以在垂直方向上在存储器堆叠层330和掺杂半导体层360之间。可以通过任何合适的技术来施加和聚集热量，例如退火、激光、超声或任何其他合适的热处理。在一些实施方式中，在局部激活工艺期间受热量影响的受限区域不会延伸到键合界面354并且不延伸超过键合界面354，以避免加热键合界面354和用于连接外围电路352的Cu互连。局部激活工艺可以将掺杂到掺杂半导体层360(以及半导体沟道318的暴露部分，如果其已经被掺杂)中的掺杂剂激活。结果，在激活之后，掺杂半导体层360的掺杂浓度和半导体沟道318的暴露部分的掺杂浓度均在10

局部激活工艺可以激活掺杂剂，使得掺杂剂可以占据硅晶格，以减小掺杂半导体层360和半导体沟道318之间的接触电阻，以及减小掺杂半导体层360的薄层电阻。另一方面，通过将局部激活工艺期间的热量限制在没有热敏结构的区域中，可以减少或避免对热敏结构的任何潜在损坏，所述热敏结构例如是用于连接外围电路352的键合界面354和Cu互连。

方法400进行到操作416，如图4所示，其中形成与掺杂半导体层接触的源极触点。如图3M所示，在掺杂半导体层360上形成一个或多个ILD层356。可以通过使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺在掺杂半导体层360的顶表面上沉积电介质材料，来形成ILD层356。如图3N所示，可以穿过ILD层356形成源极触点开口358，以暴露掺杂半导体层360的部分。在一些实施方式中，使用湿法蚀刻和/或干法蚀刻(例如RIE)来形成源极触点开口358。

如图3O所示，作为导电层370的部分，在填充层306的背面处的每个源极触点开口358(如图3N中所示)中形成源极触点。根据一些实施方式，源极触点在掺杂半导体层360上方并与之接触。在一些实施方式中，使用诸如ALD、CVD、PVD、任何其他合适的工艺或其任何组合的一种或多种薄膜沉积工艺将诸如Al的导电层370沉积到源极触点开口358中，以填充源极触点开口358。然后可以执行诸如CMP的平坦化工艺以去除多余的导电层370。

如图3O所示，在一些实施方式中，导电层370还包括在源极触点上方并与源极触点接触的重新分布层。即，根据一些实施方式，导电层370不仅作为源极触点沉积到源极触点开口358中，而且还作为电连接多个源极触点的重新分布层而在源极触点开口358的外部沉积到ILD层356上。

如图3O所示，在一些实施方式中，导电层370还包括延伸穿过ILD层356、掺杂半导体层360和填充层306的触点。即，导电层370不仅作为源极触点沉积到源极触点开口358中，而且还作为电连接到外围触点338和340的触点而沉积到触点开口363和361(如图3N所示)中。如图3M和图3N所示，使用湿法蚀刻和/或干法蚀刻(例如RIE)形成均延伸穿过间隔体层371、ILD层356、掺杂半导体层360和填充层306的触点开口363和361。在一些实施方式中，使用光刻将触点开口363和361图案化以分别与外围触点338和340对准。触点开口363和361的蚀刻可以在外围触点338和340的上端处停止，以暴露外围触点338和340。如图3N所示，由间隔体层371沿着触点开口363和361的侧壁形成间隔体362，以电分离掺杂半导体层360。

根据本公开的一个方面，一种3D存储器件包括：堆叠结构，其包括交错的导电层和电介质层；沟道结构，其延伸穿过所述堆叠结构；以及掺杂半导体层。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分和未掺杂部分。半导体沟道的掺杂部分的一部分在第一方向上延伸超过堆叠结构。掺杂半导体层的一部分与半导体沟道的掺杂部分的延伸超过堆叠结构的部分的侧壁接触。

在一些实施方式中，半导体沟道的掺杂部分的掺杂浓度和掺杂半导体层的掺杂浓度均在10

在一些实施方式中，半导体沟道的掺杂部分和掺杂半导体层均包括N型掺杂多晶硅。

在一些实施方式中，半导体沟道的掺杂部分在与第一方向相反的第二方向上延伸超过导电层中的一个。

在一些实施方式中，导电层中的一个包括源极选择栅极线。

在一些实施方式中，3D存储器件还包括在第一方向上处于堆叠结构与掺杂半导体层的另一部分之间的填充层。

在一些实施方式中，填充层包括多晶硅、高k电介质或金属。

在一些实施方式中，3D存储器件还包括与掺杂半导体层接触的源极触点。

在一些实施方式中，存储器膜的一端与堆叠结构的对应表面齐平或超过堆叠结构的对应表面。

在一些实施方式中，3D存储器件被配置为在执行擦除操作时生成GIDL辅助的主体偏置。

根据本公开的另一方面，一种3D存储器件包括：堆叠结构，其包括交错的导电层和电介质层；掺杂半导体层；以及沟道结构，其穿过该堆叠结构延伸到掺杂半导体层。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分。半导体沟道的掺杂部分在掺杂半导体层与导电层中的最靠近掺杂半导体层的导电层之间。

在一些实施方式中，半导体沟道的掺杂部分的掺杂浓度和掺杂半导体层的掺杂浓度均在10

在一些实施方式中，半导体沟道的掺杂部分和掺杂半导体层均包括N型掺杂多晶硅。

在一些实施方式中，导电层中的一个包括源极选择栅极线。

在一些实施方式中，掺杂半导体层的一部分与半导体沟道的掺杂部分接触。

在一些实施方式中，3D存储器件还包括在堆叠结构与掺杂半导体层的另一部分之间的填充层。

在一些实施方式中，填充层包括多晶硅、高k电介质或金属。

在一些实施方式中，3D存储器件还包括与掺杂半导体层接触的源极触点。

在一些实施方式中，存储器膜的一端与堆叠结构的对应表面齐平或超过堆叠结构的对应表面。

在一些实施方式中，3D存储器件被配置为在执行擦除操作时生成GIDL辅助的主体偏置。

根据本公开的又一方面，提供了一种用于形成3D存储器件的方法。在衬底上方形成填充层。在填充层上方形成堆叠结构。形成延伸穿过堆叠结构和填充层的沟道结构。沟道结构包括存储器膜和半导体沟道。顺序地去除衬底和存储器膜的一部分，以暴露半导体沟道的面对填充层的部分。形成与半导体沟道的暴露部分接触的掺杂半导体层。将掺杂半导体层和半导体沟道的与掺杂半导体层接触的部分局部激活。

在一些实施方式中，为了局部激活，在具有掺杂半导体层和半导体沟道的一部分的受限区域中施加热量以激活掺杂半导体层和半导体沟道的一部分中的掺杂剂。

在一些实施方式中，每个沟道结构包括存储器膜和半导体沟道，并且金属硅化物层与多个沟道结构的半导体沟道接触。

在一些实施方式中，受限区域在堆叠结构与掺杂半导体层之间。

在一些实施方式中，掺杂剂包括N型掺杂剂，并且在激活之后，掺杂半导体层的掺杂浓度和半导体沟道的与掺杂半导体层接触的部分的掺杂浓度均在10

在一些实施方式中，在形成掺杂半导体层之前，对半导体沟道的暴露部分进行掺杂。

在一些实施方式中，第一停止层、第二停止层和第三停止层顺序地形成在衬底和填充层之间。

在一些实施方式中，第一停止层包括氧化硅或氮化硅，第二停止层包括氧化硅或多晶硅，第三停止层包括氮化硅或多晶硅，并且填充层包括多晶硅。

在一些实施方式中，为了形成沟道结构，形成延伸穿过堆叠结构、填充层和第三停止层、并在第二停止层处停止的沟道孔，并且存储器膜和半导体沟道沿着沟道孔的侧壁和底表面顺序地形成。

在一些实施方式中，为了顺序地去除衬底和存储器膜的部分，去除衬底，其停止在第一停止层处，去除第一停止层和第二停止层，其停止在第三停止层处，图案化第三停止层以暴露存储器膜，并且蚀刻暴露的存储器膜，其停止在堆叠结构与填充层之间的界面之前或该界面处，以形成围绕半导体沟道的暴露部分的凹陷。

在一些实施方式中，为了形成掺杂半导体层，将多晶硅层沉积到凹陷中并沉积到填充层上，并且对沉积的多晶硅层进行掺杂。

在一些实施方式中，在局部激活掺杂半导体层之后，形成与掺杂半导体层接触的源极触点。

根据本公开的又一方面，一种系统包括被配置为存储数据的3D存储器件和耦合到该3D存储器件并被配置为控制该3D存储器件的存储器控制器。3D存储器件包括：堆叠结构，其包括交错的导电层和电介质层；沟道结构，其延伸穿过堆叠结构；以及掺杂半导体层。沟道结构包括存储器膜和半导体沟道。半导体沟道包括掺杂部分和未掺杂部分。半导体沟道的掺杂部分的一部分在第一方向上延伸超过堆叠结构。掺杂半导体层的一部分与半导体沟道的掺杂部分的延伸超过堆叠结构的部分的侧壁接触。

在一些实施方式中，系统还包括耦合到存储器控制器的主机。

在一些实施方式中，半导体沟道的掺杂部分的掺杂浓度和掺杂半导体层的掺杂浓度均在10

在一些实施方式中，半导体沟道的掺杂部分和掺杂半导体层均包括N型掺杂多晶硅。

在一些实施方式中，半导体沟道的掺杂部分在与第一方向相反的第二方向上延伸超过导电层中的一个。

在一些实施方式中，导电层中的一个包括源极选择栅极线。

在一些实施方式中，3D存储器件还包括在第一方向上处于堆叠结构与掺杂半导体层的另一部分之间的填充层。

在一些实施方式中，填充层包括多晶硅、高k电介质或金属。

在一些实施方式中，3D存储器件还包括与掺杂半导体层接触的源极触点。

在一些实施方式中，存储器膜的一端与堆叠结构的对应表面齐平或超过堆叠结构的对应表面。

在一些实施方式中，3D存储器件被配置为在执行擦除操作时生成GIDL辅助的主体偏置。

特定实施方式的前述描述可以容易地被修改和/或改编以用于各种应用。因此，基于本文提出的教导和指导，这样的改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。

本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。