存储器装置与集成电路

技术领域

本发明是有关于包括基于相变的存储器材料的存储器装置与集成电路，此基于相变的存储器材料包括基于硫属化物的材料和其他可编程电阻材料。

背景技术

基于相变的存储器材料，例如基于硫属化物的材料和类似材料，可以通过施加适合于在集成电路中实施的电平的电流来造成非晶态(amorphous state)和结晶态(crystalline state)之间的相变。通常为非晶态的特征在于更高的电阻率。这些材料是集成电路相变存储器设备和其他存储器技术的基础。

从非晶态到结晶态的变化通常是较低电流的操作。从晶态到非晶态的变化(在此称为重置)通常是较高电流的操作，其中包括一个短的高电流密度脉冲，以熔化或破坏结晶结构，此后相变材料快速冷却，从而淬灭了相变过程并且使至少一部分相变材料稳定在非晶态。

小尺寸相变装置的一个问题是涉及耐久性。具体来说，使用相变材料以设定状态制造的存储器单元的电阻会随着装置寿命中相变材料的成分随时间变化而发生漂移。

因此，期望提供一种在装置的寿命期间具有更稳定的操作的存储器单元结构，并以提供更高速度的操作。

发明内容

本发明的一实施例描述了一种存储器技术，其包括存储器元件，此存储器元件在第一和第二电极之间包括在相变存储器材料主体上的碳沉积物，例如碳缓冲层。在此所述的碳沉积物可将相变存储器单元的耐久性提高了五个或更多数量级。此技术可以与“蘑菇”式存储器元件以及包括交叉点元素的3D阵列的其他类型的元件一起使用。

本发明的一实施例描述了一种制造包括碳沉积物的存储器器阵列的方法。

本发明的一实施例描述了利用存储器技术的集成电路。

为让本发明的其他特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是根据一实施例所绘示的包括碳缓冲层的“蘑菇”型存储器元件的结构。

图2是根据另一实施例所绘示的包括碳缓冲层的“蘑菇”型存储器元件的结构。

图3是根据一实施例所绘示的包括碳缓冲层的“有源通孔(active in via)”型存储器元件结构。

图4是根据一实施例所绘示的具有包括碳缓冲层的存储器元件的交叉点存储器单元的结构。

图5是根据一实施例所绘示的包括碳缓冲层的“孔(pore)”型存储器元件的结构。

图6是根据一实施例所绘示的制造过程的简化流程图。

图7是根据一实施例所绘示的包括缓冲层的一个晶体管/一个存储器元件存储器单元的阵列的示意图。

图8根据一实施例所绘示的包括相变存储器单元的集成电路存储器装置的简化模块图。

【符号说明】

100：存储器元件

110：主体

111：碳沉积物

120：第一电极

122：第一接触区域

130：介电物

140：第二电极

141：第二接触区域

200：存储器元件

210：主体

211：顶部碳沉积物

220：第一电极

221：底部碳沉积物

222：第一接触区域

230：介电物

240：第二电极

241：第二接触区域

310：主体

311：第二电极

312：第一电极

315：碳沉积物

401：底部电极层

402：缓冲层

403：OTS开关层

404：缓冲层

405：存储器材料层

406：碳沉积物

410：第一存取线

420：第二存取线

425：存储器单元

514：顶部电极

516：主体

520：第一电极

540：第二电极

600、610、615、620、630：存储器单元的制造过程的步骤

914：字线译码器

918：位线译码器

924：感测放大器和数据输入电路

930、932、934、936：存储器单元

940、942、944、946：存储器元件

954：第一类型存取线

955：源极线终端电路

956、958：字线

960、962：位线

800：集成电路

802：存储器阵列

804：列/电位译码器

806：字线

808：行/电位译码器

810：位线

812：总线

814：感测放大器和数据输入结构

816：数据总线

818：数据输入线

820：其他电路

822：数据输出线

824：控制器

826：偏压电路电压源和电流源

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

请参照图1-8，在此提供了对新存储器技术的实施例的详细描述。

图1绘示了“蘑菇”型存储器元件100，其具有穿过介电物130延伸的第一电极120。“蘑菇”型存储器元件100包括相变材料(phase change material，PCM)的主体110、在此实施例中与主体110接触且为连续层形式的碳沉积物111以及在主体110上的第二电极140。第一电极120在第一接触区域122上接触相变材料的主体110，第二电极120在第二接触区域141上接触碳沉积物。在所绘示的蘑菇型存储器元件100中，第一接触区域122小于第二接触区域141，例如至少小50％，并且在一些实施例中至少小90％。第一电极120耦合到诸如二极管或开关的存取装置(未绘示)的端子，而第二电极140耦合到位线并且可以是位线的一部分(未绘示)。相变材料的主体110与第一电极120之间小的第一接触区域122以及碳沉积物111与第二电极140之间相对较大的第二接触区域11导致在主体110靠近第一电极120的有源区中具小绝对电流值的较高电流密度。在一个实施例配置中，第一电极120具有大约15到30平方纳米的第一接触区域122，而第二电极140可以具有沿着导电线连续的接触区域141，接触区域141用作为位线或局部位线141，相变材料主体被形成以便沿导线的长度连续排列导线的底侧，且多个蘑菇存储器元件的第一电极(如120)接触沿此长度分布的主体。

碳沉积物111可以是厚度小于15nm，例如约10nm的溅射沉积形成物，其与相变材料的主体接触。碳沉积物111可以是在生产线后端(BEOL)处理后，在相变材料的主体上使用“纯”碳靶材溅射产生的材料，此处理可以包括退火循环。“纯”碳靶材是指约99％或更多纯碳的靶材。在一些实施例中，碳沉积物111可以基本上由碳组成，少量的材料包括从相邻结构扩散的材料，而不会破坏碳沉积物111以改善耐久性并抑制相变材料体内元素相分离和迁移。

在一些实施例中，碳沉积物111可包括添加剂，例如硅。碳沉积层111形成稳定的低电阻层(不消耗大量的电压裕量(voltage headroom))，在快速的装置耐久度测试中，它抑制了相变材料的元件(例如Ge

相变材料的主体可以在第一接触区域122的区域中具有根据特定材料的操作特性选择的厚度，并且可以例如为50nm的等级。相变材料的厚度是取决于存储器单元结构的设计和工作条件。

在实施例中，存储器主体110的相变材料可以是Ge

也可以使用其他硫属化物和相变合金材料。本实施例使用的相变材料是由氧化硅和Ge

也可以使用包括硫属化物的其他相变合金。硫属元素包括元素周期表中VIA组的一部分的四种元素中的任何一种：氧(O)、硫(S)、硒(Se)和碲(Te)。硫属化物包括带有更多正电元素或自由基的硫属元素的化合物。硫属化物合金包括硫属化物与其他材料(例如过渡金属)的组合。硫属化物合金通常包含元素周期表中IVA组的一种或多种元素，例如锗(Ge)和锡(Sn)。硫属化物合金通常包括以下组合：锑(Sb)、镓(Ga)、铟(In)和银(Ag)。技术文献中已描述了许多基于相变的存储器材料，包括以下合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te和Te/Ge/Sb/S。在Ge/Sb/Te合金家族中，各种各样的合金成分都是可行的。

在一些实施例中，硫属化物和其他相变材料掺杂有杂质，以使用掺杂的硫属化物来改变导电性、转变温度、熔化温度和存储器元件的其他性质。用于掺杂硫属化物的代表性杂质包括氮、硅、氧、二氧化硅、氮化硅、铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛和氧化钛。

第一和第二电极120、140可以包括例如TiN或TaN。另外，每个第一电极220和第二电极240可以是W、WN、TiAlN或TaAlN，或者更例如包括选自掺杂的Si、Si、C、Ge、Cr、Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、N、O和Ru及其组合。

在所示的实施例中，介电物130包括氮化硅，或者，也可以使用其他介电材料，例如氧化硅。

第一电极120和相变材料的主体110之间的接触区域122的宽度(在一些实施例中是直径)小于相变材料的主体110和第二电极140之间的接触区域141的宽度。因此，电流集中在存储器主体110的靠近或邻近第一电极120的部分中，从而形成有源区。在该有源区中，在操作期间相变动力学会受到限制。

第一电极120穿过介电物130延伸到下面的存取电路(未绘示)。底层存取电路可以通过本领域中已知的标准工艺来形成，并且存取电路的元件的配置是依据在此所述的存储器单元的阵列来配置。通常，存取电路可包括存取装置开关，例如Ovonic门限开关，FET晶体管或双极晶体管。同样，可以使用诸如二极管的存取装置。存取电路的其他元件包括字线和源极线、导电塞和用作半导体衬底内导体的掺杂区。

使用快速切换Ge

在没有碳缓冲层下，存储器元件会在大约1×10

通过上述10nm碳沉积层111，循环耐久力提高了令人惊讶和非预期的量，超过了五(5)个数量级，超过了1×10

耐久循环后对相变材料主体的分析显示，Ge/Sb向底面电极的迁移以及Te向顶部电极的迁移受到抑制。

图2是根据另一实施例所绘示的包括碳缓冲层的“蘑菇”型存储器元件的结构。图2绘示了“蘑菇”型存储器元件200，其具有延伸穿过介电物230的第一电极220、以连续层形式且在此实施例的第一电极220的顶表面上的底部碳沉积物221、在底部碳沉积物221上相变材料的主体210以及以连续层形式的顶部碳沉积物211，顶部碳沉积物211在此实施例是在接触主体210和主体210上的第二电极240。底部碳沉积物221与第一电极220的顶表面共延，并且在第一接触区域222上接触相变材料主体，第二电极在第二接触区域241上接触顶部碳沉积物211。如图所示，在蘑菇型存储器元件中，第一接触区域222小于第二接触区域241，例如小至少50％，并且在一些实施例中小至少90％。第一电极220耦合到诸如二极管或开关的存取装置(未绘示)的端子，而第二电极240耦合到位线并且可以是位线的一部分(未绘示)。相变材料的主体与第一电极220之间小的第一接触区域222，以及顶部碳沉积物211与第二电极240之间相对较大的第二接触区域241，导致在主体210靠近第一电极220的有源区有较高的电流密度和较小的绝对电流值。在一个实施例配置中，第一电极220和底部碳沉积物具有大约15到30平方纳米的第一接触区域222，而第二电极可以具有沿着充当位线或局部位线的导电线连续的接触区域，其中相变材料的主体形成为沿着导线的长度连续排列导线的底侧，并且有一个以上与主体接触的第一电极220沿长度分布。

因此，显示了包括顶部和底部碳沉积物(211、221)的实施例。而且，可以实作仅包括底部碳沉积物221的实施例。

图3-5绘示包括碳沉积物的替代存储器元件结构。上述图1和2的元件的材料可以在图3-5的存储器单元中实作，因此不再重复对这些材料的详细描述。

图3绘示了具有“有源通孔(active in via)”结构的柱状存储器元件的剖面图。存储器元件包括在第一和第二电极312、311之间的相变材料的主体310，和形成在相变材料的主体310和第二电极311之间的碳沉积物315。在此实施例中，存储器元件具有与第一电极312和第二电极311基本相同的宽度，以在操作中随着在第一电极312和第二电极311之间的电流流过碳沉积物315和存储器元件主体310而定义出被介电物(未绘示)包围的多层柱。

图4绘示了实施例性存储器单元425，其包括设置在第一存取线410和第二存取线420的交叉点中的多层柱。

在此实施例中的柱包括在第一存取线410上的底部电极层401，例如金属、金属氮化物、掺杂的半导体等。

缓冲层402是配置在底部电极层401上。在一些实施例中，缓冲层402可以是例如硅和碳的成分。缓冲层402例如是15至30nm厚。

OTS开关层403是配置在缓冲层402上。OTS开关层403可以包括OTS材料，例如，AsSeGeSi、AsSeGeSiC、AsSeGeSiN、AsSeGeSiTe、AsSeGeSiTeS、AsTeGeSi、AsTeGeSiN以及其他可用的OTS材料。OTS开关层例如是15至45nm厚，并且优选地小于50nm厚。

缓冲层404是配置在OTS开关层403上，并且可以称为OTS材料的覆盖层(cappinglayer)。缓冲层404可以是包括硅和碳的成分的阻挡层(barrier layer)。缓冲层404例如是15至30nm厚。

存储器材料层405是配置在缓冲层404上。存储器材料包括可编程电阻材料。在此技术的实施例中，存储器材料包括相变存储器材料，例如GST(例如，Ge2Sb2Te5)、掺杂GST的氧化硅、掺杂GST的氮、掺杂GaSbGe的氧化硅或其他相变存储器材料。在一些实施例中，可以实作其他可编程电阻存储器元件，例如金属氧化物电阻存储器器、磁电阻存储器和导电桥电阻存储器，或其他类型的存储器装置。存储器材料层405可具有根据所使用的特定材料而选择的厚度。存储器材料层可以是相变材料的主体，如上面讨论的厚度的实施例范围。

碳沉积物406是配置在存储器材料层405的顶表面上。碳沉积物406可以是例如5至15nm厚的连续层。

第一存取线(位线)和第二存取线(字线)可以包括各种金属、类金属材料和掺杂的半导体或它们的组合。可以使用例如钨(W)、铝(Al)、铜(Cu)、氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、掺杂的多晶硅、硅化钴(CoSi)、硅化钨(WSi)、TiN/W/TiN和其他材料等的一层或多层材料来实作第一和第二存取存取线的实施例。例如，第一存取线和第二存取线的厚度可以在10至100nm的范围内。在其他实施例中，第一存取线和第二存取线可以非常细，或者更粗的。选作为第二存取线的材料优选地是能与实施例中的碳沉积物406或与存储器单元425兼容。同样地，选作为第一存取线的材料较佳地是能与底部电极层401的电极材料或与存储器单元425兼容。

在另一个实施例中，类似于图3中所示的底部电极层具有比切换层的表面小的接触表面。因此，可以达到增加电流密度。另外，在另一个实施例中，可以在相变材料的主体与OTS开关层403之间配置碳沉积物。

图5绘示了具有孔型结构的第四存储器元件的剖面图。存储器元件具有相变材料的主体516，该相变材料的主体516分别在顶表面和底表面处在第一电极520和第二电极540之间以电串联的介电物(未绘示)包围。如上所述，在相变材料主体516的顶表面上形成碳沉积物514。相变材料主体516的顶部电极514附近的宽度可以大于第一电极520附近的宽度。

可理解的是，本发明不限于在此描述的存储器单元结构，并且通常包括具有配置在此所述的碳沉积的相变材料主体的存储器单元。

图6绘示了用于制造如图6所示的存储器单元的制造过程的流程图。

在步骤600，形成具有接触区域122的第一电极120，其延伸穿过介电物130。在所示的实施例中，第一电极120包括TiN，且介电物130包括SiN。在一些实施例中，第一电极120的接触区域122具有次光刻宽度(sub-lithographic width)或直径。

可以通过一些工艺来形成第一电极120和介电物130。例如，可以在存取电路(未绘示)的顶表面上形成一层电极材料，然后使用标准的光刻技术在电极层上对光刻胶层进行图案化，以形成覆盖在第一电极120的位置上的光刻胶的掩模。接下来，使用例如氧电浆修整光刻胶的掩模，以形成具有覆盖第一电极120的位置的次光刻尺度的掩模结构。然后，使用修整的光刻胶的掩模刻蚀电极材料层，从而形成具有次光刻直径的第一电极120。接下来形成介电物130并将其平坦化。

在步骤610，将具有体化学计量的相变材料(例如，具有5至10原子百分比硅的掺杂Ge

可以执行可选的退火(未显示)以使相变材料结晶。在所示的实施例中，热退火步骤在氮气环境中于300℃进行100秒。另外，由于用于完成装置的后续后端生产线处理会根据用于完成装置的制造技术而可以包括高温循环和/或热退火步骤，因此在一些实施例中，可以通过以下步骤来实作退火，并且没有无需添加单独的退火步骤至生产线。

在形成相变材料的主体之后，在步骤615，使用例如“纯”碳靶材的溅射来沉积碳沉积物。在一些实施例中，可以在与用于相变材料的主体的溅射沉积相同的腔室中原位执行溅射。在一些实施例中，碳沉积物可以是如上所述具有约10nm的厚度的连续层。

接下来，在步骤620，形成第二电极140，以得到图1所示的结构。在所示的实施例中，第二电极140包括TiN。

接下来，在步骤630，执行后端生产线(back-end-of-line，BEOL)处理以完成芯片的半导体工艺步骤。BEOL处理可以是本领域中已知的标准程序，并且所执行的程序是取决于在其中实作存储器单元的芯片的配置。通常，通过BEOL程序形成的结构可以包括接触、层间介电物和用于芯片上互连的各种金属层，包括用于将存储器单元耦合到外围电路的电路。这些BEOL程序可能包括在高温下沉积介电物材料，例如在400℃下沉积SiN或在500℃或更高温度下进行高密度电浆HDP氧化物沉积。这些程序的结果是，在装置上形成如图7和8所示的控制电路和偏压电路(biasing circuits)，在一些实施例中，此装置包括用于形成快速设置和重置操作的电路。

此程序可以通过形成多层存储器阵列电路，以扩展到3D存储器阵列。

在图7中，绘示了具有存储器元件940、942、944、946且在相变材料主体和顶部电极之间沉积有碳的四个单晶体管单存储器元件(1T/1R)存储器单元930、932、934、936，其中绘示了阵列的一小部分。

存储器单元930、932、934、936的每个存取晶体管的源极共同连接到第一类型存取线954(即，源极线)，第一类型存取线954终止于电路955的源极线终端，例如接地端子。在另一个实施例中，存取装置的源极线不在相邻单元之间共享，而是可独立控制的。在一些实施例中，源极线终端电路955可以包括诸如电压源和电流源之类的偏压电路，以及用于将除接地以外的偏压装置施加到存取线954的译码电路。

包括字线956、958的多条第二类型存取线沿第一方向平行地延伸。字线956、958与字线译码器914电性连通。存储器单元930和934的存取晶体管的栅极连接到字线956，并且存储器单元932和936的存取晶体管的栅极共同连接到字线958。

包括位线960、962的多条第三类型存取线在第二方向上平行延伸，并且与位线译码器918以及感测放大器和数据输入电路924电性连通。在所示的实施例中，每个存储器元件被排列在相应的存取装置的漏极和相应的位线之间。另外，存储器元件可以在相应的存取装置的源侧。控制电路和偏压电路(参见图8)耦合到阵列，并提供用于对存储器单元进行设置和重置操作的装置。

另外，可以以交叉点架构来组织存储器单元。第一电极可以是存取线，例如字线和/或位线。在这种架构中，诸如二极管或OTS开关之类的存取装置被排列在存储器元件和存取线之间。

图8是集成电路800的简化框图，集成电路800包括3D阵列802的存储器单元并且具有形成如上所述碳沉积物的缓冲层。具有读取、设置和重置模式的列/电位线译码器804被耦合到多个字线806并与之电性连通，所述多个字线806被排列成水平且沿着阵列802中的列。行/电位译码器808与多条位线810电性连通，位线810被排列成水平并且沿着阵列802中的列，以读取、设置和重置阵列802中的存储器单元。地址在总线812上被提供给列/电位译码器804和行/电位译码器808。模块814中的感测电路(感测放大器)和数据输入结构，包括用于读取、设置和重置模式的电压和/或电流源，经由数据总线816耦合到行/电位译码器808。在模块814中，经由数据输入线818将数据从集成电路800上的输入/输出端口或者从集成电路800内部或外部的其他数据源提供给数据输入结构。其他电路820可以包括在集成电路800上，例如通用处理器或专用应用电路，或者提供阵列802支持的系统单芯片的模块的组合。在模块814中，经由数据输出线822从感测放大器将数据提供给集成电路800上的输入/输出端口，或者提供给集成电路800内部或外部的其他数据目的地。

在此实施例中使用偏压布置状态机实作的控制器824控制偏压电路电压源和电流源826的施加以用于偏压布置的施加，包括用于字线和位线的快速读取、设置、重置和验证电压和/或电流。控制器包括控制电路，此控制电路被配置用于具有门限电压的开关层，此门限电压是根据存储单元的结构与组成而决定。控制电路在存取所选择的存储器单元的读取操作或其他操作期间，通过向被选择的存储器单元施加电压以使得被选择的存储器单元中的开关上的电压高于阈值，以及向未选择的存储器单元施加电压以使得未选择的存储器单元中的开关上的电压低于阈值。

可以使用本领域中已知的专用逻辑电路来实作控制器824。在另一实施例中，控制器824包括通用处理器，通用处理器可以在同一集成电路上实作以执行计算器程序以控制装置的操作。在其他实施例中，可以将专用逻辑电路和通用处理器的组合用于控制器824的实作现。

在操作中，阵列802中的每个存储器单元根据对应的存储器元件的电阻来存储器数据。可以例如通过感测电路的感测放大器(模块814)将所选存储器单元的位线上的电流与合适的参考电流来进行比较以确定数据值。可以建立参考电流，以使得预定范围的电流对应于逻辑“0”，并且不同的电流范围对应于逻辑“1”。

因此，可以通过使用电压源向位线施加合适的电压，从而使电流流过所选择的存储器单元，来实现对阵列802的存储器单元的读取或写入。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。