半导体装置

本申请要求分别于2022年2月23日和2022年4月26日在韩国知识产权局提交的第10-2022-0023787号和第10-2022-0051295号韩国专利申请的优先权，这两个韩国专利申请的全部内容通过引用包含于此。

技术领域

本公开涉及一种半导体装置和制造该半导体装置的方法，详细地，涉及一种包括场效应晶体管的半导体装置和制造该半导体装置的方法。

背景技术

半导体装置可以包括由金属氧化物半导体场效应晶体管(MOS-FET)构成的集成电路。为了满足对具有小的图案尺寸和减小的设计规则的半导体装置的日益增长的需求，可以积极地缩小MOS-FET。MOS-FET的缩小会导致半导体装置的操作性质的劣化。正在进行各种研究以克服与半导体装置的缩小相关的技术限制并实现具有高性能的半导体装置。

发明内容

发明构思的实施例提供了一种可以以高性能特性和低功耗特性操作的半导体装置。

根据发明构思的实施例，半导体装置可以包括：基底，包括第一器件区域和第二器件区域，第一器件区域和第二器件区域在第一方向上彼此相邻并且在与第一方向交叉的第二方向上延伸；具有第一宽度的第一有源图案，位于第一器件区域上；第二有源图案，位于第二器件区域上，第二有源图案具有小于第一宽度的第二宽度；位于第一有源图案上的第一沟道图案和连接到第一沟道图案的第一源极/漏极图案，第一沟道图案包括竖直堆叠且彼此间隔开的多个半导体图案；位于第二有源图案上的第二沟道图案和连接到第二沟道图案的第二源极/漏极图案，第二沟道图案从第二有源图案竖直地突出；以及栅电极，在第一方向上从第一沟道图案延伸到第二沟道图案。栅电极可以与所述多个半导体图案中的每个的第一顶表面、第一底表面和相对的两个第一侧表面相邻，并且栅电极可以与第二沟道图案的第二顶表面和相对的两个第二侧表面相邻。

根据发明构思的实施例，半导体装置可以包括：基底；第一电力线、第二电力线和第三电力线，位于基底上，第一电力线、第二电力线和第三电力线在第一方向上布置并且在与第一方向交叉的第二方向上延伸；GAAFET区域，位于第一电力线与第二电力线之间；FinFET区域，位于第二电力线与第三电力线之间；以及栅电极，在第一方向上从GAAFET区域延伸到FinFET区域。GAAFET区域在第一方向上的第一高度可以大于FinFET区域在第一方向上的第二高度。

根据发明构思的实施例，半导体装置可以包括：第一有源图案、第二有源图案、第三有源图案和第四有源图案，位于基底上，第一有源图案、第二有源图案、第三有源图案和第四有源图案在第一方向上顺序地布置并且在与第一方向交叉的第二方向上延伸；第一沟道图案、第二沟道图案、第三沟道图案和第四沟道图案，分别设置在第一有源图案、第二有源图案、第三有源图案和第四有源图案上，第一沟道图案和第二沟道图案中的每个包括多个半导体图案，所述多个半导体图案在第三方向上以竖直堆叠的方式彼此间隔开，第三沟道图案和第四沟道图案在第三方向上分别从第三有源图案和第四有源图案突出，第三方向与由第一方向和第二方向形成的平面垂直；栅电极，在第一方向上从第一沟道图案延伸到第四沟道图案；以及栅极绝缘层，位于栅电极与第一沟道图案、第二沟道图案、第三沟道图案和第四沟道图案之间。栅极绝缘层可以位于所述多个半导体图案中的每个半导体图案的第一顶表面、第一底表面和相对的两个第一侧表面上，并且栅极绝缘层可以位于第三沟道图案和第四沟道图案中的每个的第二顶表面和相对的两个第二侧表面上，而不位于第三沟道图案和第四沟道图案中的每个的底表面上。

附图说明

图1是示出根据发明构思的实施例的半导体装置的第一器件区域的平面图。

图2是示出根据发明构思的实施例的半导体装置的第二器件区域的平面图。

图3是示出根据发明构思的实施例的二维地布置在基底上的逻辑单元的平面图。

图4是示出根据发明构思的实施例的半导体装置的平面图。

图5A至图5F是分别沿着图4的线A-A'、线B-B'、线C-C'、线D-D'、线E-E'和线F-F'截取的剖视图。

图6A至图11E是示出根据发明构思的实施例的制造半导体装置的方法的剖视图。

图12A至图12C是分别沿着图4的线C-C'、线D-D'和线F-F'截取的示出根据发明构思的实施例的半导体装置的剖视图。

具体实施方式

现在将参照附图更充分地描述发明构思的示例实施例，在附图中示出了示例实施例。

图1是示出根据发明构思的实施例的半导体装置的第一器件区域的平面图。图2是示出根据发明构思的实施例的半导体装置的第二器件区域的平面图。

参照图1，第一器件区域DVR1可以设置在基底100上。详细地，第一电力线M1_R1和第二电力线M1_R2可以设置在基底100上。第一电力线M1_R1可以是被提供有漏极电压VDD(例如，电力电压)的导电路径。第二电力线M1_R2可以是被提供有源极电压VSS(例如，地电压)的导电路径。

第一器件区域DVR1可以限定在第一电力线M1_R1与第二电力线M1_R2之间。第一器件区域DVR1可以包括一个第一有源图案AP1和一个第二有源图案AP2。例如，第一有源图案AP1可以是PMOSFET区域，第二有源图案AP2可以是NMOSFET区域。第一器件区域DVR1可以具有设置在第一电力线M1_R1与第二电力线M1_R2之间的CMOS结构。

第一有源图案AP1和第二有源图案AP2中的每个可以在第一方向D1上具有第一宽度W1。第一器件区域DVR1在第一方向D1上的长度可以被定义为第一高度HE1。第一高度HE1可以基本上等于第一电力线M1_R1与第二电力线M1_R2之间的距离(例如，节距，pitch)。

第一互连轨道TRC1至第五互连轨道TRC5可以限定在第一电力线M1_R1与第二电力线M1_R2之间。第一互连轨道TRC1至第五互连轨道TRC5可以是在第二方向D2上彼此平行地延伸的假想线。第一互连轨道TRC1至第五互连轨道TRC5可以在第一方向D1上以大致恒定的节距布置。

第一下互连线M1_I1至第五下互连线M1_I5可以设置在第一电力线M1_R1与第二电力线M1_R2之间。第一下互连线M1_I1至第五下互连线M1_I5可以在第二方向D2上彼此平行地延伸。第一电力线M1_R1、第二电力线M1_R2以及第一下互连线M1_I1至第五下互连线M1_I5可以构成第一金属层M1。

第一互连轨道TRC1至第五互连轨道TRC5中的每个可以限定第一下互连线M1_I1至第五下互连线M1_I5中的对应的下互连线的设置位置。例如，第一下互连线M1_I1可以设置为与第一互连轨道TRC1对准，第二下互连线M1_I2可以设置为与第二互连轨道TRC2对准，第三下互连线M1_I3可以设置为与第三互连轨道TRC3对准，第四下互连线M1_I4可以设置为与第四互连轨道TRC4对准，并且第五下互连线M1_I5可以设置为与第五互连轨道TRC5对准。

至少一个逻辑单元可以设置在第一器件区域DVR1上。在本说明书中，逻辑单元可以表示被配置为执行特定功能的逻辑器件(例如，AND、OR、XOR、XNOR、MUX、非门(inverter，或称为反相器)等)。换言之，逻辑单元可以包括构成逻辑器件的晶体管和将晶体管彼此连接的互连线。

根据发明构思的实施例，可以在第一器件区域DVR1的第一有源图案AP1和第二有源图案AP2上设置其中栅电极设置为三维地与沟道图案毗邻并且三维地至少部分地围绕沟道图案的三维场效应晶体管。详细地，第一器件区域DVR1上的晶体管可以是其中栅电极设置为面对沟道图案(例如，纳米片)的四个表面的GAAFET(环绕栅极场效应晶体管)或MBCFET(多桥沟道场效应晶体管)。也就是说，第一器件区域DVR1可以是GAAFET区域或MBCFET区域。GAAFET或MBCFET的沟道图案可以包括顺序地堆叠的多个纳米片。

参照图2，第二器件区域DVR2可以设置在基底100上。详细地，第三电力线M1_R3和第四电力线M1_R4可以设置在基底100上。第三电力线M1_R3可以是被提供有漏极电压VDD(例如，电力电压)的导电路径。第四电力线M1_R4可以是被提供有源极电压VSS(例如，地电压)的导电路径。

第二器件区域DVR2可以限定在第三电力线M1_R3与第四电力线M1_R4之间。第二器件区域DVR2可以包括一个第三有源图案AP3和一个第四有源图案AP4。例如，第三有源图案AP3可以是PMOSFET区域，第四有源图案AP4可以是NMOSFET区域。第二器件区域DVR2可以具有设置在第三电力线M1_R3与第四电力线M1_R4之间的CMOS结构。

第三有源图案AP3和第四有源图案AP4中的每个可以在第一方向D1上具有第二宽度W2。第二宽度W2可以小于图1的第一宽度W1。第二器件区域DVR2在第一方向D1上的长度可以被定义为第二高度HE2。第二高度HE2可以基本上等于第三电力线M1_R3与第四电力线M1_R4之间的距离(例如，节距)。第二高度HE2可以小于图1的第一高度HE1。

第六互连轨道TRC6至第八互连轨道TRC8可以限定在第三电力线M1_R3与第四电力线M1_R4之间。第六互连轨道TRC6至第八互连轨道TRC8可以是在第二方向D2上彼此平行地延伸的假想线。第六互连轨道TRC6至第八互连轨道TRC8可以在第一方向D1上以大致恒定的节距布置。在实施例中，第六互连轨道TRC6至第八互连轨道TRC8的节距可以基本上等于图1的第一互连轨道TRC1至第五互连轨道TRC5的节距。

因为先前参照图1描述的第一器件区域DVR1具有相对大的高度HE1，所以可以在第一器件区域DVR1上设置五个互连轨道。然而，因为图2的第二器件区域DVR2具有相对小的高度HE2，所以可以在第二器件区域DVR2上设置三个互连轨道。

第六下互连线M1_I6至第八下互连线M1_I8可以设置在第三电力线M1_R3与第四电力线M1_R4之间。第六下互连线M1_I6至第八下互连线M1_I8可以在第二方向D2上彼此平行地延伸。第三电力线M1_R3、第四电力线M1_R4和第六下互连线M1_I6至第八下互连线M1_I8可以构成第一金属层M1。

第六互连轨道TRC6至第八互连轨道TRC8中的每个可以限定第六下互连线M1_I6至第八下互连线M1_I8中的对应的互连线的设置位置。例如，第六下互连线M1_I6可以设置为与第六互连轨道TRC6对准，第七下互连线M1_I7可以设置为与第七互连轨道TRC7对准，并且第八下互连线M1_I8可以设置为与第八互连轨道TRC8对准。

根据发明构思的实施例，可以在第二器件区域DVR2的第三有源图案AP3和第四有源图案AP4上设置其中栅电极设置为三维地与沟道图案毗邻并且三维地至少部分地围绕沟道图案的三维场效应晶体管。详细地，第二器件区域DVR2上的晶体管可以是其中栅电极设置为面对沟道图案的三个表面的FinFET。也就是说，第二器件区域DVR2可以是FinFET区域。FinFET的沟道图案可以包括鳍状半导体图案。

第一器件区域DVR1可以包括GAAFET，GAAFET设置在具有相对大的图案尺寸的第一有源图案AP1和第二有源图案AP2上并且具有完全围绕沟道图案的栅电极。由于这种结构，第一器件区域DVR1的晶体管可以具有优异的性能特性和大体上快的操作速度，但是会具有高功耗特性。

相比之下，第二器件区域DVR2可以包括FinFET，FinFET设置在具有相对小的图案尺寸的第三有源图案AP3和第四有源图案AP4上并且具有与沟道图案的三个表面毗邻并且至少部分地围绕沟道图案的三个表面的栅电极。由于这种结构，与第一器件区域DVR1的晶体管相比，第二器件区域DVR2的晶体管会具有不足的性能特性和大体上低的操作速度。然而，与第一器件区域DVR1的晶体管相比，第二器件区域DVR2的晶体管可以以降低的能耗操作。

至少一个逻辑单元可以设置在第一器件区域DVR1和第二器件区域DVR2上。具有大体上快的操作速度的逻辑单元可以设置在图1的第一器件区域DVR1上。相比之下，具有大体上低功耗特性的逻辑单元可以设置在第二器件区域DVR2上。

图3是示出根据发明构思的实施例的二维地布置在基底上的逻辑单元的平面图。

参照图3，第一电力线M1_R1至第五电力线M1_R5可以设置在基底100上，并且可以在第一方向D1上布置。作为示例，漏极电压VDD可以被施加到第一电力线M1_R1、第三电力线M1_R3和第五电力线M1_R5。源极电压VSS可以被施加到第二电力线M1_R2和第四电力线M1_R4。

参照图1描述的第一器件区域DVR1可以设置在第一电力线M1_R1与第二电力线M1_R2之间。参照图2描述的第二器件区域DVR2可以设置在第二电力线M1_R2与第三电力线M1_R3之间。参照图2描述的第二器件区域DVR2可以设置在第三电力线M1_R3与第四电力线M1_R4之间。参照图1描述的第一器件区域DVR1可以设置在第四电力线M1_R4与第五电力线M1_R5之间。

第一器件区域DVR1中的每个可以构成与第二方向D2平行的第一行。第二器件区域DVR2中的每个可以构成与第二方向D2平行的第二行。逻辑单元可以沿着第一行并且在第二方向D2上设置。逻辑单元可以沿着第二行并且在第二方向D2上设置。

第一电力线M1_R1至第五电力线M1_R5可以在第一方向D1上以不同的节距大小布置。例如，第一电力线M1_R1与第二电力线M1_R2之间的节距可以等于第一高度HE1。第二电力线M1_R2与第三电力线M1_R3之间的节距可以等于第二高度HE2。

多个栅电极GE可以设置在基底100上。栅电极GE可以在第一方向D1上延伸并且可以彼此平行。多个分隔结构DB可以设置在基底100上。分隔结构DB可以在第一方向D1上延伸并且可以彼此平行。分隔结构DB和与其相邻的栅电极GE之间的节距可以基本上等于栅电极GE之间的节距。

例如，分隔结构DB中的至少一个和栅电极GE中的至少一个可以在第一方向D1上彼此对准。分隔结构DB可以限定逻辑单元中的相邻的逻辑单元之间的边界。

第一逻辑单元SC1可以设置在第一电力线M1_R1与第三电力线M1_R3之间。第一逻辑单元SC1可以包括在第一方向D1上彼此相邻的第一器件区域DVR1和第二器件区域DVR2。换言之，第一逻辑单元SC1可以是其中设置有不同类型的器件(例如，GAAFET和FinFET)的混合逻辑单元。

第二逻辑单元SC2和第三逻辑单元SC3可以设置在第三电力线M1_R3与第四电力线M1_R4之间。第二逻辑单元SC2和第三逻辑单元SC3可以在第二方向D2上彼此相邻。分隔结构DB可以设置在第二逻辑单元SC2与第三逻辑单元SC3之间。第二逻辑单元SC2和第三逻辑单元SC3中的每个可以包括第二器件区域DVR2。换言之，第二逻辑单元SC2和第三逻辑单元SC3中的每个可以是基于FinFET的逻辑单元。

第四逻辑单元SC4和第五逻辑单元SC5可以设置在第四电力线M1_R4与第五电力线M1_R5之间。第四逻辑单元SC4和第五逻辑单元SC5可以在第二方向D2上彼此相邻。分隔结构DB可以设置在第四逻辑单元SC4与第五逻辑单元SC5之间。第四逻辑单元SC4和第五逻辑单元SC5中的每个可以包括第一器件区域DVR1。换言之，第四逻辑单元SC4和第五逻辑单元SC5中的每个可以是基于GAAFET的逻辑单元。

如上所述，第二逻辑单元SC2和第三逻辑单元SC3可以是期望大体上低功耗特性的单元。第四逻辑单元SC4和第五逻辑单元SC5可以是期望大体上高性能特性的单元。第一逻辑单元SC1可以是具有低功耗与高性能之间的中间特性的单元。

图4是示出根据发明构思的实施例的半导体装置的平面图。图5A至图5F是分别沿着图4的线A-A'、线B-B'、线C-C'、线D-D'、线E-E'和线F-F'截取的剖视图。图4以及图5A至图5F中所示的半导体装置可以是图3的第一逻辑单元SC1的示例。

参照图4以及图5A至图5F，第一逻辑单元SC1可以设置在基底100上。构成逻辑电路的逻辑晶体管可以设置在第一逻辑单元SC1上。基底100可以是由硅、锗、硅锗、化合物半导体材料等形成的半导体基底或者包括硅、锗、硅锗、化合物半导体材料等的半导体基底。在实施例中，基底100可以是硅晶圆。

第一逻辑单元SC1可以包括第一器件区域DVR1和第二器件区域DVR2。第一器件区域DVR1和第二器件区域DVR2中的每个可以在第二方向D2上延伸。第一器件区域DVR1和第二器件区域DVR2可以在第一方向D1上彼此相邻。如先前参照图1和图2所描述的，第一器件区域DVR1的高度HE1(例如，见图1)可以大于第二器件区域DVR2的高度HE2(例如，见图2)。

在下文中，将参照图4、图5A、图5B、图5E和图5F更详细地描述第一器件区域DVR1。第一器件区域DVR1可以包括第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以由形成在基底100的上部中的沟槽TR限定。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2中的每个可以是基底100的竖直地突出的部分。在实施例中，第一有源图案AP1可以是PMOSFET区域，并且第二有源图案AP2可以是NMOSFET区域。

器件隔离层ST可以设置为位于沟槽TR中并且至少部分地填充沟槽TR。器件隔离层ST可以包括氧化硅层。器件隔离层ST可以不位于将在下面描述的第一沟道图案CH1和第二沟道图案CH2上或者不覆盖将在下面描述的第一沟道图案CH1和第二沟道图案CH2。

第一沟道图案CH1可以设置在第一有源图案AP1上。第二沟道图案CH2可以设置在第二有源图案AP2上。第一沟道图案CH1和第二沟道图案CH2中的每个可以包括顺序地堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案至第三半导体图案SP1、SP2和SP3可以在竖直方向(即，第三方向D3)上彼此间隔开。

第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个可以由硅(Si)、锗(Ge)和/或硅锗(SiGe)中的至少一种形成或者包括硅(Si)、锗(Ge)和/或硅锗(SiGe)中的至少一种。例如，第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个可以由晶体硅形成或者包括晶体硅。第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个可以是纳米片。

多个第一源极/漏极图案SD1可以设置在第一有源图案AP1上。多个第一凹部RS1可以形成在第一有源图案AP1的上部中。第一源极/漏极图案SD1可以分别设置在第一凹部RS1中。第一源极/漏极图案SD1可以是第一导电类型(例如，p型)的杂质区域。第一沟道图案CH1可以置于每对第一源极/漏极图案SD1之间。换言之，每对第一源极/漏极图案SD1可以通过堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3彼此连接。

多个第二源极/漏极图案SD2可以设置在第二有源图案AP2上。多个第二凹部RS2可以形成在第二有源图案AP2的上部中。第二源极/漏极图案SD2可以分别设置在第二凹部RS2中。第二源极/漏极图案SD2可以是第二导电类型(例如，n型)的杂质区域。第二沟道图案CH2可以置于每对第二源极/漏极图案SD2之间。换言之，每对第二源极/漏极图案SD2可以通过堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3彼此连接。

第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长(SEG)工艺形成的外延图案。在实施例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个可以具有在竖直方向(即，第三方向D3)上比第三半导体图案SP3的顶表面高的顶表面。在另一实施例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的至少一个的顶表面可以定位于在竖直方向(即，第三方向D3)上与第三半导体图案SP3的顶表面的水平基本相同的水平处。

第一源极/漏极图案SD1可以包括其晶格常数大于基底100的晶格常数的半导体材料(例如，SiGe)。在这种情况下，成对的第一源极/漏极图案SD1可以对其间的第一沟道图案CH1施加压应力。第二源极/漏极图案SD2可以由与基底100的半导体元素相同的半导体元素(例如，Si)形成或者包括与基底100的半导体元素相同的半导体元素(例如，Si)。

第一源极/漏极图案SD1中的每个可以包括缓冲层BFL和位于缓冲层BFL上的主层MAL。在下文中，将参照图5A更详细地描述第一源极/漏极图案SD1在第二方向D2上的剖面形状。

缓冲层BFL可以在第一凹部RS1的内表面上并且至少部分地覆盖第一凹部RS1的内表面。在实施例中，缓冲层BFL可以在向上方向(即，第三方向D3)上具有减小的厚度。例如，在第一凹部RS1的底部上的缓冲层BFL在第三方向D3上测量的厚度可以大于在第一凹部RS1的顶部水平处的缓冲层BFL在第二方向D2上测量的厚度。另外，缓冲层BFL可以具有与第一凹部RS1的轮廓对应的“U”形剖面。

主层MAL可以位于覆盖有缓冲层BFL的第一凹部RS1的未填充区域的大部分中并填充覆盖有缓冲层BFL的第一凹部RS1的未填充区域的大部分。主层MAL的体积可以大于缓冲层BFL的体积。也就是说，主层MAL的体积与第一源极/漏极图案SD1的总体积的比可以大于缓冲层BFL的体积与第一源极/漏极图案SD1的总体积的比。

缓冲层BFL和主层MAL中的每个可以由硅锗(SiGe)形成或者包括硅锗(SiGe)。详细地，缓冲层BFL可以包含相对低浓度的锗(Ge)。在另一实施例中，缓冲层BFL可以仅包含硅(Si)，而不包含锗(Ge)。缓冲层BFL的锗浓度可以在从0at％至10at％的范围内。更详细地，缓冲层BFL的锗浓度可以在从2at％至8at％的范围内。

主层MAL可以包含相对高浓度的锗。在实施例中，主层MAL的锗浓度可以在从30at％至70at％的范围内。主层MAL的锗浓度可以在第三方向D3上增大。例如，主层MAL的与缓冲层BFL相邻的部分可以具有约40at％的锗浓度，并且主层MAL的上部可以具有约60at％的锗浓度。

缓冲层BFL和主层MAL中的每个可以包含使第一源极/漏极图案SD1具有p型导电性的杂质(例如，硼、镓和/或铟)。缓冲层BFL和主层MAL中的每个的杂质浓度可以在从约1E18原子/cm

缓冲层BFL可以减少或防止基底100(即，第一有源图案AP1)与主层MAL之间以及第一半导体图案至第三半导体图案SP1、SP2和SP3与主层MAL之间的堆垛层错(stackingfault)的发生。堆垛层错会导致沟道电阻的增大。堆垛层错会容易发生在第一凹部RS1的底部上。根据发明构思的实施例，缓冲层BFL可以设置为在第一凹部RS1的底部附近具有相对大的厚度，并且在这种情况下，可以能够减少或防止堆垛层错的发生。

如下面将描述的，缓冲层BFL可以在用栅电极GE的第一部分至第三部分PO1、PO2和PO3替换第一半导体层SEL1的工艺期间保护主层MAL。换言之，缓冲层BFL可以抑制或防止用于去除第一半导体层SEL1的蚀刻剂材料进入和蚀刻主层MAL。

返回参照图4、图5A、图5B、图5E和图5F，栅电极GE可以设置为与第一沟道图案CH1和第二沟道图案CH2交叉并且在第一方向D1上延伸。栅电极GE可以在第二方向D2上以第一节距布置。栅电极GE中的每个可以与第一沟道图案CH1和第二沟道图案CH2竖直地叠置。

栅电极GE可以包括置于有源图案AP1或AP2与第一半导体图案SP1之间的第一部分PO1、置于第一半导体图案SP1与第二半导体图案SP2之间的第二部分PO2、置于第二半导体图案SP2与第三半导体图案SP3之间的第三部分PO3以及位于第三半导体图案SP3上的第四部分PO4。

返回参照图5A，第一有源图案AP1上的栅电极GE的第一部分至第三部分PO1、PO2和PO3可以具有彼此不同的宽度。例如，第三部分PO3在第二方向D2上的最大宽度可以大于第二部分PO2在第二方向D2上的最大宽度。第一部分PO1在第二方向D2上的最大宽度可以大于第三部分PO3在第二方向D2上的最大宽度。

返回参照图5F，栅电极GE可以设置在第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个的第一顶表面TS1、第一底表面BS1和相对的两个第一侧表面SW1上。也就是说，根据本实施例的晶体管可以是其中栅电极GE设置为三维地与沟道图案的四个表面毗邻且三维地至少部分地围绕沟道图案的四个表面的三维场效应晶体管(例如，MBCFET或GAAFET)。

返回参照图4、图5A、图5B、图5E和图5F，第一逻辑单元SC1可以具有在第二方向D2上彼此相对的第一边界BD1和第二边界BD2。第一边界BD1和第二边界BD2可以在第一方向D1上延伸。第一逻辑单元SC1可以具有在第一方向D1上彼此相对的第三边界BD3和第四边界BD4。第三边界BD3和第四边界BD4可以在第二方向D2上延伸。

栅极切割图案CT可以设置在第三边界BD3和第四边界BD4上。栅极切割图案CT可以沿着第三边界BD3以第一节距布置。栅极切割图案CT可以沿着第四边界BD4以第一节距布置。当在平面图中观看时，第三边界BD3和第四边界BD4上的栅极切割图案CT可以分别与栅电极GE叠置。栅极切割图案CT可以由一种或更多种绝缘材料(例如，氧化硅、氮化硅或其组合)形成或者包括所述一种或更多种绝缘材料(例如，氧化硅、氮化硅或其组合)。栅极切割图案CT可以将在第一方向D1上延伸的栅电极GE划分成在第一方向D1上彼此相邻的两个栅电极GE。

一对栅极间隔件GS可以分别设置在栅电极GE的第四部分PO4的相对的两个侧表面上。栅极间隔件GS可以沿着栅电极GE并且在第一方向D1上延伸。栅极间隔件GS的顶表面可以在竖直方向(即，第三方向D3)上高于栅电极GE的顶表面。栅极间隔件GS的顶表面可以与将在下面描述的第一层间绝缘层110的顶表面共面。在实施例中，栅极间隔件GS可以由SiCN、SiCON和/或SiN中的至少一种形成或者包括SiCN、SiCON和/或SiN中的至少一种。在另一实施例中，栅极间隔件GS可以是由选自SiCN、SiCON和SiN的至少两种不同的材料形成的多层结构或者包括选自SiCN、SiCON和SiN的至少两种不同的材料的多层结构。

栅极覆盖图案GP可以设置在栅电极GE上。栅极覆盖图案GP可以沿着栅电极GE并且在第一方向D1上延伸。栅极覆盖图案GP可以由相对于第一层间绝缘层110和第二层间绝缘层120(将在下面描述)具有蚀刻选择性的材料形成或者包括相对于第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。详细地，栅极覆盖图案GP可以由SiON、SiCN、SiCON和/或SiN中的至少一种形成或者包括SiON、SiCN、SiCON和/或SiN中的至少一种。

栅极绝缘层GI可以置于栅电极GE与第一沟道图案CH1之间以及栅电极GE与第二沟道图案CH2之间。栅极绝缘层GI可以位于第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个的第一顶表面TS1、第一底表面BS1和相对的两个第一侧表面SW1上并且至少部分地覆盖第一半导体图案至第三半导体图案SP1、SP2和SP3中的每个的第一顶表面TS1、第一底表面BS1和相对的两个第一侧表面SW1。栅极绝缘层GI可以位于栅电极GE下方的器件隔离层ST的顶表面上并且至少部分地覆盖栅电极GE下方的器件隔离层ST的顶表面。

在实施例中，栅极绝缘层GI可以包括氧化硅层、氮氧化硅层和/或高k介电层。在实施例中，栅极绝缘层GI可以是包括氧化硅层和高k介电层的多层。高k介电层可以由其介电常数高于氧化硅的介电常数的一种或更多种高k介电材料形成或者包括其介电常数高于氧化硅的介电常数的一种或更多种高k介电材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和/或铌酸铅锌中的一种或更多种。

栅电极GE可以包括第一金属图案和位于第一金属图案上的第二金属图案。第一金属图案可以设置在栅极绝缘层GI上，并且可以与第一半导体图案至第三半导体图案SP1、SP2和SP3相邻。第一金属图案可以包括可以用于调节晶体管的阈值电压的功函数金属。通过调节第一金属图案的厚度和组成，可以能够实现具有期望阈值电压的晶体管。例如，栅电极GE的第一部分至第三部分PO1、PO2和PO3可以由第一金属图案或功函数金属构成。

第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括由至少一种金属材料和氮(N)构成的层，所述至少一种金属材料选自于由钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)组成的组。在实施例中，第一金属图案还可以包括碳(C)。第一金属图案可以包括堆叠的多个功函数金属层。

第二金属图案可以由其电阻低于第一金属图案的金属材料形成或者包括其电阻低于第一金属图案的金属材料。例如，第二金属图案可以由至少一种金属材料形成或者包括至少一种金属材料，所述至少一种金属材料选自于由钨(W)、铝(Al)、钛(Ti)和钽(Ta)组成的组。栅电极GE的第四部分PO4可以包括第一金属图案和位于第一金属图案上的第二金属图案。

返回参照图5B，内间隔件IP可以设置在第二有源图案AP2上。内间隔件IP可以分别置于栅电极GE的第一部分至第三部分PO1、PO2和PO3与第二源极/漏极图案SD2之间。内间隔件IP可以与第二源极/漏极图案SD2直接接触。栅电极GE的第一部分至第三部分PO1、PO2和PO3中的每个可以通过内间隔件IP与第二源极/漏极图案SD2间隔开。

在下文中，将参照图4、图5C、图5D、图5E和图5F更详细地描述第二器件区域DVR2。第二器件区域DVR2可以包括第三有源图案AP3和第四有源图案AP4。第三有源图案AP3和第四有源图案AP4可以由形成在基底100的上部中的沟槽TR限定。器件隔离层ST可以设置为至少部分地填充沟槽TR。器件隔离层ST可以不位于下面将描述的第三沟道图案CH3和第四沟道图案CH4上或不覆盖下面将描述的第三沟道图案CH3和第四沟道图案CH4。

第三有源图案AP3和第四有源图案AP4可以在第二方向D2上延伸。第三有源图案AP3和第四有源图案AP4可以是基底100的竖直地突出的部分。在实施例中，第三有源图案AP3可以是PMOSFET区域，并且第四有源图案AP4可以是NMOSFET区域。第三有源图案AP3和第四有源图案AP4中的每个在第一方向D1上的宽度可以小于第一有源图案AP1和第二有源图案AP2中的每个在第一方向D1上的宽度。

第三沟道图案CH3可以设置在第三有源图案AP3上。第四沟道图案CH4可以设置在第四有源图案AP4上。第三沟道图案CH3和第四沟道图案CH4中的每个可以包括交替堆叠的第一半导体层SEL1和第二半导体层SEL2。例如，第二半导体层SEL2可以置于第一半导体层SEL1中的相邻的第一半导体层SEL1之间。第一半导体层SEL1可以置于第二半导体层SEL2中的相邻的第二半导体层SEL2之间。

第一半导体层SEL1可以由硅(Si)、锗(Ge)和/或硅锗(SiGe)中的一种或更多种形成或者包括硅(Si)、锗(Ge)和/或硅锗(SiGe)中的一种或更多种。第二半导体层SEL2也可以由硅(Si)、锗(Ge)和/或硅锗(SiGe)中的一种或更多种形成或者包括硅(Si)、锗(Ge)和/或硅锗(SiGe)中的一种或更多种，但是第一半导体层SEL1和第二半导体层SEL2的半导体材料可以彼此不同。第二半导体层SEL2可以由与第一沟道图案CH1和第二沟道图案CH2的第一半导体图案SP1至第三半导体图案SP3的材料相同的材料形成或者包括与第一沟道图案CH1和第二沟道图案CH2的第一半导体图案SP1至第三半导体图案SP3的材料相同的材料。例如，第一半导体层SEL1可以由硅锗(SiGe)形成或者包括硅锗(SiGe)，并且第二半导体层SEL2可以由硅(Si)形成或者包括硅(Si)。

参照图5F，第三沟道图案CH3和第四沟道图案CH4中的每个的第二半导体层SEL2可以定位于在第三方向D3上与第一器件区域DVR1上的第一半导体图案SP1至第三半导体图案SP3中的对应的半导体图案的水平(或高度)相同的水平(或高度)处。第三沟道图案CH3和第四沟道图案CH4中的每个的宽度可以小于布置在第一器件区域DVR1上的第一半导体图案SP1至第三半导体图案SP3的宽度。第三沟道图案CH3和第四沟道图案CH4中的每个的第一半导体层SEL1可以定位于在第三方向D3上与第一器件区域DVR1上的栅电极GE的第一部分PO1至第三部分PO3中的对应的部分的水平(或高度)的相同的水平(或高度)处。

多个第三源极/漏极图案SD3可以设置在第三有源图案AP3上。多个第三凹部RS3可以形成在第三有源图案AP3的上部中。第三源极/漏极图案SD3可以分别设置在第三凹部RS3中。第三源极/漏极图案SD3可以是第一导电类型(例如，p型)的杂质区域。第三沟道图案CH3可以置于一对第三源极/漏极图案SD3之间。换言之，该对第三源极/漏极图案SD3可以通过堆叠的第一半导体层SEL1和第二半导体层SEL2彼此连接。

多个第四源极/漏极图案SD4可以设置在第四有源图案AP4上。多个第四凹部RS4可以形成在第四有源图案AP4的上部中。第四源极/漏极图案SD4可以分别设置在第四凹部RS4中。第四源极/漏极图案SD4可以是第二导电类型(例如，n型)的杂质区域。第四沟道图案CH4可以置于一对第四源极/漏极图案SD4之间。换言之，该对第四源极/漏极图案SD4可以通过堆叠的第一半导体层SEL1和第二半导体层SEL2彼此连接。

返回参照图5E，第三源极/漏极图案SD3在第一方向D1上的最大宽度可以小于第一源极/漏极图案SD1在第一方向D1上的最大宽度。第四源极/漏极图案SD4在第一方向D1上的最大宽度可以小于第二源极/漏极图案SD2在第一方向D1上的最大宽度。这是因为在第一方向D1上，第三有源图案AP3和第四有源图案AP4中的每个的宽度小于第一有源图案AP1和第二有源图案AP2中的每个的宽度。

第三源极/漏极图案SD3和第四源极/漏极图案SD4可以是通过选择性外延生长(SEG)工艺形成的外延图案。第三源极/漏极图案SD3和第四源极/漏极图案SD4可以被构造为具有与上面描述的第一源极/漏极图案SD1和第二源极/漏极图案SD2的特征基本相同的特征。

栅电极GE可以设置为不仅与第一沟道图案CH1和第二沟道图案CH2交叉，而且与第三沟道图案CH3和第四沟道图案CH4交叉。返回参照图5F，栅电极GE可以在第一方向D1上经由第二沟道图案CH2和第三沟道图案CH3从第一沟道图案CH1延伸至第四沟道图案CH4。换言之，第一器件区域DVR1和第二器件区域DVR2可以共享栅电极GE中的至少一个。

第一器件区域DVR1上的栅电极GE在第二方向D2上的宽度可以基本上等于第二器件区域DVR2上的栅电极GE在第二方向D2上的宽度。第二器件区域DVR2上的栅电极GE之间的节距可以基本上等于第一器件区域DVR1上的栅电极GE之间的第一节距。

栅电极GE可以设置在第三沟道图案CH3和第四沟道图案CH4中的每个的第二顶表面TS2和相对的两个第二侧表面SW2上。也就是说，根据本实施例的晶体管可以是其中栅电极GE设置为三维地面对沟道图案的三个表面的三维场效应晶体管(例如，FinFET)。

根据发明构思的实施例，可以在单个逻辑单元内一起提供不同类型的晶体管(即，GAAFET和FinFET)。如图5F中所示，不同类型的晶体管可以共享栅电极GE中的一个。如图5E中所示，不同类型的晶体管可以共享一个有源接触件AC。详细地，一个有源接触件AC可以公共地连接到GAAFET的第二源极/漏极图案SD2和FinFET的第四源极/漏极图案SD4。

返回参照图4和图5A至图5F，第一层间绝缘层110可以设置在基底100上。第一层间绝缘层110可以位于栅极间隔件GS和第一源极/漏极图案SD1至第四源极/漏极图案SD4上并且至少部分地覆盖栅极间隔件GS和第一源极/漏极图案SD1至第四源极/漏极图案SD4。第一层间绝缘层110可以具有与栅极覆盖图案GP的顶表面和栅极间隔件GS的顶表面基本上共面的顶表面。第二层间绝缘层120可以形成在第一层间绝缘层110上以位于栅极覆盖图案GP上并且至少部分地覆盖栅极覆盖图案GP。第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。在实施例中，第一层间绝缘层110至第四层间绝缘层140中的至少一个可以包括氧化硅层。

一对分隔结构DB可以分别设置在第一逻辑单元SC1的两侧处。该对分隔结构DB可以分别设置在第一逻辑单元SC1的第一边界BD1和第二边界BD2上。分隔结构DB可以在第一方向D1上并且平行于栅电极GE延伸。分隔结构DB和与其相邻的栅电极GE之间的节距可以等于第一节距。

分隔结构DB可以设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以延伸到第一有源图案AP1和第二有源图案AP2中。分隔结构DB可以设置为穿透第一有源图案AP1和第二有源图案AP2中的每个的上部。分隔结构DB可以将第一逻辑单元SC1的有源图案与同第一逻辑单元SC1相邻的其它单元的有源图案电分离。

有源接触件AC可以设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且分别电连接到第一源极/漏极图案SD1至第四源极/漏极图案SD4。一对有源接触件AC可以分别设置在栅电极GE的两侧处。当在平面图中观看时，有源接触件AC可以是在第一方向D1上延伸的条状图案。

有源接触件AC可以是自对准接触件。例如，可以利用栅极覆盖图案GP和栅极间隔件GS通过自对准工艺来形成有源接触件AC。例如，有源接触件AC可以位于栅极间隔件GS的侧表面的至少一部分上并且至少部分地覆盖栅极间隔件GS的侧表面的至少一部分。尽管未示出，但是有源接触件AC可以位于栅极覆盖图案GP的顶表面的一部分上并且至少部分地覆盖栅极覆盖图案GP的顶表面的一部分。

金属-半导体化合物层SC(例如，硅化物层)可以置于有源接触件AC与第一源极/漏极图案SD1至第四源极/漏极图案SD4中的每个之间。有源接触件AC可以经由金属-半导体化合物层SC电连接到源极/漏极图案SD1至SD4。例如，金属-半导体化合物层SC可以由硅化钛、硅化钽、硅化钨、硅化镍和/或硅化钴中的一种或更多种形成或者包括硅化钛、硅化钽、硅化钨、硅化镍和/或硅化钴中的一种或更多种。

栅极接触件GC可以设置为穿透第二层间绝缘层120和栅极覆盖图案GP并且分别电连接到栅电极GE。当在平面图中观看时，栅极接触件GC中的至少一个可以与第一有源图案AP1至第四有源图案AP4中的一个叠置。例如，如图5A中所示，可以在第一有源图案AP1上设置两个栅极接触件GC(例如，见图5A)。栅极接触件GC可以自由地设置在栅电极GE上，而对其位置没有任何限制。

在实施例中，参照图5A、图5B和图5D，与栅极接触件GC相邻的有源接触件AC的上部可以至少部分地填充有上绝缘图案UIP。上绝缘图案UIP的底表面可以在第三方向D3上低于栅极接触件GC的底表面。换言之，由于上绝缘图案UIP，与栅极接触件GC相邻的有源接触件AC的顶表面可以形成于在第三方向D3上比栅极接触件GC的底表面低的水平处。在这种情况下，可以能够防止彼此相邻的栅极接触件GC和有源接触件AC彼此接触，从而防止在它们之间发生短路。

有源接触件AC和栅极接触件GC中的每个可以包括导电图案FM和至少部分地包围导电图案FM的阻挡图案BM。例如，导电图案FM可以由一种或更多种金属材料(例如，铝、铜、钨、钼和/或钴)形成或者包括一种或更多种金属材料(例如，铝、铜、钨、钼和/或钴)。阻挡图案BM可以设置在导电图案FM的侧表面和底表面上并且至少部分地覆盖导电图案FM的侧表面和底表面。在实施例中，阻挡图案BM可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴和/或铂中的一种或更多种形成或者包括钛、钽、钨、镍、钴和/或铂中的一种或更多种。金属氮化物层可以由氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)和/或氮化铂(PtN)中的一种或更多种形成或者包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)和/或氮化铂(PtN)中的一种或更多种。

第一金属层M1可以设置在第三层间绝缘层130中。例如，第一金属层M1可以包括第一电力线M1_R1、第二电力线M1_R2、第三电力线M1_R3和下互连线M1_I。第一金属层M1的电力线和互连线M1_R1、M1_R2、M1_R3和M1_I可以在第二方向D2上彼此平行地延伸。

第一电力线M1_R1可以设置在第一逻辑单元SC1的第四边界BD4上。第三电力线M1_R3可以设置在第一逻辑单元SC1的第三边界BD3上。第一电力线M1_R1至第三电力线M1_R3可以在第二方向D2上彼此平行地延伸。第一器件区域DVR1可以设置在第一电力线M1_R1与第二电力线M1_R2之间。第二器件区域DVR2可以设置在第二电力线M1_R2与第三电力线M1_R3之间。

如先前参照图1所描述的，可以在第一器件区域DVR1上设置五个互连轨道。在这种情况下，可以在第一电力线M1_R1与第二电力线M1_R2之间设置最多五条下互连线M1_I。如先前参照图2所描描述的，可以在第二器件区域DVR2上设置三个互连轨道。在这种情况下，可以在第二电力线M1_R2与第三电力线M1_R3之间设置最多三条下互连线M1_I。

第一金属层M1的下互连线M1_I可以在第一方向D1上以第二节距布置。每条下互连线M1_I的线宽可以小于第一电力线至第三电力线M1_R1、M1_R2和M1_R3中的每条的线宽。

第一金属层M1还可以包括第一过孔VI1。第一过孔VI1可以分别设置在第一金属层M1的电力线和互连线M1_R1、M1_R2、M1_R3和M1_I下方。有源接触件AC和第一金属层M1的互连线可以通过第一过孔VI1彼此电连接。栅极接触件GC和第一金属层M1的互连线可以通过第一过孔VI1彼此电连接。

第一金属层M1的互连线和互连线下面的第一过孔VI1可以通过单独的工艺形成。例如，第一金属层M1的互连线和第一过孔VI1可以通过相应的单镶嵌工艺来独立地形成。可以使用亚20nm工艺来制造根据本实施例的半导体装置。

第二金属层M2可以设置在第四层间绝缘层140中。第二金属层M2可以包括多个上互连线M2_I。第二金属层M2的上互连线M2_I中的每条可以是在第一方向D1上延伸的线状或条状图案。换言之，上互连线M2_I可以在第一方向D1上彼此平行地延伸。

第二金属层M2还可以包括分别设置在上互连线M2_I下方的第二过孔VI2。第一金属层M1和第二金属层M2的互连线可以通过第二过孔VI2彼此电连接。第二金属层M2的互连线和互连线下面的第二过孔VI2可以通过双镶嵌工艺一起形成。

第一金属层M1的互连线可以由与第二金属层M2的互连线的导电材料相同或不同的导电材料形成或者包括与第二金属层M2的互连线的导电材料相同或不同的导电材料。例如，第一金属层M1和第二金属层M2的互连线可以由一种或更多种金属材料(例如，铜、钌、铝、钨、钼和/或钴)形成或者包括一种或更多种金属材料(例如，铜、钌、铝、钨、钼和/或钴)。尽管未示出，但是多个金属层(例如，第三金属层、第四金属层、第五金属层等)可以另外地堆叠在第四层间绝缘层140上。堆叠的金属层中的每个可以包括用作单元之间的布线路径的互连线。

返回参照图3，第二逻辑单元SC2和第三逻辑单元SC3中的每个可以仅由图5C、图5D、图5E和图5F中所示的第二器件区域DVR2构成。第四逻辑单元SC4和第五逻辑单元SC5中的每个可以仅由图5A、图5B、图5E和图5F中所示的第一器件区域DVR1构成。

根据发明构思的实施例，第一器件区域DVR1可以设置为具有相对大的有效栅极宽度(例如，图5F的表面TS1、BS1和SW1的长度之和)。相比之下，第二器件区域DVR2可以具有相对小的有效栅极宽度(例如，图5F的表面TS2和SW2的长度之和)。尽管第一器件区域DVR1可以以大体上高性能操作，但是它通常会具有较高的功耗特性。尽管第二器件区域DVR2可以以大体上低的功耗操作，但是其性能会低于期望的水平。根据发明构思的实施例，可以使用单独的第一器件区域DVR1和第二器件区域DVR2中的每个或其组合来形成逻辑单元，因此，可以能够实现针对每个逻辑单元优化的晶体管结构。

图6A至图11E是示出根据发明构思的实施例的制造半导体装置的方法的剖视图。详细地，图6A、图7A、图8A、图9A、图10A和图11A是对应于图4的线A-A'的剖视图。图8B、图9B、图10B和图11B是对应于图4的线B-B'的剖视图。图8C、图9C、图10C和图11C是对应于图4的线C-C'的剖视图。图6B、图7B、图8D、图9D、图10D和图11D是对应于图4的线D-D'的剖视图。图8E和图9E是对应于图4的线E-E'的剖视图。图6C、图7C、图10E和图11E是对应于图4的线F-F'的剖视图。

参照图6A至图6C，可以提供包括第一器件区域DVR1和第二器件区域DVR2的基底100。可以在基底100上形成彼此交替堆叠的第一半导体层SEL1和第二半导体层SEL2。第一半导体层SEL1和第二半导体层SEL2中的每个可以由硅(Si)、锗(Ge)和/或硅锗(SiGe)中的一种或更多种形成或者包括硅(Si)、锗(Ge)和/或硅锗(SiGe)中的一种或更多种，在实施例中，第一半导体层SEL1和第二半导体层SEL2的材料可以彼此不同。

第一半导体层SEL1可以由相对于第二半导体层SEL2具有蚀刻选择性的材料形成或者包括相对于第二半导体层SEL2具有蚀刻选择性的材料。例如，第一半导体层SEL1可以由硅锗(SiGe)形成或者包括硅锗(SiGe)，并且第二半导体层SEL2可以由硅(Si)形成或者包括硅(Si)。每个第一半导体层SEL1的锗浓度可以在从约10at％至约30at％的范围内。

可以在第一器件区域DVR1和第二器件区域DVR2中的每个上形成掩模图案。每个掩模图案可以是在第二方向D2上延伸的线状或条状图案。

可以通过使用掩模图案作为蚀刻掩模执行图案化工艺来形成限定第一有源图案AP1至第四有源图案AP4的沟槽TR。第一有源图案AP1和第二有源图案AP2可以形成在第一器件区域DVR1上。第三有源图案AP3和第四有源图案AP4可以形成在第二器件区域DVR2上。

可以分别在第一有源图案AP1至第四有源图案AP4上形成第一堆叠图案STP1至第四堆叠图案STP4。第一堆叠图案STP1至第四堆叠图案STP4中的每个可以包括彼此交替堆叠的第一半导体层SEL1和第二半导体层SEL2。可以在图案化工艺期间形成第一堆叠图案STP1至第四堆叠图案STP4以及第一有源图案AP1至第四有源图案AP4。

可以形成器件隔离层ST以至少部分地填充沟槽TR。详细地，可以在基底100上形成绝缘层位于第一有源图案AP1至第四有源图案AP4和第一堆叠图案STP1至第四堆叠图案STP4上并且至少部分地覆盖第一有源图案AP1至第四有源图案AP4和第一堆叠图案STP1至第四堆叠图案STP4。可以通过使绝缘层凹陷以暴露第一堆叠图案STP1至第四堆叠图案STP4来形成器件隔离层ST。

器件隔离层ST可以由一种或更多种绝缘材料(例如，氧化硅)形成或者包括一种或更多种绝缘材料(例如，氧化硅)。第一堆叠图案STP1至第四堆叠图案STP4可以位于器件隔离层ST上方并且可以暴露于器件隔离层ST的外部。换言之，第一堆叠图案STP1至第四堆叠图案STP4可以在器件隔离层ST上方竖直地(即，在第三方向D3上)突出。

参照图7A至图7C，可以在基底100上形成牺牲图案PP与第一堆叠图案STP1至第四堆叠图案STP4交叉。牺牲图案PP中的每个可以是在第一方向D1上延伸的线状或条状图案。牺牲图案PP可以在第二方向D2上以第一节距布置。

详细地，形成牺牲图案PP可以包括在基底100上形成牺牲层；在牺牲层上形成硬掩模图案MP；以及使用硬掩模图案MP作为蚀刻掩模来图案化牺牲层。例如，牺牲层可以由多晶硅形成或者包括多晶硅。

可以在每个牺牲图案PP的相对的两个侧表面上形成一对栅极间隔件GS。形成栅极间隔件GS可以包括在基底100上共形地形成栅极间隔件层并且各向异性地蚀刻栅极间隔件层。在实施例中，栅极间隔件GS可以是包括至少两个层的多层结构。

参照图8A至图8E，可以分别在第一堆叠图案STP1至第四堆叠图案STP4中形成第一凹部RS1至第四凹部RS4。在形成第一凹部RS1至第四凹部RS4期间，第一堆叠图案STP1至第四堆叠图案STP4之间的器件隔离层ST可以进一步凹陷(例如，见图8E)。

详细地，可以通过使用硬掩模图案MP和栅极间隔件GS作为蚀刻掩模蚀刻第一堆叠图案STP1至第四堆叠图案STP4来分别形成第一凹部RS1至第四凹部RS4。第一凹部RS1至第四凹部RS4中的每个可以形成在对应的成对的牺牲图案PP之间。

形成第二凹部RS2还可以包括在通过使第一半导体层SEL1凹陷而形成的空区域中形成内间隔件IP。详细地，可以水平地蚀刻由第二凹部RS2暴露的第一半导体层SEL1。可以通过用绝缘材料至少部分地填充通过水平地蚀刻第一半导体层SEL1而形成的空区域来形成内间隔件IP。

可以分别由第二半导体层SEL2形成在第一凹部RS1中的相邻的第一凹部RS1之间顺序地堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3。可以分别由第二半导体层SEL2形成在第二凹部RS2中的相邻的第二凹部RS2之间顺序地堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3。第一凹部RS1中的相邻的第一凹部RS1之间的第一半导体图案至第三半导体图案SP1、SP2和SP3可以构成第一沟道图案CH1。第二凹部RS2中的相邻第二凹部RS2之间的第一半导体图案至第三半导体图案SP1、SP2和SP3可以构成第二沟道图案CH2。

第三凹部RS3中的相邻的第三凹部RS3之间的第一半导体层SEL1和第二半导体层SEL2可以构成第三沟道图案CH3。第四凹部RS4中的相邻的第四凹部RS4之间的第一半导体层SEL1和第二半导体层SEL2可以构成第四沟道图案CH4。

参照图9A至图9E，可以分别在第一凹部RS1中形成第一源极/漏极图案SD1。详细地，可以通过使用第一凹部RS1的内表面作为种子层的第一SEG工艺来形成缓冲层BFL。可以使用通过第一凹部RS1暴露的第一半导体图案至第三半导体图案SP1、SP2和SP3以及基底100作为种子层来生长缓冲层BFL。作为示例，第一SEG工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。

缓冲层BFL可以包含其晶格常数大于基底100的半导体材料的晶格常数的半导体材料(例如，SiGe)。缓冲层BFL可以包含相对低浓度的锗(Ge)。在另一实施例中，缓冲层BFL可以仅包含硅(Si)，而不包含锗(Ge)。缓冲层BFL的锗浓度可以在从约0at％至约10at％的范围内。

可以对缓冲层BFL执行第二SEG工艺以形成主层MAL。主层MAL可以形成为完全填充第一凹部RS1。主层MAL可以包含相对高浓度的锗。在实施例中，主层MAL的锗浓度可以在从30at％至70at％的范围内。

在形成缓冲层BFL和主层MAL期间，可以用p型杂质(例如，硼、镓或铟)来原位掺杂第一源极/漏极图案SD1。可选地，在形成第一源极/漏极图案SD1之后，可以将杂质注入到第一源极/漏极图案SD1中。

可以分别在第二凹部RS2中形成第二源极/漏极图案SD2。详细地，可以通过执行使用第二凹部RS2的内表面作为种子层的第三SEG工艺来形成第二源极/漏极图案SD2。在实施例中，第二源极/漏极图案SD2可以由与基底100的半导体材料相同的半导体材料(例如，Si)形成或者包括与基底100的半导体材料相同的半导体材料(例如，Si)。

在形成第二源极/漏极图案SD2期间，可以用n型杂质(例如，磷、砷或锑)来原位掺杂第二源极/漏极图案SD2。可选地，在形成第二源极/漏极图案SD2之后，可以将杂质注入到第二源极/漏极图案SD2中。

可以分别在第三凹部RS3中形成第三源极/漏极图案SD3。在实施例中，可以与上述第一源极/漏极图案SD1同时地形成第三源极/漏极图案SD3。在另一实施例中，可以通过与上述第一源极/漏极图案SD1不同的工艺独立地形成第三源极/漏极图案SD3。

可以分别在第四凹部RS4中形成第四源极/漏极图案SD4。在实施例中，可以与上述第二源极/漏极图案SD2同时地形成第四源极/漏极图案SD4。在另一实施例中，可以通过与上述第二源极/漏极图案SD2不同的工艺独立地形成第四源极/漏极图案SD4。

可以形成第一层间绝缘层110以至少部分地覆盖第一源极/漏极图案SD1至第四源极/漏极图案SD4、硬掩模图案MP和栅极间隔件GS。在实施例中，第一层间绝缘层110可以包括氧化硅层。

可以使第一层间绝缘层110平坦化以暴露牺牲图案PP的顶表面。可以使用回蚀工艺或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化。可以在平坦化工艺期间去除全部的或基本上全部的硬掩模图案MP。因此，第一层间绝缘层110可以具有与牺牲图案PP的顶表面和栅极间隔件GS的顶表面共面的顶表面。

参照图10A至图10E，可以执行光刻工艺以选择性地使牺牲图案PP的区域开口。例如，可以选择性地使第一逻辑单元SC1的第三边界BD3和第四边界BD4上的牺牲图案PP的区域开口。可以选择性地蚀刻并去除牺牲图案PP的开口区域。可以通过用绝缘材料至少部分地填充通过去除牺牲图案PP而形成的空间来形成栅极切割图案CT。

在实施例中，可以选择性地去除暴露的牺牲图案PP。作为去除牺牲图案PP的结果，可以形成暴露第一沟道图案CH1至第四沟道图案CH4的外区域ORG(例如，见图10E)。牺牲图案PP的去除可以包括使用能够选择性地蚀刻多晶硅的蚀刻溶液来执行的湿蚀刻工艺。

可以选择性地去除第一器件区域DVR1上的第一半导体层SEL1以形成内区域IRG(例如，见图10E)。详细地，可以执行选择性蚀刻工艺以在第一器件区域DVR1上保留第一半导体图案至第三半导体图案SP1、SP2和SP3，并且仅去除第一半导体层SEL1。可以选择蚀刻工艺以对具有相对高的锗浓度的材料(例如，SiGe)具有高蚀刻速率。例如，可以选择蚀刻工艺以对锗浓度高于约10at％的硅锗层具有高蚀刻速率。

在实施例中，可以形成掩模层以至少部分地覆盖第二器件区域DVR2上的外区域ORG，并且可以选择性地去除在第一器件区域DVR1上暴露的第一半导体层SEL1。因此，第二器件区域DVR2上的第一半导体层SEL1可以不被去除，并且可以基本上保持完整。

由于从第一器件区域DVR1选择性地去除了第一半导体层SEL1，因此可以在第一有源图案AP1和第二有源图案AP2中的每个上仅保留堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3。作为去除第一半导体层SEL1的结果，可以分别形成第一内区域至第三内区域IRG1、IRG2和IRG3。

详细地，第一内区域IRG1可以形成在有源图案AP1或AP2与第一半导体图案SP1之间，第二内区域IRG2可以形成在第一半导体图案SP1与第二半导体图案SP2之间，并且第三内区域IRG3可以形成在第二半导体图案SP2与第三半导体图案SP3之间。

参照图11A至图11E，可以在暴露的第一沟道图案CH1至第四沟道图案CH4上共形地形成栅极绝缘层GI。例如，栅极绝缘层GI可以形成为直接至少部分地覆盖第一半导体图案SP1至第三半导体图案SP3中的每个的第一顶表面TS1、第一底表面BS1和相对的两个第一侧表面SW1。栅极绝缘层GI可以形成为直接至少部分地覆盖第三沟道图案CH3和第四沟道图案CH4中的每个的第二顶表面TS2和相对的两个第二侧表面SW2。

可以在栅极绝缘层GI上形成栅电极GE。第一器件区域DVR1上的栅电极GE可以包括分别形成在第一内区域至第三内区域IRG1、IRG2和IRG3中的第一部分至第三部分PO1、PO2和PO3以及形成在外区域ORG中的第四部分PO4。

栅电极GE可以凹陷以具有减小的高度。在使栅电极GE凹陷期间，第一栅极切割图案CT1和第二栅极切割图案CT2的上部可以略微凹陷。可以在凹陷的栅电极GE上形成栅极覆盖图案GP。

返回参照图5A至图5F，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括氧化硅层。可以形成有源接触件AC穿透第二层间绝缘层120和第一层间绝缘层110，并且有源接触件AC可以电连接到第一源极/漏极图案SD1至第四源极/漏极图案SD4。可以形成栅极接触件GC穿透第二层间绝缘层120和栅极覆盖图案GP并且分别电连接到栅电极GE。

形成有源接触件AC和栅极接触件GC中的每个可以包括形成阻挡图案BM并在阻挡图案BM上形成导电图案FM。阻挡图案BM可以共形地形成，并且可以包括金属层和金属氮化物层。导电图案FM可以由低电阻金属形成或者包括低电阻金属。

可以分别在第一逻辑单元SC1的第一边界BD1和第二边界BD2上形成一对分隔结构DB。分隔结构DB可以穿透第二层间绝缘层120和栅电极GE，并且可以延伸到有源图案AP1至AP4中。分隔结构DB可以由绝缘材料(例如，氧化硅或氮化硅)形成或者包括所述绝缘材料(例如，氧化硅或氮化硅)。

可以在有源接触件AC和栅极接触件GC上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层M1。详细地，可以在第三层间绝缘层130的下部中形成分别连接到有源接触件AC和栅极接触件GC的第一过孔VI1。可以在第三层间绝缘层130的上部中形成与第一过孔VI1接触的电力线和互连线M1_R1、M1_R2、M1_R3和M1_I。可以在第三层间绝缘层130上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层M2。

图12A至图12C是分别沿着图4的线C-C'、线D-D'和线F-F'截取的示出根据发明构思的实施例的半导体装置的剖视图。为了简明描述，先前参照图4和图5A至图5F描述的元件可以由相同的附图标记表示，而不重复其描述。

参照图4和图12A至图12C，第三沟道图案CH3可以是第三有源图案AP3的上部，并且可以由与第三有源图案AP3的半导体材料相同的半导体材料形成或者包括与第三有源图案AP3的半导体材料相同的半导体材料。换言之，第三沟道图案CH3和第三有源图案AP3可以连接以形成单个物体或整体物体，并且在它们之间可以没有界面。

第四沟道图案CH4可以是第四有源图案AP4的上部，并且可以由与第四有源图案AP4的半导体材料相同的半导体材料形成或者包括与第四有源图案AP4的半导体材料相同的半导体材料。换言之，第四沟道图案CH4和第四有源图案AP4可以连接以形成单个物体或整体物体，并且在它们之间可以没有界面。在实施例中，可以通过对体硅基底进行图案化的工艺与第三有源图案AP3和第四有源图案AP4同时地形成第三沟道图案CH3和第四沟道图案CH4。

在根据发明构思的实施例的半导体装置中，可以将具有优异性能特性的第一器件区域和具有低功耗特性的第二器件区域组合以构成混合逻辑单元。通过将第一器件区域和第二器件区域组合，可以能够实现具有高性能特性和低功耗特性二者的集成电路。

虽然已经具体示出和描述了发明构思的示例实施例，但是本领域普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。