半导体装置和其制造方法

技术领域

本公开係关于半导体领域，并且更确切地说，涉及一种具有高载流子浓度和高载流子迁移率的高电子迁移率晶体管(HEMT)和其制造方法。

背景技术

高电子迁移率晶体管(HEMT)是场效应晶体管。HEMT不同于金属氧化物半导体(MOS)晶体管，原因在于HEMT采用具有形成异质结的不同带隙的两种类型的材料，并且异质结的极化在沟道层中形成二维电子气体(2DEG)区以用于为载流子提供沟道。HEMT由于其极佳高频特性而引起大量关注。HEMT可在高频率下操作，这是因为HEMT的电流增益可比MOS晶体管好许多倍，并且因此可广泛地用于各种移动装置中。

为了实现可以具有更好的电流增益特性的HEMT，在HEMT的制造中采用不同材料的研究持续进行中。

发明内容

根据本公开的一些实施例，提供一种半导体装置，其包含：衬底；第一氮化物半导体层，其在所述衬底上方；半导体堆叠，其安置在所述第一氮化物半导体层上并与所述第一氮化物半导体层接触；以及第一电极，其与所述半导体堆叠接触。其中所述半导体堆叠包括第一层和第二层，并且所述第一层沿着a轴的晶格常数小于所述第二层。

根据本公开的一些实施例，提供一种半导体装置，其包含：衬底；第一氮化物半导体层，其安置在所述衬底上方；半导体堆叠，其安置在所述沟道层上；以及第一电极，其与所述半导体堆叠接触。其中所述半导体堆叠包括第二氮化物半导体层和第三氮化物半导体层，并且所述第二氮化物半导体层的带隙不同于所述第三氮化物半导体层的带隙。

根据本公开的一些实施例，提供一种用于制造半导体装置的方法。所述方法包括：提供具有衬底和在所述衬底上方的沟道层的半导体结构；在所述沟道层上提供第一氮化物半导体层；在所述第一氮化物半导体层上方提供第二氮化物半导体层；以及提供与所述第二氮化物半导体层接触的电极。其中所述第一氮化物半导体层包括Al

附图说明

当结合附图阅读时，易于根据以下详细描述理解本公开的各方面。应注意，各种特征可能并不按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。

图1说明根据本公开的一些实施例的半导体装置的横截面图；

图2说明根据本公开的一些实施例的半导体装置的横截面图；

图3说明根据本公开的一些实施例的半导体装置的横截面图；

图4A说明根据本公开的一些实施例的半导体堆叠和电极与沟道层之间的结构关系；

图4B说明根据本公开的一些实施例的半导体堆叠和电极与沟道层之间的结构关系；

图4C说明根据本公开的一些实施例的半导体堆叠和电极与沟道层之间的结构关系；

图4D说明根据本公开的一些实施例的半导体堆叠和电极与沟道层之间的结构关系；

图4E说明根据本公开的一些实施例的半导体堆叠和电极与沟道层之间的结构关系；

图4F说明根据本公开的一些实施例的势垒层和电极与沟道层之间的结构关系；

图5A、5B、5C、5D、5E、5F、5G和5H说明根据本公开的一些实施例的用于制造半导体装置的操作；

图6A、6B、6C、6D、6E、6F、6G和6H说明根据本公开的一些实施例的用于制造半导体装置的操作。

具体实施方式

下文详细论述本公开的实施例。然而，应了解，本公开提供了可体现在广泛多种特定上下文中的许多适用的概念。应了解，以下公开内容提供许多不同实施例或实例以用于实施所提供主题的不同特征。下文描述组件和布置的特定实例。当然，这些只是实例且并不意欲为限制性的。

使用特定语言描述如图式中所说明的以下实施例或实例。然而，应了解，所论述的特定实施例仅仅是说明性的并且不限制本公开的范围。另外，所属领域的一般技术人应了解，对所公开实施例以及本文中所公开的原理的任何其它应用的任何改变及/或修改都涵盖在本公开的范围内。

此外，本公开可在各种实例中重复参考标号和/或字母。这种重复是出于简化和清楚的目的且本身并不规定所论述的各种实施例和/或配置之间的关系。

氮化镓(GaN)预期为下一代功率半导体装置的关键材料，其具有较高击穿强度、较快开关速度、较高热导率、较低导通电阻(R

对于RF装置中的GaN HEMT，较高电流增益特性是优选的。近年来，InAlN基GaNHEMT由于其较高载流子浓度引起高电流密度而变得越来越流行，尤其是在RF装置中。在InAlN基GaN HEMT的InAlN/GaN异质结中，可以诱导较高量子阱极化电荷，这可减小沟道电阻并产生较高HEMT驱动电流。另外，InAlN在氮化物体系中具有最宽带隙范围，这可有利于对装置沟道的载流子约束。

相比于AlGaN基GaN HEMT，InAlN基GaN HEMT具有将近三倍高的载流子浓度。2001年提出了包含In

因此，需要开发具有较高载流子浓度同时不牺牲载流子迁移率的InAlN基GaNHEMT。

图1说明根据本公开的一些实施例的半导体装置的横截面图。图1中所展示的HEMT100可以是增强型(E型)HEMT。HEMT 100可包含衬底10、晶种层12、缓冲层14、电子阻挡层(EBL)16、沟道层18、势垒层20A、钝化层22和24、半导体栅极26和安置在半导体栅极26上的栅极导体28。半导体栅极26和栅极导体28可形成HEMT100的栅极。

HEMT 100进一步包含与势垒层20A接触的电极30和32。在电极30与势垒层20A之间可形成欧姆接触。在电极32与势垒层20A之间可形成欧姆接触。HEMT 100进一步包含与栅极导体28接触的电极34。电极30和32可形成HEMT 100的源极/漏极电极。

衬底10可包含(例如但不限于)硅(Si)、掺杂Si、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)或其它半导体材料。衬底10可包含(例如但不限于)蓝宝石、绝缘体上硅(SOI)或其它合适的材料。衬底10可包含硅材料。衬底10可以是硅衬底。

晶种层12安置在衬底10上。晶种层12可有助于补偿衬底10与电子阻挡层16之间的晶格结构的失配。晶种层12包含多个层。晶种层12包含在不同温度下形成的相同材料。晶种层12包含晶格结构的逐步变化。晶种层12包含晶格结构的连续变化。晶种层12是通过使晶种层在衬底10上外延生长而形成的。

晶种层12可掺杂有碳。在一些实施例中，碳掺杂剂的浓度在约2×10

如图1中所说明，HEMT 100包含形成在晶种层12上的缓冲层14。缓冲层14可包含GaN、AlGaN或氮化铝(AlN)并提供从非GaN衬底到GaN基有源结构的界面。缓冲层14降低有源装置层中的缺陷浓度。

电子阻挡层16可安置在缓冲层14上。电子阻挡层16可包含III-V族层。电子阻挡层16可包含(例如但不限于)III族氮化物。电子阻挡层16可包含化合物Al

沟道层18可安置在电子阻挡层16上。沟道层18可包含III-V族层。沟道层18可包含(例如但不限于)III族氮化物。沟道层18可包含化合物Al

势垒层20A可安置在沟道层18上。势垒层20A可具有比沟道层18的带隙大的带隙。异质结可形成在势垒层20A与沟道18之间。不同氮化物的异质结的极化在沟道层18中形成二维电子气体(2DEG)区。2DEG区通常形成在具有较低带隙的层(例如，GaN)中。

势垒层20A可包含多个层。势垒层20A可以是半导体堆叠。势垒层20A可以是包含层20a1和层20a2的半导体堆叠。HEMT 100的势垒层可以是包含多于两个层的半导体堆叠。

层20a1可包含III-V族层。层20a1可包含(例如但不限于)III族氮化物。层20a1可包含化合物Al

层20a2可包含III-V族层。层20a2可包含(例如但不限于)III族氮化物。层20a2可包含化合物In

层20a1的带隙可根据层20a1的材料的浓度而改变。层20a2的带隙可根据层20a2的材料的浓度而改变。层20a1可具有与层20a2的带隙基本上相同的带隙。层20a1可具有与层20a2的带隙不同的带隙。层20a1可具有比层20a2的带隙大的带隙。层20a2可具有比层20a1的带隙大的带隙。

层20a1可与沟道层18直接接触。层20a2可与电极30和32直接接触。

层20a1的材料可具有比层20a2的生长温度高的生长温度。在较高温度下生长的层20a1的材料可具有良好晶体质量。在较高温度下生长的层20a1的材料可具有高载流子迁移率。

层20a2可在较低温度下生长。层20a2的材料使得氧化物不趋向于在层20a2上产生。因此，可从HEMT 100的制造中去除例如钝化处理等额外步骤，并且可预期较低制造成本。相比于层20a1的能带隙，层20a2可具有相对低的能带隙，并且因此，电极30和32将更易于形成在层20a2上。在较低温度下生长的层20a2可具有相对粗糙的上表面20s1。层20a2的相对粗糙的上表面20s1可促进电极30和32的形成。

层20a1可具有在0.5到20纳米(nm)的范围内的厚度。层20a2可具有在0.5到25nm的范围内的厚度。

层20a1的晶格常数可不同于层20a2的晶格常数。层20a1沿着a轴的晶格常数可不同于层20a2沿着a轴的晶格常数。层20a1沿着a轴的晶格常数小于层20a2沿着a轴的晶格常数。

层20a1沿着a轴的晶格常数在大约

电极30和32可与势垒层20A接触。电极30和32与层20a2接触。电极30和32各自包含嵌入钝化层22中的部分。电极30和32各自包含嵌入钝化层24中的部分。电极30和32可包含(例如但不限于)钛(Ti)、铝(Al)、镍(Ni)、金(Au)、钯(Pd)或其任何组合或合金。

半导体栅极26可安置在势垒层20A上。半导体栅极26可与层20a2接触。半导体栅极26可包含III-V族层。半导体栅极26可包含(例如但不限于)III族氮化物。半导体栅极26可包含化合物Al

栅极导体28可与半导体栅极26接触。栅极导体28可与电极34接触。栅极导体28可由钝化层22覆盖。栅极导体28可由钝化层22包围。栅极导体28可包含(例如但不限于)钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)和其化合物(例如但不限于，氮化钛(TiN)、氮化钽(TaN)、其它导电氮化物或导电氧化物)、金属合金(例如铝铜合金(Al-Cu))或其它合适的材料。

钝化层22可包含(例如但不限于)氧化物和/或氮化物，例如氮化硅(SiN)和/或氧化硅(SiO

电极34可与栅极导体28接触。电极34可包含嵌入钝化层22内的部分。电极34可包含由钝化层22包围的部分。电极34可包含与电极30和32的材料类似的材料。

图2说明根据本公开的一些实施例的半导体装置的横截面图。图2展示HEMT 200。图2中所展示的HEMT 200可以是增强型(E型)HEMT。

HEMT 200具有与图1中所展示的HEMT 100的结构类似的结构，不同之处在于HEMT200的势垒层20A'包含沟槽20t，并且钝化层22'具有与HEMT 100的钝化层22不同的轮廓。沟槽20t还可被称作开口或凹槽。

势垒层20A'包含层20a1和安置在层20a1上的层20a2'。参考图2，沟槽20t可由层20a2'的侧壁20w1和20w2限定。沟槽20t可暴露层20a1的一部分。沟槽20t可暴露层20a1的表面20s2。

半导体栅极26可安置在沟槽20t内。半导体栅极26可与层20a1接触。半导体栅极26可与层20a1的表面20s2接触。半导体栅极26可与侧壁20w1间隔开。半导体栅极26可与侧壁20w2间隔开。

参考图2，层20a2'可安置在电极30与沟道层18之间。层20a2'可安置在电极32与沟道层18之间。层20a2'不安置在半导体栅极26与沟道层18之间。

层20a1可包含(例如但不限于)III族氮化物，例如化合物Al

层20a2'可包含(例如但不限于)III族氮化物。层20a2'可包含化合物In

在较高温度下生长的层20a1的材料可具有良好晶体质量。在较高温度下生长的层20a1可具有相对光滑的上表面20s2。半导体栅极26可与相对光滑的上表面20s2直接接触。相对光滑的上表面20s2可促进半导体栅极26的形成。在较高温度下生长的层20a1的材料可具有高载流子迁移率。

相比于层20a1的能带隙，层20a2'可具有相对低的能带隙，并且因此，电极30和32将更易于形成在层20a2'上。另外，在较低温度下生长的层20a2'可具有相对粗糙的上表面20s1'。相对粗糙的上表面20s1'有利於电极30和32的形成。

图3说明根据本公开的一些实施例的半导体装置的横截面图。图3展示HEMT 300。图3中所展示的HEMT 300可以是耗尽型(D型)HEMT。

HEMT 300具有与图1中所展示的HEMT 100的结构类似的结构，不同之处在于HEMT300不包含半导体栅极26，并且钝化层22”具有与HEMT 100的钝化层22不同的轮廓。参考图3，HEMT 300包含安置在势垒层20A上的栅极导体28'。栅极导体28'可与势垒层20A直接接触。栅极导体28'可与层20a2直接接触。

栅极导体28'可由钝化层22”覆盖。栅极导体28'可由钝化层22”包围。栅极导体28'可嵌入钝化层22”中。

图4A说明根据本公开的一些实施例的半导体堆叠和电极与沟道层之间的结构关系。图4A展示势垒层20A(即，半导体堆叠)和电极30与沟道层18之间的结构关系。势垒层20A安置在电极30与沟道层18之间。势垒层20A被电极30和沟道层18夹在中间。2DEG区19可形成在沟道层18中以用于为载流子提供沟道。

图4A中所展示的势垒层20A可应用于图1的HEMT 100。图4A中所展示的势垒层20A可应用于图2的HEMT 200。图4A中所展示的势垒层20A可应用于图3的HEMT300。

势垒层20A包含层20a1和安置在层20a1上的层20a2。层20a1可包含化合物Al

层20a1可具有在0.5到20纳米(nm)的范围内的厚度。层20a2可具有在0.5到25nm的范围内的厚度。

层20a1的晶格常数可不同于层20a2的晶格常数。层20a1沿着a轴的晶格常数可不同于层20a2沿着a轴的晶格常数。层20a1沿着a轴的晶格常数小于层20a2沿着a轴的晶格常数。

层20a1沿着a轴的晶格常数在大约

图4B说明根据本公开的一些实施例的半导体堆叠和电极与沟道层之间的结构关系。图4B展示势垒层20B(即，半导体堆叠)和电极30与沟道层18之间的结构关系。势垒层20B安置在电极30与沟道层18之间。势垒层20B被电极30和沟道层18夹在中间。2DEG区19可形成在沟道层18中以用于为载流子提供沟道。

图4B中所展示的势垒层20B可应用于图1的HEMT 100。图4B中所展示的势垒层20B可应用于图2的HEMT 200。图4B中所展示的势垒层20B可应用于图3的HEMT300。

势垒层20B包含层20b1和安置在层20b1上的层20b2。层20b1可包含化合物In

层20b1可具有在0.5到25nm的范围内的厚度。层20b2可具有在0.5到20纳米(nm)的范围内的厚度。

层20b1的晶格常数可不同于层20b2的晶格常数。层20b1沿着a轴的晶格常数可不同于层20b2沿着a轴的晶格常数。层20b1沿着a轴的晶格常数大于层20b2沿着a轴的晶格常数。

层20b1沿着a轴的晶格常数在大约

参考图4B，层20b1可与沟道层18直接接触。层20b2可与电极30直接接触。由于层20b2的材料，层20b2的生长温度可大于层20b1的生长温度。因此，层20b1的一些材料可在层20b2的形成期间沉淀在层20b1中。举例来说，铟簇(indium cluster)可在层20b2的形成期间沉淀在层20b1中。在层20b1中产生的铟簇可能不利地影响所产生的HEMT的性能或可靠性。

如果层20b2的生长温度较低，那么可防止铟簇沉淀。然而，较低生长温度会不利地影响层20b2的晶体，并且因此使所产生的HEMT的载流子迁移率降级。

图4C说明根据本公开的一些实施例的半导体堆叠和电极与沟道层之间的结构关系。图4C展示势垒层20C(即，半导体堆叠)和电极30与沟道层18之间的结构关系。势垒层20C安置在电极30与沟道层18之间。势垒层20C被电极30和沟道层18夹在中间。2DEG区19可形成在沟道层18中以用于为载流子提供沟道。

图4C中所展示的势垒层20C可应用于图1的HEMT 100。图4C中所展示的势垒层20C可应用于图2的HEMT 200。图4C中所展示的势垒层20C可应用于图3的HEMT300。

势垒层20C包含层20c1、20c2、20c3和20c4。层20c2可安置在层20c1上并与所述层接触。层20c3可安置在层20c2上并与所述层接触。层20c4可安置在层20c3上并与所述层接触。

层20c1可包含化合物Al

层20c1可具有在0.5到20纳米(nm)的范围内的厚度。层20c3可具有在0.5到25nm的范围内的厚度。层20c2可具有在0到3nm的范围内的厚度。层20c4可具有在0到3nm的范围内的厚度。层20c2的厚度可与层20c4的厚度基本上相同。层20c2的厚度可不同于层20c4的厚度。

层20c1的晶格常数可不同于层20c3的晶格常数。层20c1沿着a轴的晶格常数可不同于层20c3沿着a轴的晶格常数。层20c1沿着a轴的晶格常数小于层20c3沿着a轴的晶格常数。

层20c1沿着a轴的晶格常数在大约

层20c2沿着a轴的晶格常数可不同于层20c1的晶格常数。层20c2沿着a轴的晶格常数可不同于层20c3的晶格常数。层20c2沿着a轴的晶格常数可为大约

层20c4沿着a轴的晶格常数可不同于层20c1的晶格常数。层20c4沿着a轴的晶格常数可不同于层20c3的晶格常数。层20c4沿着a轴的晶格常数可为大约

层20c2可补偿层20c3的底部表面的缺陷。层20c4可补偿层20c3的上表面的缺陷。然而，由于层20c4的材料的特性，将电极30安置在层20c4上可能相对困难。此外，在HEMT制造期间可能需要例如钝化处理等额外步骤，这是因为例如Ga

此外，电子的沟道可形成在层20c1与20c2的界面之间，这是因为层20c2的能带隙可低于层20c1的能带隙。因此，电流泄漏可能在层20c1与20c2的界面之间发生。电流泄漏可能不利地影响所产生的HEMT的性能或可靠性。

同样，电子的沟道可形成在层20c2与20c3的界面之间，这是因为层20c2的能带隙可低于层20c3的能带隙。因此，电流泄漏可能在层20c2与20c3的界面之间发生。电流泄漏可能不利地影响所产生的HEMT的性能或可靠性。

类似地，电子的沟道可形成在层20c3与20c4的界面之间，这是因为层20c4的能带隙可低于层20c3的能带隙。因此，电流泄漏可能在层20c3与20c4的界面之间发生。电流泄漏可能不利地影响所产生的HEMT的性能或可靠性。

图4D说明根据本公开的一些实施例的半导体堆叠和电极与沟道层之间的结构关系。图4D展示势垒层20D(即，半导体堆叠)和电极30与沟道层18之间的结构关系。势垒层20D安置在电极30与沟道层18之间。势垒层20D被电极30和沟道层18夹在中间。2DEG区19可形成在沟道层18中以用于为载流子提供沟道。

图4D中所展示的势垒层20D可应用于图1的HEMT 100。图4D中所展示的势垒层20D可应用于图2的HEMT 200。图4D中所展示的势垒层20D可应用于图3的HEMT300。

势垒层20D包含层20d1、20d2和20d3。层20d2可安置在层20d1上并与所述层接触。层20d3可安置在层20d2上并与所述层接触。

层20d1可包含化合物Al

层20d1可具有在0.5到20纳米(nm)的范围内的厚度。层20d2可具有在0到3nm的范围内的厚度。层20d3可具有在0.5到25nm的范围内的厚度。

层20d1的晶格常数可不同于层20d3的晶格常数。层20d1沿着a轴的晶格常数可不同于层20d3沿着a轴的晶格常数。层20d1沿着a轴的晶格常数小于层20d3沿着a轴的晶格常数。

层20d1沿着a轴的晶格常数在大约

层20d2沿着a轴的晶格常数可不同于层20d1的晶格常数。层20d2沿着a轴的晶格常数可不同于层20d3的晶格常数。层20d2沿着a轴的晶格常数可为大约

电子的沟道可形成在层20d1与20d2的界面之间，这是因为层20d2的能带隙可低于层20d1的能带隙。因此，电流泄漏可能在层20d1与20d2的界面之间发生。电流泄漏可能不利地影响所产生的HEMT的性能或可靠性。

同样，电子的沟道可形成在层20d2与20d3的界面之间，这是因为层20d2的能带隙可低于层20d3的能带隙。因此，电流泄漏可能在层20d2与20d3的界面之间发生。电流泄漏可能不利地影响所产生的HEMT的性能或可靠性。

图4E说明根据本公开的一些实施例的半导体堆叠和电极与沟道层之间的结构关系。图4E展示势垒层20E(即，半导体堆叠)和电极30与沟道层18之间的结构关系。势垒层20E安置在电极30与沟道层18之间。势垒层20E被电极30和沟道层18夹在中间。2DEG区19可形成在沟道层18中以用于为载流子提供沟道。

图4E中所展示的势垒层20E可应用于图1的HEMT 100。图4E中所展示的势垒层20E可应用于图2的HEMT 200。图4E中所展示的势垒层20E可应用于图3的HEMT 300。

势垒层20E包含层20e1、20e2和20e3。层20e2可安置在层20e1上并与所述层接触。层20e3可安置在层20e2上并与所述层接触。

层20e1可包含化合物Al

层20e1可具有在0.5到20纳米(nm)的范围内的厚度。层20e2可具有在0到3nm的范围内的厚度。层20e3可具有在0.5到25nm的范围内的厚度。层20e2可在HEMT的制造期间用作蚀刻终止层。

层20e1的晶格常数可不同于层20e3的晶格常数。层20e1沿着a轴的晶格常数可不同于层20e3沿着a轴的晶格常数。层20e1沿着a轴的晶格常数小于层20e3沿着a轴的晶格常数。

层20e1沿着a轴的晶格常数在大约

层20e2沿着a轴的晶格常数可不同于层20e1的晶格常数。层20e2沿着a轴的晶格常数可不同于层20e3的晶格常数。层20e2沿着a轴的晶格常数可为大约

图4F说明根据本公开的一些实施例的势垒层和电极与沟道层之间的结构关系。图4F展示势垒层20F和电极30与沟道层18之间的结构关系。势垒层20F安置在电极30与沟道层18之间。势垒层20F被电极30和沟道层18夹在中间。2DEG区19可形成在沟道层18中以用于为载流子提供沟道。

势垒层20F可包含化合物In

然而，与沟道层18直接接触的势垒层20F可能具有一些缺点。在形成沟道层18和势垒层20F时，用于数种不同材料的前体(例如用于Al、Ga、In和N的前体)可共同存在于炉内。炉内用于不同材料的前体可能污染沟道层18或势垒层20F，并且因此，所产生的HEMT的性能或可靠性可能受到不利影响。

图4F提出使用包括In

此外，与沟道层18(其包含例如GaN)直接接触的包括In

图5A、5B、5C、5D、5E、5F、5G和5H说明根据本公开的一些实施例的用于制造半导体装置的操作。可执行图5A、5B、5C、5D、5E、5F、5G和5H中所展示的操作以产生图1中所展示的HEMT 100。

参考图5A，提供衬底10。衬底10可包含硅材料或蓝宝石。接着，晶种层12形成在衬底10上，缓冲层14形成在晶种层12上，并且电子阻挡层16形成在缓冲层14上。沟道层18形成在电子阻挡层16上，并且接着，势垒层20A形成在沟道层18上。势垒层20A包含层20a1和安置在层20a1上的层20a2。接着，半导体栅极材料层26'形成在势垒层20A上。

衬底10可包含如根据图1的HEMT 100所论述的材料。晶种层12可包含如根据图1的HEMT 100所论述的材料。缓冲层14可包含如根据图1的HEMT 100所论述的材料。电子阻挡层16可包含如根据图1的HEMT 100所论述的材料。

沟道层18、层20a1和层20a2可包含如根据图1的HEMT 100所论述的材料。半导体栅极材料层26'可包含如根据图1的HEMT 100的半导体栅极26所论述的材料。

沟道层18可包含GaN，层20a1可包含AlGaN，层20a2可包含InAlN，并且半导体栅极材料层26'可包含GaN。沟道层18、势垒层20A和/或半导体栅极材料层26'可通过化学气相沉积(CVD)、物理气相沉积(PVD)、外延生长或其它合适的沉积工艺形成。

参考图5B，栅极导体材料层28'形成在半导体栅极材料层26'上，并且掩模层40形成在栅极导体材料层28'上。在一些实施例中，可通过PVD、CVD和/或其它合适的工艺来沉积一或多个层材料以形成栅极导体材料层28'。栅极导体材料层28'可通过在半导体栅极材料层26'上溅镀或蒸发金属材料而形成。

参考图5C，可对掩模层40和栅极导体材料层28'执行图案化工艺以形成栅极导体28。图案化掩模层40'可首先形成在栅极导体材料层28'上方，并且接着可去除栅极导体材料层28'的未被图案化掩模层40'覆盖的部分。栅极导体材料层28'可通过干式蚀刻而图案化。栅极导体材料层28'可通过湿式蚀刻而图案化。在栅极导体材料层28'上进行的蚀刻工艺可在半导体栅极材料层26'的顶部表面上终止。在栅极导体材料层28'上进行的蚀刻工艺可持续，直到半导体栅极材料层26'的顶部表面暴露为止。

参考图5D，间隔物42a和42b邻近于图案化掩模层40'和栅极导体28而形成。接着，去除半导体栅极材料层26'的未被间隔物42a和42b以及栅极导体28覆盖的部分以形成半导体栅极26。

半导体栅极材料层26'可通过干式蚀刻而图案化。半导体栅极材料层26'可通过湿式蚀刻而图案化。在半导体栅极材料层26'上进行的刻蚀工艺可在势垒层20的顶部表面上终止。在半导体栅极材料层26'上进行的刻蚀工艺可持续，直到势垒层20的顶部表面暴露为止。

参考图5E，去除间隔物42a和42b，并且还去除图案化掩模层40'。接着，安置钝化层22以覆盖势垒层20A、半导体栅极26和栅极导体28。钝化层22可共形地形成在势垒层20A、半导体栅极26和栅极导体28上方。钝化层22可包含(例如但不限于)氧化物和/或氮化物，例如氮化硅(SiN)和/或氧化硅(SiO

参考图5F，可形成导体30a和32a。导体30a可形成为与势垒层20A接触。导体32a可形成为与势垒层20A接触。导体30a可形成为与层20a2接触。导体32a可形成为与层20a2接触。导体30a的一部分可由钝化层22包围。导体32a的一部分可由钝化层22包围。

导体30a和32a可使用例如但不限于锡焊、焊接、压接、沉积或电镀的技术来形成。导体30a和32a可包含(例如但不限于)钛(Ti)、铝(Al)、镍(Ni)、金(Au)、钯(Pd)或其任何组合或合金。

参考图5G，形成钝化层24。钝化层24安置在导体30a和32a以及钝化层22上方并覆盖所述导体和所述钝化层。钝化层24可包含(例如但不限于)氧化物和/或氮化物，例如氮化硅(SiN)和/或氧化硅(SiO2)。钝化层24可包含通过非等离子体薄膜形成工艺形成的氮化硅和/或氧化硅。钝化层24可包含与钝化层22的材料类似的材料。钝化层24可包含与钝化层22的材料相同的材料。钝化层24可包含与钝化层22的材料不同的材料。

参考图5H，可形成导体30b和32b以及电极34。导体30b形成在导体30a上方并与所述导体接触。导体30a和30b形成电极30。导体32b形成在导体32a上方并与所述导体接触。导体32a和32b形成电极32。电极30、32和34由钝化层24暴露。电极30、32和34未被钝化层24覆盖。

图6A、6B、6C、6D、6E、6F、6G和6H说明根据本公开的一些实施例的用于制造半导体装置的操作。可执行图6A、6B、6C、6D、6E、6F、6G和6H中所展示的操作以产生图2中所展示的HEMT 200。

参考图6A，提供衬底10。衬底10可包含硅材料或蓝宝石。接着，晶种层12形成在衬底10上，缓冲层14形成在晶种层12上，并且电子阻挡层16形成在缓冲层14上。沟道层18形成在电子阻挡层16上，并且接着，层20a1形成在沟道层18上。接着，半导体栅极材料层26'形成在层20a1上。

衬底10可包含如根据图1的HEMT 100所论述的材料。晶种层12可包含如根据图1的HEMT 100所论述的材料。缓冲层14可包含如根据图1的HEMT 100所论述的材料。电子阻挡层16可包含如根据图1的HEMT 100所论述的材料。

沟道层18和层20a1可包含如根据图1的HEMT 100所论述的材料。半导体栅极材料层26'可包含如根据图1的HEMT 100的半导体栅极26所论述的材料。

在一些实施例中，沟道层18的材料可包含GaN，层20a1的材料可包含AlGaN，并且半导体栅极材料层26'的材料可包含GaN。沟道层18、层20a1和/或半导体栅极材料层26'可通过化学气相沉积(CVD)、物理气相沉积(PVD)、外延生长或其它合适的沉积工艺形成。

参考图6B，栅极导体材料层28'形成在半导体栅极材料层26'上，并且掩模层40形成在栅极导体材料层28'上。在一些实施例中，可通过PVD、CVD和/或其它合适的工艺来沉积一或多个层材料以形成栅极导体材料层28'。栅极导体材料层28'可通过在半导体栅极材料层26'上溅镀或蒸发金属材料而形成。

参考图6C，可对掩模层40和栅极导体材料层28'执行图案化工艺以形成栅极导体28。图案化掩模层40'可首先形成在栅极导体材料层28'上方，并且接着可去除栅极导体材料层28'的未被图案化掩模层40'覆盖的部分。栅极导体材料层28'可通过干式蚀刻而图案化。栅极导体材料层28'可通过湿式蚀刻而图案化。在栅极导体材料层28'上进行的蚀刻工艺可在半导体栅极材料层26'的顶部表面上终止。在栅极导体材料层28'上进行的蚀刻工艺可持续，直到半导体栅极材料层26'的顶部表面暴露为止。

参考图6D，间隔物42a和42b邻近于图案化掩模层40'和栅极导体28而形成。接着，去除半导体栅极材料层26'的未被间隔物42a和42b以及栅极导体28覆盖的部分以形成半导体栅极26。

半导体栅极材料层26'可通过干式蚀刻而图案化。半导体栅极材料层26'可通过湿式蚀刻而图案化。在半导体栅极材料层26'上进行的刻蚀工艺可在层20a1的顶部表面上终止。在半导体栅极材料层26'上进行的刻蚀工艺可持续，直到层20a1的顶部表面暴露为止。

参考图6E，去除间隔物42a和42b，并且还去除图案化掩模层40'。接着，安置掩模层44以覆盖半导体栅极26和栅极导体28。掩模层44可共形地形成在半导体栅极26和栅极导体28上方。掩模层44可暴露层20a1的表面20s3。

参考图6F，层20a2'形成在层20a1的表面20s3上。层20a2'可包含与图1的HEMT100的层20a2的材料类似或相同的材料。层20a2'可通过化学气相沉积(CVD)、物理气相沉积(PVD)、外延生长或其它合适的沉积工艺形成。层20a1和层20a2'可被称作半导体堆叠。层20a1和层20a2'可被称作势垒层20A'。

参考图6G，去除掩模层44，并且接着安置钝化层22以覆盖势垒层20A、半导体栅极26和栅极导体28。钝化层22可共形地形成在势垒层20A、半导体栅极26和栅极导体28上方。钝化层22可包含(例如但不限于)氧化物和/或氮化物，例如氮化硅(SiN)和/或氧化硅(SiO

参考图6H，电极30和32形成为与层20a2'接触，并且电极34形成为与栅极导体28接触。钝化层24形成为覆盖电极30、32和34中的每一个的一部分。钝化层24暴露电极30、32和34中的每一个的一部分。

HEMT 300可通过与图5A、5B、5C、5D、5E、5F、5G和5H中所展示的操作类似的操作而形成，不同之处在于在图5A、5B、5C、5D、5E、5F、5G和5H中所展示的操作期间省略半导体栅极材料层26'。

如本文中所使用，为易于描述，本文中可使用空间相对术语，例如“之下”、“下方”、“下部”、“上方”、“上部”、“下部”、“左”、“右”等等来描述如附图中所说明的一个元件或特征与另一元件或特征的关系。除附图中所描绘的定向以外，空间相对术语意图涵盖装置在使用或操作中的不同定向。设备可以按其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词因此可以同样地进行解释。应理解，当元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到另一元件，或可存在介入元件。

如本文中所使用，术语“近似”、“基本上”、“大体”和“约”用于描述和考虑小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。在本文中，范围可表达为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包含端点。术语“基本上共面”可指在数微米(μm)内沿着同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面定位的两个表面。当参考“基本上”相同的数值或特性时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。

前文概述本公开的若干实施例及细节方面的特征。本公开中所描述的实施例可易于用作设计或修改用于执行本文引入的实施例的相同或类似目的和/或实现相同或类似优势的其它工艺和结构的基础。此类等效构造不脱离本公开的精神和范围，并且可在不脱离本公开的精神和范围的情况下作出各种改变、替代和变化。