三维存储器件及其制作方法

技术领域

本申请涉及半导体技术领域，具体涉及三维(3D)存储器件及其制作方法。

背景技术

NAND存储器是一种不需要电力来保持所存储的数据的非易失型存储器。对消费电子品、云计算和大数据的不断增长的需求带来了对具有更大容量和更高性能的NAND存储器的持续需求。常规的二维(2D)NAND存储器接近了其物理极限，现在三维(3D)NAND存储器正在发挥重要作用。3D NAND存储器使用在单个管芯上的多个堆叠层来实现更高的密度、更高的容量、更快的性能、更低的功耗以及更好的成本效率。

3D NAND结构构建在存储器管芯的衬底上。3D NAND结构包括多个存储平面，每一存储平面包括多个存储块，并且每一存储块包括很大数量的NAND存储单元。存储平面是存储器管芯的有效区域。希望增大存储器管芯的有效区域，或者提高用于存储平面的管芯区域的百分比。

所公开的器件和方法涉及解决上文阐述的一个或多个问题以及其他问题。

发明内容

在本公开的一个方面当中，一种3D NAND存储器件包括衬底、核心区、隔离区、层堆叠体、沟道结构和隔离结构。核心区和隔离区布置在衬底之上。每一核心区被隔离区中的一个或多个隔离区包围。层堆叠体形成于衬底之上的每一核心区中并且包括相互交替堆叠的第一电介质层和导体层。沟道结构被形成为在衬底之上穿过该层堆叠体。隔离结构在衬底之上形成于隔离区中的一个或多个隔离区的至少部分当中。隔离结构包括相互交替堆叠的第二电介质层和第三电介质层。

在本公开的另一个方面当中，一种用于3D NAND存储器件的制作方法包括：提供用于该3D存储器件的衬底；在衬底之上布置核心区和隔离区；在每一核心区中形成包括第一电介质层和第二电介质层的层堆叠体；在衬底之上形成穿过该层堆叠体的沟道结构；部分地蚀刻第一电介质层，从而在隔离区中的一个或多个隔离区的至少部分当中形成隔离结构；以及利用导电材料填充通过部分地蚀刻第一电介质层留下的腔体，来形成导体层。每一核心区被隔离区中的一个或多个隔离区包围。第一电介质层和第二电介质层相互交替堆叠。隔离结构包括相互交替堆叠的第三电介质层和第四电介质层。

在本公开的另一方面当中，一种3D NAND存储器件包括衬底、层堆叠体、沟道结构、栅极线缝隙结构和伪沟道孔结构。层堆叠体形成于衬底之上并且包括相互交替堆叠的第一电介质层和导体层。沟道结构被形成为在衬底之上穿过该层堆叠体。栅极线缝隙结构被形成为在衬底之上沿垂直方向穿过该层堆叠体并且沿相对于衬底的第一横向方向相互平行。伪沟道孔结构被形成为在衬底之上穿过该层堆叠体，接合栅极线缝隙结构中的一个栅极线缝隙结构的末端，并且从该末端延伸开与相邻的栅极线缝隙结构的配置有关的距离。

本领域技术人员根据本公开的描述、权利要求和附图能够理解本公开的其他方面。

附图说明

图1A和图1B示出了根据本公开的各种实施例的示例性三维(3D)存储器件的顶视图；

图2示出了根据本公开的各种实施例的处于示例性制作工艺期间的某些阶段上的图1A和图1B所示的3D存储器件的截面图；

图3示出了根据本公开的各种实施例的处于示例性制作工艺期间的某一阶段上的图2所示的3D存储器件的示例性部分的截面图；

图4和图5示出了根据本公开的各种实施例的在形成了沟道孔之后的图3所示的3D存储器件的示例性部分的截面图；

图6示出了根据本公开的各种实施例的在形成了伪沟道孔和栅极线缝隙之后的图4和图5中所示的3D存储器件的示例性部分的顶视图；

图7示出了根据本公开的各种实施例的形成了伪沟道孔和栅极线缝隙之后的图4和图5中所示的3D存储器件的示例性部分的截面图；

图8、图9和图10示出了根据本公开的各种实施例的处于某一阶段的图6和图7所示的3D存储器件的示例性部分的截面图；

图11、图12和图13示出了根据本公开的各种实施例的处于某些制作步骤之后的图8-10中所示的3D存储器件的示例性部分的截面图；

图14和图15示出了根据本公开的各种实施例的处于某些制作步骤之后的图8-10中所示的3D存储器件的两个示例性部分的截面图；

图16示出了根据本公开的各种实施例的处于某些制作步骤之后的图11所示的3D存储器件的示例性部分的截面图；

图17示出了根据本公开的各种实施例的3D存储器件的制作的示例性流程图；

图18示出了根据本公开的各种实施例的处于某些制作步骤之后的图4和图5中所示的3D存储器件的示例性部分的顶视图；

图19和图20示出了根据本公开的各种实施例的处于某些制作步骤之后的图4和图5中所示的3D存储器件的示例性部分的顶视图和截面图；

图21示出了根据本公开的各种实施例的示例性3D存储结构的顶视图；以及

图22和图23示出了根据本公开的各种实施例的图21所示的3D存储结构的两个示例性部分的截面图。

具体实施方式

下文将参考附图描述本公开的实施例中的技术方案。只要有可能，就将在所有附图中使用相同的附图标记指示相同或相似部分。显然，所描述的实施例只是本公开的一些而非全部实施例。可以对各种实施例中的特征进行交换和/或组合。本领域技术人员无需创造性劳动基于本公开的实施例获得的其他实施例将落在本公开的范围内。

图1A、图1B以及图2-16示意性地示出了根据本公开的实施例的示例性3D存储器件100的制作工艺。在各图当中，顶视图处于X-Y平面内，并且截面图处于X-Z平面或Y-Z平面中。如图1A和图1B中所示，3D存储器件100包括3D存储器管芯101。管芯101可以包括多个存储平面102，所述多个存储平面102可以相对于衬底沿X方向和Y方向形成2D阵列。平面102可以示例性地包含如图1A中所示的平面1-8，但是在所公开的存储器管芯中可以包含多于或少于8个的任何数量的平面。可以将存储平面视为3D存储器件100的核心区域。

存储平面往往通过在阶梯区或者伪阶梯区中的电介质层相互分开。电介质层布置在阶梯结构之间或者在伪阶梯结构之间。存储平面可能需要阶梯结构来配置字线触点。由于伪阶梯结构不提供任何功能，因而可以通过占据较小面积的隔离区来代替伪阶梯区。如所公开的，可以在管芯101中形成不含有伪阶梯结构的隔离区104和1041。由于隔离区104和1041占据比伪阶梯区小的面积，如下文的描述中所例示的，所以可以增大3D存储器件100的有效管芯面积和存储密度。在一些实施例中，管芯101可以包括两个阶梯区103以及隔离区104和1041，而非阶梯区103和伪阶梯区，从而使存储平面102相互电隔离。隔离区103和104沿Y方向在存储平面之间延伸，并且隔离区1041沿X方向在存储平面之间延伸。例如，平面1和2可以通过阶梯区103隔开，平面2和3可以通过隔离区104隔开，并且平面1和5可以通过隔离区1041隔开。

如图1A和图1B中所示，管芯101可以包括区域105、106、107和108。可以在区域105-108中形成不同结构。在本公开下文的描述当中将说明沿区域105的线AA’、区域106的线BB’、区域106的线CC’、区域107的线DD’和区域108的线EE’的截面图。此外，每一存储平面102可以包括多个存储块，例如，如图1B中所示的存储块109。在一些实施例中，可以在块擦除操作中一起重置存储块中的存储单元。出于举例说明的目的，图1A和图1B中所示的存储平面102和/或存储块109的配置、图案和/或数量是示例性的，并且可以在所公开的存储器管芯中包含任何其他适当的配置、图案和/或数量的存储平面和/或存储块。

图2示出了根据本公开的实施例的3D存储器件100的处于X-Z平面内的截面结构。3D存储器件100或管芯101可以包括衬底110。在一些实施例中，衬底110可以包括单晶硅层。在一些其他实施例中，衬底110可以包括诸如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、多晶硅(polysilicon)或者诸如砷化镓(GaAs)或磷化铟(InP)的III-V族化合物的半导体材料。在一些其他实施例中，衬底110可以包括非导电材料，诸如玻璃、塑料材料或陶瓷材料。当衬底110包括玻璃、塑料或陶瓷材料时，衬底110可以进一步包括沉积在所述玻璃、塑料或陶瓷材料上的多晶硅薄层。在这种情况下，可以像多晶硅衬底那样处理衬底110。作为示例，衬底110包括未掺杂或轻掺杂的单晶硅层。

在一些实施例中，可以通过经由离子注入和/或扩散来以n型掺杂剂掺杂衬底110的顶部，以形成掺杂区111。掺杂区111的掺杂剂可以包括：例如，磷(P)、砷(As)和/或锑(Sb)。如图2所示，可以将覆盖层120沉积到掺杂区111之上。覆盖层120是牺牲层并且可以包括单层、多层或者适当复合层。例如，覆盖层120可以包括氧化硅层和氮化硅层中的一者或多者。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合来沉积覆盖层120。在一些其他实施例中，覆盖层120可以包括其他材料，例如，氧化铝。

在覆盖层120之上，可以沉积牺牲层130。牺牲层130可以包括电介质材料、半导体材料或者导电材料。用于牺牲层130的示例性材料为多晶硅。

在形成多晶硅牺牲层130之后，可以形成层堆叠体140。层堆叠体140包括多对堆叠层，例如，包括相互交替堆叠的多个第一电介质层141和多个第二电介质层142。例如，层堆叠体可以包括64对、128对或者多于128对的第一电介质层141和第二电介质层142。

在一些实施例中，第一电介质层141和第二电介质层142可以由不同材料构成。例如，这些不同材料可以包括氧化硅和氮化硅。在一些实施例中，第一电介质层141包括可以被用作隔离堆叠层的氧化硅层，而第二电介质层142包括可以被用作牺牲堆叠层的氮化硅层。牺牲堆叠层随后可以被蚀刻掉，并且被导体层代替。第一电介质层141和第二电介质层142可以是通过CVD、PVD、ALD或其组合来沉积的。

图3示出了根据本公开的实施例的3D存储器件100的处于X-Z平面内的示意性截面结构(即，结构105A)。图3中所示的截面图是沿图1A的线AA’截取的。在形成层堆叠体140之后，可以执行阶梯形成工艺，以将层堆叠体140的一些部分(例如，阶梯区103中的部分)修整成阶梯结构。可以在阶梯形成工艺中使用任何适当蚀刻工艺，包括干法蚀刻和/或湿法蚀刻工艺。可以在阶梯区103内通过该蚀刻工艺来形成两个阶梯结构。处于右侧的阶梯结构的高度可以沿X方向以逐级方式升高，而处于左侧的阶梯结构的高度可以沿X方向以逐级方式下降。沟道孔区域171和172分别在阶梯区103旁边。将电介质层121沉积为覆盖这两个阶梯结构并且隔离平面1和平面2。

图4和图5示出了根据本公开的实施例的在形成了沟道孔150并且然后利用层结构来填充沟道孔150之后的3D存储器件100的处于X-Z平面内的示意性截面结构(即，结构105B和106A)。图4和图5中示出的截面图分别是沿图1A中的线AA’和线BB’截取的。在图4的结构105B中，在沟道孔区域171和172中形成沟道孔150，并且在沟道孔区域171和172之间形成阶梯区103。在图5的结构106A中，在沟道孔区域173和174中形成沟道孔150，并且在沟道孔区域173和174之间形成隔离区104。在本公开中的图4和图5以及其他附图中示出的沟道孔150的数量、尺寸和布置是示例性的并且是用于描述目的的，然而可以将任何适当的数量、尺寸和布置用于根据本公开的各种实施例的所公开3D存储器件100。

将沟道孔150配置为沿Z方向或者基本上垂直于衬底110的方向延伸，并且在X-Y平面内形成预定图案(未示出)的阵列。图4和图5仅示出了在处于X-Z平面内的截面中的沟道孔150中的一些沟道孔150。

沟道孔150可以是通过例如干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合来形成的。也可以执行其他制作工艺，例如，涉及光刻、清洁和/或化学机械抛光(CMP)的图案化工艺。沟道孔150可以具有延伸穿过层堆叠体140、牺牲层130和覆盖层120并且部分地穿过掺杂区111的圆柱形或柱形。在形成沟道孔150之后，可以在沟道孔的侧壁和底部上沉积功能层151。功能层151可以包括处于沟道孔的侧壁和底部上的用于阻挡电荷流出的阻挡层152、处于阻挡层152的表面上的用于在3D存储器件100的操作期间存储电荷的电荷捕获层153以及处于电荷捕获层153的表面上的隧穿绝缘层154。阻挡层152可以包括一个或多个层，所述一个或多个层可以包括一种或多种材料。用于阻挡层152的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(诸如氧化铝或氧化铪)、其他宽带隙(bandgap)材料等。电荷捕获层153可以包括一个或多个层，所述一个或多个层可以包括一种或多种材料。用于电荷捕获层153的材料可以包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、其他宽带隙材料等。隧穿绝缘层154可以包括一个或多个层，所述一个或多个层可以包括一种或多种材料。用于隧穿绝缘层154的材料可以包括氧化硅、氮化硅、氮氧化硅、高k电介质材料(诸如氧化铝或氧化铪)、其他宽带隙材料等。

在一些实施例中，功能层151可以包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施例中，功能层151可以具有不同于ONO配置的结构。在使用ONO结构时，功能层151可以包括氧化硅层、氮化硅层和另一氧化硅层。

如图4所示，阻挡层152可以是例如沉积在沟道孔150的侧壁上的氧化硅层。电荷捕获层153可以是例如沉积在阻挡层152上的氮化硅层。隧穿绝缘层154可以是例如沉积在电荷捕获层153上的另一氧化硅层。又被称为“半导体沟道”的沟道层155可以是例如沉积在隧穿绝缘层154上的多晶硅层。在一些其他实施例中，沟道层155可以包括非晶硅。与所述沟道孔类似，沟道层155也延伸穿过层堆叠体140并且延伸到掺杂区111中。如图4和图5所示，将每一功能层151的部分配置到在第一电介质层141和第二电介质层142中的一者的部分与沟道层155中的一个沟道层的部分之间。阻挡层152、电荷捕获层153、隧穿绝缘层154和沟道层155可以是通过例如CVD、PVD、ALD或者这些工艺中的两者或更多者的组合来沉积的。在形成沟道层155之后可以通过氧化物材料156来填充沟道孔150。可以将形成于沟道孔150中的、包括功能层151和沟道层155的结构视为沟道结构。

在上文描述的工艺中，可以在形成阶梯结构之后蚀刻沟道孔150。在一些其他实施例中，可以在阶梯形成工艺之前形成沟道孔150。例如，在制作如图2中所示的层堆叠体140之后，可以形成沟道孔150，并且之后可以沉积功能层151和沟道层155。在利用氧化物材料156填充沟道孔150之后，可以执行阶梯形成工艺，以在阶梯区103中形成阶梯结构。

图6和图7示出了根据本公开的实施例的在形成栅极线缝隙160和161之后3D存储器件100的处于X-Y平面内的示意性顶视图以及处于X-Z平面内的示意性截面结构(即，结构106B和106C)。图6是处于某一阶段的图1A的区域106的放大图。图7中所示的截面图是沿图1A和图6的线CC’截取的。3D存储器件100可以具有被配置到层堆叠体140中或者位于层堆叠体140中的很大数量的NAND存储单元。如上文所述，可以将管芯101划分成存储平面102。可以通过栅极线缝隙(例如，栅极线缝隙160和161)来将每一存储平面102划分成存储块109和存储指(例如，存储指112和113)。栅极线缝隙还可以被称为栅极线缝隙结构。栅极线160和161是沿相对于衬底的第一横向方向(例如，如图6中所示的X方向)形成的。如图1B和图6中所示的区域106包括一个存储块109的部分和另一存储块109的部分。每一存储块109可以包含被栅极线缝隙隔开的存储指。例如，可以通过栅极线缝隙160来将存储块109的部分划分成存储指112。可以将存储指112的沟道孔150布置到栅极线缝隙160之间。类似地，可以将存储指113的沟道孔150布置到栅极线缝隙161之间。如图6和图7中所示的沟道孔150以及栅极线缝隙160和161的布置和图案是示例性的并且用于描述3D存储器件100的结构和制作。

在形成栅极线缝隙160和161之前，可以制作伪沟道孔162和163。伪沟道孔162和163与栅极线缝隙160和161一起可以提供电绝缘，以将相邻的存储指(或者相邻存储块)隔开。也可以将伪沟道孔称为伪沟道孔结构。伪沟道孔162和163可以是由一种或多种电介质材料(例如，氧化硅)形成的绝缘结构。在一些实施例中，伪沟道孔162和163可以具有规则形状，例如，在X-Y平面内呈矩形。在一些实施例中，伪沟道孔162和163可以在X-Y平面内具有不规则形状。以伪沟道孔162为例。如图6中所示，在一些实施例中，栅极线缝隙160和伪沟道孔162可以是平行的、对齐的并且毗连的。栅极线缝隙160可以从平面2中的第一位置(未示出)开始，并且沿第一横向方向(即，X方向)延伸到沟道孔区173的边缘处的第二位置。对应的伪沟道孔162可以在该第二位置处与栅极线缝隙接合(join)，并从该第二位置沿X方向朝平面3延伸。伪沟道孔162沿X方向的长度可以通过沟道孔150和栅极线缝隙160的布置来决定。与沟道孔150类似，在Z方向上，伪沟道孔162可以延伸穿过层堆叠体140，并且延伸到掺杂区111中。对于隔开相邻存储块(未示出)的栅极线缝隙而言，对应的伪沟道孔可以具有与伪沟道孔162的结构类似的结构。

栅极线缝隙160和161可以是通过例如干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合形成的。如图7所示，栅极线缝隙161可以延伸穿过层堆叠体140，并且在Z方向上或者在大致垂直于衬底110的方向上抵达或者部分地穿入牺牲层130。照此，在栅极线缝隙161的底部暴露牺牲层130。之后，可以通过CVD、PVD、ALD或者这些工艺中的两者或更多者的组合，来在栅极线缝隙161的侧壁和底部上沉积间隔体层(未示出)。间隔体层可以被配置为保护第一电介质层141和第二电介质层142，并且可以包括例如氧化硅和氮化硅。

在沉积间隔体层之后，可以执行选择性蚀刻，使得通过干法蚀刻或者干法蚀刻和湿法蚀刻的组合来去除间隔体层的处于栅极线缝隙161的底部的部分。之后，再次暴露了牺牲层130。随后，可以执行选择性蚀刻工艺，例如，选择性湿法蚀刻工艺，以去除牺牲层130。对牺牲层130的去除产生了腔体，并且暴露了覆盖层120以及形成于沟道孔150中的阻挡层152的底部部分。接下来，可以执行多种选择性蚀刻工艺，例如，多种选择性湿法蚀刻工艺，以相继去除阻挡层152、电荷捕获层153和隧穿绝缘层154的被暴露部分，这将暴露沟道层155的底部侧部分。

在一些实施例中，覆盖层120可以是氧化硅。然后，可以在蚀刻掉功能层151的底部部分时去除覆盖层120。在一些其他实施例中，覆盖层120可以包括在氧化硅或氮化硅以外的材料。然后，可以通过一种或多种额外的选择性蚀刻工艺来去除覆盖层120。对覆盖层120的去除暴露了掺杂区111的顶表面。

照此，在上文所述的蚀刻工艺之后，在通过蚀刻掉牺牲层130和覆盖层120而留下的腔体中暴露了掺杂区111以及沟道层155的接近沟道孔150的底部的侧面部分。通过半导体材料(例如，多晶硅)填充该腔体，以形成半导体层131，例如，通过CVD和/或PVD沉积工艺。半导体层131可以是n掺杂的，可以形成在掺杂区111的被暴露表面以及沟道层155的侧壁或侧面部分上，并且可以电连接至掺杂区111和沟道层155。

在一些其他实施例中，可以执行选择性外延生长，使得可以在掺杂区111的暴被露表面上生长单晶硅层，并且可以在沟道层155的被暴露表面上生长多晶硅层。照此，半导体层131可以包括毗连的单晶硅层和多晶硅层。

在蚀刻功能层151的底部部分和覆盖层120时，可以蚀刻掉一些间隔体层，并且其余间隔体层可以留在栅极线缝隙160和161的侧壁上，以保护第一电介质层141和第二电介质层142。在形成半导体层131之后，可以在选择性蚀刻工艺(例如，选择性湿法蚀刻工艺)中去除剩余的间隔体层，这将暴露第二电介质层142的围绕栅极线缝隙160和161的侧面。在一些实施例中，与侧壁接触的最内侧间隔体层为氮化硅。由于第二电介质层142也是氮化硅层，所以可以在该蚀刻工艺期间将最内侧间隔体层和第二电介质层142一起去除，从而在第一电介质层141之间留下腔体143，如图8、图9和图10所示。照此，可以将层堆叠体140变为层堆叠体145。图8-10分别是沿线CC’、线AA’和线BB’截取的结构106D、105C和106E的示例性截面图。线AA’参照图1A，并且线BB’和线CC’参照图1A和图6。

如图8和图9中所示，在结构106D和105C中，第二电介质层142被完全蚀刻掉。然而，如图10中所示，第二电介质层142的处于隔离区104的中间的某些部分未被蚀刻掉。例如，在蚀刻第二电介质层142时，可以将蚀刻时间设置得足够长，从而完全去除处于存储指中并且位于两条栅极线缝隙之间(例如，在栅极线缝隙160或161之间)的第二电介质层142，但是蚀刻时间可以未长到足以蚀刻掉第二电介质层142的处于两个平面之间的(例如，处于图10的隔离区104的中间的)的某些部分。第二电介质层142的剩余部分以及第一电介质层141的一些部分可以在隔离区104的中间形成用于将平面2与平面3隔开的分层隔离结构。在X-Y平面内，分层隔离结构可以沿平行于衬底110的方向延伸，例如，沿Y方向在平面2和平面3之间延伸。因而，在X-Y平面内，该分层隔离结构在平面2和平面3之间延伸所沿的方向与第一横向方向(即，X方向)在一些实施例中可以是相互垂直或者大致相互垂直的。

参考图6、图8和图10，在将第二电介质层142蚀刻掉时，在栅极线缝隙160之间的存储指112的区域中以及在栅极线缝隙161之间的存储指113的区域中形成了腔体143。如果未配置伪沟道孔162和163(例如，如果在图6中去除了伪沟道孔162和163)，那么处于相邻存储指中的并且通过栅极线缝隙160或161隔开的相邻腔体143可以通过腔体143的围绕栅极线缝隙160或161的末端的部分连接。因而，通过栅极线缝隙160或161隔开的相邻腔体143可以在伪沟道孔162或163所处的地方融合到一起。由于配置了伪沟道孔162和163，所以处于相邻存储指中的腔体143不融合到一起。类似地，还可以配置伪沟道孔来防止相邻存储块(未示出)的腔体143融合到一起。

以栅极线缝隙160为例。在蚀刻掉在两个相邻的栅极线缝隙160之间的第二电介质层142时，最初形成在栅极线缝隙160旁边的小腔体，并且之后，腔体在蚀刻工艺期间扩大。在一些实施例中，伪沟道孔162沿X方向的最小长度可以是沿Y方向在两个相邻的栅极线缝隙160之间的距离的一半。在增加蚀刻时间时，伪沟道孔162的沿X方向的最小长度可以相应地增大，以防止两个相邻存储指的腔体143融合到一起。因而，伪沟道孔162沿X方向的最小长度与相邻的栅极线缝隙160以及蚀刻时间的配置有关。

参考图6和图10，在一些实施例中，隔离区104沿X方向的最小宽度可以是给定值加上在相邻的栅极线缝隙160之间在Y方向上的距离的一半。可以将该给定值设置为保持在平面2和平面3的腔体143之间的最小间隔。在增加蚀刻时间时，可以相应地增大隔离区104沿X方向的最小宽度，以保持在腔体143之间的最小分隔。

之后，可以生长导电材料(例如，钨(W))，以填充通过去除第二电介质层142而留下的腔体143，从而在第一电介质层141之间形成导体层144。通过这种方式，导体层144填充了层堆叠体145的一些部分的腔体143，同时层堆叠体145的一些其他部分保持不变，例如，仍然具有交替的第一电介质层141和第二电介质层142。

图11、图12和图13示出了根据本公开的实施例的在形成导体层144之后3D存储器件100的结构(即，结构105D、106F和106G)的处于X-Z平面和Y-Z平面内的示意性截面图。图11-13中所示的截面图分别是沿线AA’、线BB’和线CC’取得的。线AA’参照图1A，并且线BB’和线CC’参照图1A和图6。

在制作导体层144之后，将层堆叠体145转化成了层堆叠体146。层堆叠体146包括相互交替堆叠的第一电介质层141和导体层144。在一些实施例中，当在腔体143中沉积金属W之前，可以沉积具有高k电介质材料(例如，氧化铝)的电介质层(未示出)，随后沉积导电材料层，例如，氮化钛(TiN)(未示出)。之后，可以沉积金属W，以形成导体层144。可以在沉积工艺中使用CVD、PVD、ALD或者这些工艺中的两者或更多者的组合。在一些其他实施例中，可以采用其他导电材料(诸如钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钽(TaN)、掺杂硅或其任何组合)来形成导体层144。

如图12中所示，区域173和174的导体层144是通过处于隔离区104的中间的分层隔离结构隔开的。分层隔离结构接近相邻平面2和3并且在X方向上处于相邻平面2和平面3之间。来自层堆叠体146和该分层隔离结构的第一电介质层141含有相同的材料。此外，层堆叠体146的和分层隔离层的对应第一电介质层141是同时形成的。与伪阶梯区相比，隔离区104可以占据较小的管芯面积。例如，伪阶梯区可以包括两个伪阶梯结构加上电介质层。在两个伪阶梯结构之间的间隔独自可以与隔离区104沿X方向的宽度相似。此外，与分层隔离结构不同的是，当层堆叠体146具有更多对的堆叠层时，伪阶梯结构变得更大。因而，可以提高3D存储器件100的有效管芯面积和存储密度。

再次参考图11、图12或图13，沟道孔150中的每一功能层151的部分处于在导体层144中的一个导体层144的部分与沟道孔150中的沟道层155的部分之间。每一导体层144被配置为对X-Y平面内的NAND存储单元行进行电连接，并且被配置成用于3D存储器件100的字线。形成于沟道孔150中的沟道层155被配置为沿Z方向对NAND存储单元的列或者串进行电连接，并且被配置成用于3D存储器件100的位线。照此，沟道孔150中的功能层151的处于X-Y平面内的部分作为NAND存储单元的部分被布置到导体层144和沟道层155之间，即，处于字线和位线之间。导体层144的围绕沟道孔150的部分的部分起着用于NAND存储单元的控制栅或栅电极的作用。3D存储器件100可以被视为包括由成NAND单元的串构成的2D阵列(这样的串又被称为“NAND串”)。每一NAND串包含多个NAND存储单元，并且垂直地朝衬底110延伸。各NAND串形成了由NAND存储单元构成的3D阵列。

当在腔体143中生长导体层144之后，可以通过CVD、PVD、ALD或者这些工艺中的两者或更多者的组合，在栅极线缝隙160和161的侧壁和底表面上沉积电绝缘层(例如，氧化硅层)。之后，可以执行干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合，来去除处于栅极线缝隙的底部的绝缘层，从而暴露半导体层131的部分。之后，可以利用导电材料(例如，掺杂多晶硅)来填充栅极线缝隙。栅极线缝隙中的导电材料可以变成导电沟道，其延伸穿过层堆叠体146并且与半导体层131电接触。在一些实施例中，经填充的栅极线缝隙变为阵列公共源极，例如，如图13中所示的阵列公共源极161C。在一些实施例中，填充栅极线缝隙可以包括沉积绝缘层、导电层(诸如TiN、W、Co、Cu或Al)和随后的导电材料(例如，掺杂多晶硅)。在一些其他实施例中，可以利用电介质材料填充一些栅极线缝隙。在这些情况下，可以利用导电材料填充一些其他栅极线缝隙，以作为阵列公共源极来工作。

图14和图15示出了根据本公开的实施例的形成了导体层144之后的3D存储器件100的结构(即，结构107A和108A)的处于Y-Z平面和X-Z平面内的示意性截面图。图14和图15中的截面图分别是沿图1A中的线DD’和线EE’截取的。照此，结构107A和108A分别对应于图1A的区域107和108。参考图14和图1A，结构107A可以包括沟道孔区域175和176以及隔离区1041。沟道孔区域175和176分别是存储平面1和5的沟道孔区域的部分。阵列公共源极1601和1602形成于栅极线缝隙中。阵列公共源极1601和1602以及栅极线缝隙与隔离区1041相邻并且平行于X方向，即，第一横向方向。隔离区1041在Y方向上隔离平面1和5，并且可以具有与图12的隔离区104的类似的结构。

例如，隔离区1041可以具有第二电介质层142的在形成腔体143时未被蚀刻掉的部分。第二电介质层142的剩余部分和第一电介质层141的一些部分形成了分层隔离结构。来自层堆叠体146和该分层隔离结构的第一电介质层141含有相同的材料。此外，层堆叠体146的和分层隔离层的对应第一电介质层141是同时形成的。如图1A和图14中所示，该分层隔离结构的部分可以接近相邻平面1和5并且在Y方向上处于相邻平面1和5之间。在X-Y平面内，该分层隔离结构可以沿X方向在平面1和平面5之间延伸。因而，该分层隔离结构在平面1和5之间延伸所沿的方向与第一横向方向在X-Y平面内相互平行或大致平行。平面1和5可以通过形成于其间的分层隔离结构来被隔开。

与结构107A不同，结构108A(或区域108)对应于管芯101的沿Y方向延伸的管芯边缘。平面1与该边缘相邻。结构108A可以包括沟道孔区域178和边界区域179。沟道孔区域178表示平面1的沟道孔区域的部分。边界区域179布置在管芯101的该边缘和平面1之间，以将沟道孔区域178与外界隔离。在一些实施例中，边界区域179可以包括在制作区域103的阶梯结构时在阶梯形成工艺中产生的阶梯结构。由于边界区域179的阶梯结构是伪结构，因而可以将其制作得比区域103的阶梯结构更加陡峭。此外，与阶梯区域103类似，边界区域179可以包括用于覆盖伪阶梯结构并且提供隔离功能的电介质层122。

图16示出了根据本公开的实施例的形成了字线触点147之后的3D存储器件100的结构105E的示意性截面图。图16中所示的截面图处于X-Z平面内并且是沿图1A的线AA’截取的。

在填充了栅极线缝隙160和161之后，可以通过例如干法蚀刻工艺或者干法蚀刻工艺和湿法蚀刻工艺的组合，形成用于字线触点147的开口。之后，通过CVD、PVD、ALD、电镀、无电镀或其任何组合以导电材料填充用于字线触点147的开口。用于形成字线触点147的导电材料可以包括W、Co、Cu、Al或者这些材料中的两者或更多者的组合。在一些实施例中，在制作字线触点147时，可以先沉积导电材料(例如，TiN)层作为触点层，再沉积另一种导电材料。

而后，执行其他制作步骤或工艺，以完成3D存储器件100的制作。为了简单起见，省略了其他制作步骤或工艺的细节。

如图12以及图14-16中所示，可以通过诸如阶梯区103或179的阶梯区，或者通过诸如隔离区104或1041的隔离区来对存储平面进行隔离。在阶梯区103和179中，如图16和图15中所示，电介质层121和122提供隔离功能。例如，如图16中所示，处于左侧或右侧的阶梯结构从层堆叠体140延伸至区域103的部分，并且电介质层121的处于阶梯结构的侧面并且处于区域103的该部分当中的部分提供隔离。在隔离区104和1041中，如图12和图14中所示，电介质层141的部分以及第二电介质层142的未被蚀刻掉的部分提供隔离功能。也就是说，交替的电介质层(例如，交替的第一电介质层141和第二电介质层142)形成了隔离区104或1041中的分层隔离结构。以隔离区104为例。在Z方向上，该分层隔离结构可以延伸穿过层堆叠体146。在X方向上，分层隔离结构可以在隔离区104的中间至少延伸给定距离。此外，由于形成了接合栅极线缝隙并且沿X方向延伸的伪沟道孔(例如，图6的伪沟道孔162和163)，因而在部分地蚀刻第二电介质层142时，相邻存储指的腔体143不融合。因而，相邻存储指的导体层144不相互接触，即，相邻存储指的导体层144相互隔离。类似地，可以使用栅极线缝隙和伪沟道孔，使相邻存储块(未示出)的导体层144相互隔离。

此外，由于在通过蚀刻掉第二电介质层142的部分而留下的腔体中形成了导体层144，因而层堆叠体146的导体层和分层隔离结构的对应第二电介质层142相对于衬底110处于同一高度(level)上。由于第一电介质层141在蚀刻工艺中保持不变，因而层堆叠体146的第一电介质层141和分层隔离结构的对应第一电介质层141相对于衬底110处于同一高度上。

由于阶梯区(例如，阶梯区103或179)在X-Y平面内占据比隔离区104或1041大的面积，因而将更少的阶梯区用于隔离的3D存储器件可以具有更大的有效面积和更高的存储密度。此外，对于隔离区(诸如，隔离区104或1041)而言，将层堆叠体146的含有交替的电介质材料层(例如，第一电介质层141和第二电介质层142)的部分用于隔离。因而，与将层堆叠体的部分修整成阶梯并且通过电介质材料填充蚀刻掉的部分的阶梯结构不同，隔离区104和1041可以对存储平面102引发更小的应力。

在常规3D存储器件中，存储平面通过阶梯区和伪阶梯区隔开。例如，对于如图1A中所示的平面1-8，可以布置四个阶梯区和伪阶梯区，从而按照常规方式将各平面隔开。然而，3D存储器件100使用两个阶梯区和两个隔离区来将各平面隔开。因而，使用了更少的阶梯区，可以增大有效面积，并且可以在各平面当中引发更少的应力。

图17示出了根据本公开的实施例的用于制作3D存储器件的示意性流程图200。该3D存储器件包括具有衬底的存储器管芯。在211处，可以在衬底的顶表面之上沉积牺牲层。该衬底可以包括半导体衬底，例如，单晶硅衬底。在一些实施例中，可以在沉积牺牲层之前在衬底上生长覆盖层。覆盖层可以包括单层或者在衬至少顺次生长的多个层。在一些实施例中，覆盖层可以包括氧化硅、氮化硅和/或氧化铝。在一些其他实施例中，可以在不首先在衬底之上沉积覆盖层的情况下沉积牺牲层。牺牲层可以包括单晶硅、多晶硅、氧化硅或氮化硅。

可以在牺牲层之上沉积该3D存储器件的层堆叠体。该层堆叠体包括交替堆叠的第一堆叠层和第二堆叠层。在一些实施例中，第一堆叠层可以包括第一电介质层，并且第二堆叠层可以包括不同于第一电介质层的第二电介质层。在一些实施例中，将第一电介质层和第二电介质层中的一者用作牺牲堆叠层。

在212处，可以执行阶梯形成工艺，从而将层堆叠体的一些部分转化成阶梯区。该阶梯形成工艺可以包括多次蚀刻，所述蚀刻用于将层堆叠体的部分修整成阶梯区中的阶梯结构。阶梯区被配置为将两个相邻存储平面隔开。

在213处，可以形成延伸穿过层堆叠体和牺牲层的沟道孔，以暴露衬底的部分。可以在每一沟道孔的侧壁和底表面上沉积功能层和沟道层。形成功能层可以包括在沟道孔的侧壁上沉积阻挡层，在阻挡层上沉积电荷捕获层以及在电荷捕获层上沉积隧穿绝缘层。在隧穿绝缘层上沉积的沟道层起着半导体沟道的作用，并且可以包括多晶硅层。

在214处，可以分别形成3D存储器件的伪沟道孔和栅极线缝隙。沿垂直方向，伪沟道孔和栅极线缝隙可以延伸穿过层堆叠体。栅极线缝隙将存储平面的沟道孔划分成存储块，并且将存储块的沟道孔划分成存储指。每一伪沟道孔接合栅极线缝隙的末端，并且从栅极线缝隙的末端沿相同水平方向延伸。在建立了栅极线缝隙之后，暴露了牺牲层的部分。

在215处，可以蚀刻掉牺牲层并且可以在衬底以上产生腔体。腔体暴露出在腔体中功能层的阻挡层的底部部分。如果在衬底上沉积了覆盖层，则在该腔体中还暴露了覆盖层。之后，分别通过例如一个或多个选择性蚀刻工艺，来蚀刻掉功能层的在腔体中顺序暴露的各个层，包括阻挡层、电荷捕获层和隧穿绝缘层。因此，可以在腔体中去除功能层的接近衬底的部分。如果沉积了覆盖层，则还可以在用于蚀刻功能层的该部分的工艺期间或者在另一选择性蚀刻工艺中蚀刻掉覆盖层。因而，在腔体中暴露了衬底的部分以及沟道层的部分。

而后，可以执行沉积工艺，以在腔体中生长半导体层，例如，多晶硅层。该多晶硅层电接触沟道层和衬底。

在一些实施例中，该层堆叠体包括两种电介质堆叠层，并且堆叠层中的一个堆叠层是牺牲堆叠层。牺牲堆叠层可以在216处被部分地蚀刻掉，从而留下腔体，之后利用导电材料对所述腔体进行填充，以形成导体层。导电材料可以包括诸如W、Co、Cu、Al、Ti或Ta的金属。由于牺牲堆叠层被部分地蚀刻掉，因而在该蚀刻工艺之后，牺牲堆叠层的某些部分保留下来。剩余牺牲堆叠层和其他电介质堆叠层交替堆叠，这可以形成在两个相邻存储平面之间的分层隔离结构。该分层隔离结构对相邻存储平面电隔离。

在217处，可以在栅极线缝隙的侧壁和底表面上沉积电介质层，例如，氧化物层。可以选择性地蚀刻掉该电介质层的处于底部表面上的部分，从而暴露该多晶硅层。可以在栅极线缝隙中沉积诸如TiN、W、Cu、Al和/或掺杂多晶硅的导电材料，以形成与该多晶硅层电接触的阵列公共源极。

在218处，可以执行蚀刻，从而在阶梯区中形成用于字线触点的开口。可以利用导电材料(例如，W、Co、Cu、Al)填充开口，以形成字线触点。而后，可以执行额外制作步骤或工艺，以完成该3D存储器件的制作。

图18示出了根据本公开的实施例的在形成了伪沟道孔164和165以及栅极线缝隙160和161之后的3D存储器件100的结构(即，结构106H)的处于X-Y平面内的示意性顶视图。图18是处于某一阶段上的图1A的区域106的放大图。除了伪沟道孔164和165、伪沟道孔157以及顶部选择栅(TSG)切口166和167的配置之外，图18的结构106H与图6的结构106B类似。伪沟道孔157可以在制作工艺期间提供机械支撑。在一些实施例中，可以将伪沟道孔157的行配置到存储指112或113的中间。例如，当在两个相邻的栅极线缝隙之间配置九行沟道孔时，可以使用中间行(即，第五行)来形成伪沟道孔。伪沟道孔157可以是包含一种或多种电介质材料的绝缘结构。在一些实施例中，伪沟道孔157可以具有与伪孔150的类似的形状和类似的外形尺寸。在一些实施例中，伪沟道孔157可以具有与伪孔150的相同的形状和相同的外形尺寸。

在一些实施例中，可以形成通过伪沟道孔157的行并且沿第一横向方向延伸的TSG切口(例如，TSG切口166或167)，从而将存储指划分成两个部分。TSG切口166或167可以具有在Y方向上比栅极线缝隙160或161的宽度窄的宽度，并且在栅极线缝隙之间连续延伸。在垂直方向(即，Z方向)上，TSG切口166或167可以在有限范围内延伸并且仅部分地延伸穿过层堆叠体146。在一些实施例中，伪沟道孔164和165可以具有与沟道孔162和163的类似的形状和类似的外形尺寸。在一些实施例中，伪沟道孔164和165可以具有与伪沟道孔162和163的相同的形状和相同的外形尺寸。

与伪沟道孔162和163类似，一些伪沟道孔164和165可以接合栅极线缝隙，并且沿第一横向方向朝隔离区104的中间延伸。类似地，一些其他伪沟道孔164和165可以接合TSG切口，并且沿第一横向方向朝隔离区104的中间延伸。除了伪沟道孔157之外，伪沟道孔162-165也可以在制作工艺中提供机械支撑。

在一些实施例中，将形成不同于图6的伪沟道孔162和163的伪沟道孔，如图19和图20中所示。图19和图20示出了根据本公开的实施例的在形成了伪沟道孔168和169以及栅极线缝隙160和161之后的3D存储器件100的结构(即，结构106I和106J)的处于X-Y平面内的顶视图以及处于X-Z平面内的截面图。图19是处于某一阶段上的图1A的区域106的放大图。图20中的截面图是沿图19的线FF’取得的。伪沟道孔168和169是由一种或多种电介质材料形成的绝缘结构。沿垂直方向，伪沟道孔168和169可以延伸穿过层堆叠体146。每一伪沟道孔168或169可以接合栅极线缝隙的末端，并且从栅极线缝隙的该末端延伸。以伪沟道孔168为例。伪沟道孔168可以在栅极线缝隙160的末端处接合栅极线缝隙160，但是与伪沟道孔162-165不同的是，伪沟道孔168不沿第一横向方向(即，X方向)延伸。相反，伪沟道孔168可以沿不同于X方向或者不平行于第一横向方向的一个或两个方向延伸。例如，如图19中所示，伪沟道孔168可以从栅极线缝隙160的末端沿Y轴的两个方向延伸。在一些其他实施例中，伪沟道孔168可以沿处于X轴和Y轴之间的方向从栅极线缝隙160延伸开。在一些实施例中，伪沟道孔168可以具有规则形状，例如，在X-Y平面内呈矩形。在一些实施例中，伪沟道孔168可以在X-Y平面内具有不规则形状。

由于伪沟道孔168的主要作用在于对两个相邻存储指112电隔离，因而伪沟道孔168的配置可以是任何可以实现隔离目的的配置。当伪沟道孔168在垂直于第一横向方向的方向上延伸(即，沿Y方向延伸)时，伪沟道孔168在存储指区域内沿Y方向的最小长度可以是在两个相邻的栅极线缝隙160之间的距离的四分之一。在增加蚀刻时间时，可以增大伪沟道孔168的该最小长度。因而，与伪沟道孔162类似，伪沟道孔168的该最小长度与相邻的栅极线缝隙160和蚀刻时间的配置有关。

在蚀刻第二电介质层142时，可以完全蚀刻掉处于栅极线缝隙160之间的或者处于沟道孔区域173中的第二电介质层142。同时，可以部分地蚀刻掉处于隔离区104中的第二电介质层142。如图20中所示，第二电介质层142的部分可以保留在隔离区104中。照此，可以在相邻平面2和3之间形成分层隔离结构。该分层隔离结构包含交替的第一电介质层141和第二电介质层142，并且沿Y方向延伸，以分隔平面2和3。

在一些实施例中，各伪沟道孔168可以单独地接合各栅极线缝隙160，如图19所示。在一些实施例中，可以将用于接合各栅极线缝隙160的各伪沟道孔168连接，以在存储指或存储块中形成单个伪沟道孔。例如，单个伪沟道孔可以从第一栅极线的末端延伸至第二栅极线缝隙的末端，并且之后延伸至第三栅极线缝隙的末端，等等。也就是说，单个伪沟道孔可以随着其沿Y方向或者大致沿Y方向延伸而与多个栅极线缝隙相交。在配置一些TSG切口时，单个伪沟道孔可以随着其沿Y方向或者大致沿Y方向延伸而与多个栅极线缝隙和多个TSG切口相交。照此，单个伪沟道孔可以完全“密封”存储指112的一侧，或者“密封”多个存储指112在一侧的末端。在这种情况下，在蚀刻掉在栅极线缝隙160之间的第二电介质层142时，处于隔离区104中的第二电介质层142可以保持完好并且可以是分层隔离结构的部分。

图21示出了根据本公开的实施例的示例性3D存储结构300的处于X-Y平面内的示意性顶视图。如图21中所示，3D存储结构300包括3D存储芯片301。芯片301可以示例性地包括三十二个存储平面302，即，平面1-32，并且可以被沿线GG’和HH’划分或者划片成四个管芯。例如，管芯中的一个管芯可以包括八个平面1-4和9-12。在常规3D存储器件中，存储平面通过阶梯区(例如，图1A的阶梯区103)隔开。因此，按照常规方式，可能需要十个阶梯区来分隔平面1-32。然而，3D存储结构300可以具有四个阶梯区303和六个隔离区，以分隔平面1-32。如图21所示，这六个隔离区包括三个隔离区304，所述隔离区304每者在两个相邻存储平面(例如，平面2和3)之间延伸，并且沿Y方向延伸。这六个隔离区还包括三个隔离区(未示出)，所述隔离区每者在两个相邻存储平面(例如，平面9和17)之间延伸并且沿X方向延伸。这六个隔离区可以具有类似的形状连同类似的隔离结构。

在一些实施例中，图21的阶梯区303可以具有与图1A的阶梯区103的类似的形状和类似的结构。类似地，在一些实施例中，图21的隔离区304可以具有与图1A和图12的隔离区104的类似的形状和类似的结构。在一些实施例中，图21中的在两个相邻存储平面(例如，平面9和17)之间延伸并且沿X方向延伸的隔离区可以具有与图1A和图14中的隔离区1041的类似的形状和类似的结构。

例如，与图1A和图16的阶梯区103类似，阶梯区303可以包括处于两个阶梯结构之间的电介质层(例如，图16的电介质层121)，所述电介质层将两个相邻存储平面302隔开。与图1A和图12的隔离区104类似，隔离区304可以包括分层隔离结构，所述分层隔离结构包含交替的电介质层，从而使相邻存储平面302隔离。此外，隔离区304可以包括伪沟道孔。各伪沟道孔可以分别接合各栅极线缝隙，并且沿一个或两个方向延伸，从而防止相邻存储指或存储块之间的短路。

在一些实施例中，芯片301的边缘区域可以包括用于隔离的阶梯区，例如，图15的阶梯区179。在一些实施例中，芯片301的边缘区域可以包括分层隔离结构，其包含用于隔离的交替电介质层，从而进一步增大芯片301的有效面积。

图22和图23示出了根据本公开的实施例的在某些制作步骤之后的3D存储结构300的结构(即，结构300A和300B)的处于X-Z平面和Y-Z平面内的示意性截面图。图22和图23的截面图分别是沿图21的线II’和JJ’截取的。线II’跨越与平面1相邻并且平行于Y轴的芯片边缘延伸。线JJ’跨越与平面1相邻并且平行于X轴的芯片边缘延伸。如图22和图23所示，与3D存储器件100类似，芯片301可以包括衬底310(例如，单晶硅衬底)、掺杂区311、半导体层331和层堆叠体346。层堆叠体346可以包括相互交替堆叠的第一电介质层341和导体层344。可以形成通过层堆叠体346的沟道孔350。沟道孔350可以具有与图4的沟道孔150的类似的结构。可以在沟道孔350中形成功能层和沟道层，所述功能层和沟道层与图4的功能层151和沟道层155类似。可以按照与上文所述的制作3D存储器件100时的方式类似的方式来形成半导体层331、层堆叠体346和沟道孔350。

参考图22，结构300A对应于与平面1相邻并且平行于Y轴的芯片边缘。沟道孔区域305表示层堆叠体346的包含沟道孔350的部分。隔离区306在该芯片边缘和与该芯片边缘相邻的平面1之间延伸。在隔离区306中，可以配置分层隔离结构，所述分层隔离结构包括相互交替堆叠的第一电介质层341和第二电介质层342。可以在与制作隔离区304相同的工艺中形成隔离区306，在该工艺期间，可以部分地蚀刻掉第二电介质层342，并且可以在该蚀刻工艺之后保留第二电介质层342的接近该芯片边缘的一些部分。第二电介质层342的靠近该芯片边缘的剩余部分和第一电介质层341的部分形成了隔离区306中的分层隔离结构。来自层堆叠体346和该分层隔离结构的第一电介质层341含有相同的材料。此外，层堆叠体346的和分层隔离层的对应第一电介质层341是同时形成的。在垂直方向上，隔离区306中的分层隔离结构可以朝衬底310延伸，并且抵达与半导体层331相邻的区域。在X-Y平面内，该分层隔离结构可以被形成为接近该芯片边缘和与该芯片边缘相邻的平面1并且位于这两者之间，并且沿平行于该芯片边缘(即，平行于Y方向)的方向延伸。由于相邻的栅极线缝隙(未示出)可以沿第一横向方向(例如，X方向)延伸，因而隔离区306中的分层隔离结构的沿其延伸的方向与第一横向方向在X-Y平面内可以相互垂直。

参考图23，结构300B对应于与平面1相邻并且平行于X轴的芯片边缘。沟道孔区域307表示层堆叠体346的部分。沟道孔区域307可以包括沟道孔350和形成于栅极线缝隙中的阵列公共源极。栅极线缝隙沿第一横向方向(即，X方向)延伸。隔离区308被形成为接近该芯片边缘和与该芯片边缘相邻的平面1并且在这两者之间延伸。在隔离区308中，可以布置分层隔离结构，所述分层隔离结构包括相互交替堆叠的第一电介质层341和第二电介质层342。可以在与制作隔离区304和306时相同的工艺中形成隔离区308，在该工艺期间，部分地蚀刻掉第二电介质层342，并且可以在该蚀刻工艺之后保留第二电介质层342的接近该芯片边缘的一些部分。第二电介质层342的靠近该芯片边缘的剩余部分和第一电介质层341的部分形成了隔离区308中的分层隔离结构。来自层堆叠体346和该分层隔离结构的第一电介质层341含有相同的材料。此外，层堆叠体346的和分层隔离层的对应第一电介质层341是同时形成的。在垂直方向上，隔离区308中的分层隔离结构可以朝衬底310延伸，并且抵达与半导体层331相邻的区域。在X-Y平面内，该分层隔离结构可以被形成到该芯片边缘和与该芯片边缘相邻的平面1之间，并且沿平行于该芯片边缘(即，平行于X方向)的方向延伸。因而，该分层隔离结构在隔离区308内的沿其延伸的方向与第一横向方向可以相互平行。

芯片301可以具有沿线GG’和HH’的划片道(street)，并且使用这些划片道对芯片301划片或切割。划片道可以具有分层隔离结构，而非处于伪阶梯结构之间的电介质层。在一些实施例中，可以将划片道布置为通过分层隔离结构的中间区域。因而，芯片301的四个管芯每者可以被分层隔离结构包围。照此，与包含伪阶梯结构的边缘区域相比，可以将更少的面积用于管芯的边缘区域内的隔离。

因而，3D存储结构300可以具有用于在存储平面之间的和边缘区域中的隔离的更少的阶梯区域。照此，可以增大芯片301的有效面积，并且可以在各存储平面302当中引发更少的应力。

尽管在本说明书中通过使用具体实施例描述了本公开的原理和实施方式，但是前文对实施例的描述仅意在辅助对本公开的理解。此外，可以对前述不同实施例的特征进行组合，以形成额外的实施例。本领域普通技术人员可以根据本公开的思路对所述的具体实施方式和应用范围做出修改。因而，不应将说明书的内容理解成是对本公开的限制。