用于具有成对串结构的3D闪存存储器的自适应通过电压

背景技术

半导体存储器广泛用于各种电子设备，例如蜂窝电话、数码相机、个人数字助理、医疗电子设备、移动计算设备和非移动计算设备。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪存(例如，NAND型闪存和NOR型闪存)和电可擦除可编程只读存储器(EEPROM)。

闪存和EEPROM通常都使用浮栅晶体管。对于每个浮栅晶体管，浮栅位于浮栅晶体管的沟道区上方并与之绝缘。沟道区位于浮栅晶体管的源极区和漏极区之间。控制栅位于浮栅上方并与浮栅绝缘。浮栅晶体管的阈值电压可以通过设置存储在浮栅上的电荷量来控制。浮栅上的电荷量通常使用福勒-诺德海姆(F-N)隧穿或热电子注入来控制。调节阈值电压的能力允许浮栅晶体管能够充当非易失性存储元件或存储器单元。在一些情况下，通过编程和读取多个阈值电压或阈值电压范围，可以提供每个存储器单元(即，多电平或多态存储器单元)一个以上的数据位。

NAND闪存结构通常将多个存储器单元晶体管(例如，浮栅晶体管或电荷俘获晶体管)与两个选择栅极(例如，漏极侧选择栅极和源极侧选择栅极)串联布置并位于两个选择栅极之间。串联的存储器单元晶体管和选择栅极可以被称为NAND串。近年来，为了降低每位的成本，NAND闪存已经被缩小尺寸。然而，随着工艺几何尺寸的缩小，出现了许多设计和工艺挑战。这些挑战包括存储器单元特性的可变性随工艺、电压和温度而增加以及编程干扰的增加。

附图说明

类似编号的元件是指不同的图中的共同部件。

图1是描绘存储器系统的一个实施方案的框图。

图2是存储器管芯的一个实施方案的框图。

图3是单片三维存储器结构的一个实施方案的一部分的透视图。

图4A是具有两个平面的存储器结构的框图。

图4B描绘了存储器单元的块的一部分的顶视图。

图4C描绘了存储器单元的块的一部分的剖视图。

图4D描绘了选择栅极层和字线层的视图。

图4E是存储器单元的竖直列的剖视图。

图4F是多个NAND串的示意图，示出了多个子块。

图5描绘了阈值电压分布。

图6是描述将数据值分配给数据状态的一个示例的表。

图7A描绘了四个NAND串的一个实施方案。

图7B描绘了包括四组NAND串的NAND结构的一个实施方案。

图7C至图7H描绘了包括四个子块的物理存储器块的各种实施方案。

图8A描绘了包括四个NAND串的存储器阵列的一个实施方案。

图8B描绘了包括两组NAND串的存储器阵列的一个实施方案。

图8C描绘了包括两组NAND串的存储器阵列的另一个实施方案。

图8D描绘了包括三组NAND串的存储器阵列的一个实施方案。

图9A是描述用于对存储器阵列内的存储器单元进行编程的过程的一个实施方案的流程图。

图9B是描述用于对存储器阵列内的存储器单元进行编程的过程的另选实施方案的流程图。

具体实施方式

本发明描述了用于在对存储器阵列的各部分进行编程时(诸如，在对三维非易失性存储器阵列内的NAND串的子块或子集进行编程时)减少编程干扰的技术。存储器阵列可以包括存储器单元的串(例如，竖直NAND串)并且可以使用掩埋源极线来制造，使得存储器阵列内的子块或串组可以在水平方向(例如，字线方向)和竖直方向(例如，竖直NAND串方向)两者上被单独选择或未选择。存储器阵列可以包括第一组NAND串和第二组NAND串。第一组NAND串和第二组NAND串可以共享连接到这些NAND串的漏极侧选择栅极的漏极侧端的共同位线并且/或者共享连接到这些NAND串的源极侧选择栅极的栅极的共同源极侧选择栅极线。第一组NAND串可以包括第一组存储器单元，并且第二组NAND串可以包括第二组存储器单元。在对第一组存储器单元进行编程期间，可以向存储器阵列的未选择字线施加第一通过电压(例如，7V)，并且随后在对第二组存储器单元进行编程期间，可以向存储器阵列的这些未选择字线施加大于第一通过电压的第二通过电压(例如，9V)。在这种情况下，在对第二组存储器单元进行编程期间施加第二通过电压可以减少影响第一组存储器单元的编程干扰的量。

第二通过电压从第一通过电压的增大的幅值可以取决于第一组存储器单元内的存储器单元的总数量、存储器阵列内的串组的总数量、第一组存储器单元经历的编程/擦除循环的数量、第一组存储器单元的编程和第二组存储器单元的编程之间的温度差和/或第一组存储器单元的编程和第二组存储器单元的编程之间的时间量。在一个示例中，如果仅存在两组不同的NAND串，则第二通过电压的增大的幅值可以被设置为第二电压(例如，2V)；然而，如果存在多于两组不同的NAND串，则第二通过电压的增大的幅值可以被设置为小于第二电压的第一电压(例如，1V)。在另一个示例中，如果用于第一组存储器单元的编程/擦除循环的数量小于五，则第二通过电压的增大的幅值可以被设置为第二电压(例如，2V)；然而，如果第一组存储器单元的编程/擦除循环的数量等于或大于五，则第二通过电压的增大的幅值可以被设置为小于第二电压的第一电压(例如，1V)。在另一个示例中，如果第一组NAND串包括两个NAND串，则第二通过电压的增大的幅值可以被设置为第二电压(例如，2V)；然而，如果第一组NAND串包括多于两个NAND串，则第二通过电压的增大的幅值可以被设置为小于第二电压的第一电压(例如，1V)。当对后续NAND串组进行编程时自适应地增大施加到未选择字线的后续通过电压的幅值的一个技术益处是，与当对存储器阵列内的所有NAND串组进行编程时施加单一通过电压相比，可以减少编程干扰并且总体上可以最小化功率消耗。

在一个实施方案中，存储器阵列可以包括四个NAND串，其中第一组NAND串包括两个NAND串，并且第二组NAND串包括两个NAND串。在对第一组NAND串进行编程期间，可以施加具有第一电压幅值(例如，8V)的通过电压；在对第二组NAND串进行编程期间，可以施加具有大于第一电压幅值的第二电压幅值(例如，10V)的通过电压。在另一个实施方案中，存储器阵列可以包括四个NAND串，其中第一组NAND串包括三个NAND串，并且第二组NAND串包括剩余的NAND串。在对第一组NAND串进行编程期间，可以施加具有第一电压幅值(例如，8V)的通过电压；在对第二组NAND串进行编程期间，可以施加具有大于第一电压幅值但小于第二电压幅值的第三电压幅值(例如，9V)的通过电压。在这种情况下，对于2:2NAND串分组，在对第二组NAND串进行编程期间施加的通过电压可以大于对于3:1NAND串分组施加的通过电压。对于3:1NAND串分组，在对第二组NAND串进行编程期间施加的通过电压减小的一个原因是，当第二组NAND串内的存储器单元的数量减少时，第一组NAND串的存储器单元经历电压应力的时间量也减少。

在另一个实施方案中，存储器阵列可以包括第一组NAND串和第二组NAND串。在检测到第一组NAND串已经经历编程干扰(例如，通过检测使用第一组NAND串存储的数据内的位错误)时，用于对存储器阵列进行编程的控制器可以调整(例如，减少)第二组NAND串内的NAND串的数量和/或增大在对第二组NAND串进行编程期间施加的通过电压。在一个示例中，在检测到第一组NAND串已经历编程干扰时，控制器可以将第二组NAND串内的NAND串的数量从两个NAND串减少到一个NAND串。在另一个示例中，在检测到第一组NAND串已经历编程干扰时，控制器可以使在对第二组NAND串进行编程期间施加的通过电压增大200mV。

在一些编程方法中，跨所有NAND串对连接到存储器阵列内的相同字线的存储器单元进行编程，同时向未选择字线施加相同通过电压。利用自适应通过电压方法，施加到第一组NAND串内的连接到第一字线的第一组存储器单元的通过电压不同于施加到第二组NAND串内的连接到相同第一字线的第二组存储器单元的通过电压。在一个实施方案中，如果在第一组存储器单元内检测到位错误(例如，由编程干扰引起)，则第二组存储器单元可以被划分为两组存储器单元以便减少每组内的存储器单元的数量。在一个示例中，第二组存储器单元可以与四个NAND串对应，该四个NAND串可以被划分为两组两个NAND串。

存储器阵列可以使用掩埋源极线来制造，使得存储器阵列内的子块可以在水平方向(例如，字线方向)和竖直方向(例如，竖直NAND串方向)两者上被单独选择或未选择。存储器阵列可以包括多个子块，这些子块是可单独选择的，并且共享位线和/或源极侧选择栅极线。存储器阵列可以包括多个可单独选择的子块，这些子块包括同一NAND串的不同部分，其中多个子块中的第一子块连接到NAND串的漏极侧选择栅极，并且多个子块中的第二子块连接到NAND串的源极侧选择栅极。在一个示例中，存储器阵列可以包括四个子块，其中四个子块中的两个子块在物理存储器块中竖直布置(例如，两个子块中的第一子块物理地形成在两个子块中的第二子区之上)，并且其中NAND串的第一部分与两个子块中的第一子块对应，并且NAND串的第二部分与两个子块中的第二子块对应。

增加竖直NAND串的串长度或增加每个物理存储器块的字线层数的一个技术问题是，物理存储器块的总大小也将增加(例如，从9MB到36MB)。较大的存储器块大小可能会导致垃圾收集不方便，并由于坏块数量的增加而降低存储器块效率。每个物理存储器块使用两个或更多个掩埋源极线的一个技术优点是，物理存储器块内的较小子块可以被单独选择和未选择，从而提高区效率和促进垃圾收集。

在一个实施方案中，非易失性存储系统可以包括一个或多个二维非易失性存储器单元阵列。二维存储器阵列内的存储器单元可以形成单层存储器单元，并且可以经由控制线(例如，字线和位线)在X和Y方向上选择。在另一个实施方案中，非易失性存储系统可以包括一个或多个单片三维存储器阵列，其中两层或更多层存储器单元可以形成在没有任何中间衬底的单个衬底之上。在一些情况下，三维存储器阵列可以包括一个或多个竖直列的存储器单元，这些存储器单元位于衬底上方并与衬底正交，或者基本上与衬底正交(例如，在与衬底正交的法向量的2度至5度范围内)。在一个示例中，非易失性存储系统可以包括具有竖直位线或与半导体衬底正交布置的位线的存储器阵列。衬底可以包括硅衬底。存储器阵列可以包括各种存储器结构，包括平面NAND结构、竖直NAND结构、位成本可缩放(BiCS)NAND结构、3D NAND结构或3D ReRAM结构。

图1是实现本发明的技术的存储器系统100的一个实施方案的框图，该技术包括避免由于过编程而导致的不可恢复错误的对策。在一个实施方案中，存储器系统100是固态驱动器(“SSD”)。存储器系统100也可以是存储卡、USB驱动器或其他类型的存储系统。本发明的技术不限于任何一种类型的存储器系统。存储器系统100连接到主机102，主机可为计算机、服务器、电子设备(例如，智能电话、平板电脑或其他移动设备)、器具或使用存储器并具有数据处理能力的另一装置。在一些实施方案中，主机102与存储器系统100分离但连接到其上。在其他实施方案中，存储器系统100嵌入在主机102内。

图1中描绘的存储器系统100的部件为电子电路。存储器系统100包括连接到一个或多个存储器管芯130和本地高速易失性存储器140(例如，DRAM)的控制器120。一个或多个存储器管芯130各自包括多个非易失性存储器单元。下面提供关于每个存储器管芯130的结构的更多信息。控制器120使用本地高速易失性存储器140来执行某些功能。例如，本地高速易失性存储器140将逻辑存储在物理地址转换表(“L2P表”)中。

控制器120包括连接到主机102并与其通信的主机接口152。在一个实施方案中，主机接口152提供PCIe接口。也可使用其他接口，诸如SCSI、SATA等。主机接口152还连接到片上网络(NOC)154。NOC是集成电路上的通信子系统。NOC可跨越同步和异步时钟域，或者使用非时钟的异步逻辑。NOC技术将网络理论和方法应用于片上通信，并且与常规总线和交叉开关互连相比带来了显著的改善。与其他设计相比，NOC提高了片上系统(SoC)的可扩展性以及复杂SoC的电源效率。NOC的导线和链路由许多信号共享。由于NOC中的所有链路可在不同的数据分组上同时运行，因此实现了高度并行。因此，随着集成子系统的复杂性不断增大，与先前的通信架构(例如，专用的点对点信号线、共享总线或具有桥的分段总线)相比，NOC提供增强的性能(诸如吞吐量)和可扩展性。在其他实施方案中，NOC 154可由总线替换。处理器156、ECC引擎158、存储器接口160和DRAM控制器164连接到NOC 154并与其通信。DRAM控制器164用于操作本地高速易失性存储器140(例如，DRAM)并与其通信。在其他实施方案中，本地高速易失性存储器140可为SRAM或另一种类型的易失性存储器。

ECC引擎158执行错误校正服务。例如，ECC引擎158根据实现的ECC技术执行数据编码和解码。在一个实施方案中，ECC引擎158是由软件编程的电子电路。例如，ECC引擎158可为可编程的处理器。在其他实施方案中，ECC引擎158是不具有任何软件的定制的专用硬件电路。在另一个实施方案中，ECC引擎158的功能由处理器156实现。

处理器156执行各种控制器存储器操作，诸如编程、擦除、读取以及存储器管理过程。在一个实施方案中，处理器156由固件编程。在其他实施方案中，处理器156是不具有任何软件的定制的专用硬件电路。处理器156还实现转换模块，作为软件/固件过程或作为专用硬件电路。在许多系统中，使用与一个或多个存储器管芯相关联的物理地址将非易失性存储器向内寻址到存储系统。然而，主机系统将使用逻辑地址来寻址各种存储器位置。这使主机能够将数据分配给连续的逻辑地址，同时存储系统空闲下来按希望的那样在一个或多个存储器管芯的位置间存储数据。为了实现这种系统，控制器(例如，转换模块)在由主机使用的逻辑地址与由存储器管芯使用的物理地址之间执行地址转换。一个示例性具体实施是维护识别逻辑地址与物理地址之间的当前转换的表(即，上述L2P表)。L2P表中的条目可包括逻辑地址和对应物理地址的标识。虽然逻辑地址到物理地址表(或L2P表)包括字词“表”，但它们不必是字面意义上的表。而是，逻辑地址到物理地址表(或L2P表)可为任何类型的数据结构。在一些示例中，存储系统的存储器空间非常大，以致于本地存储器140不能保存所有L2P表。在这种情况下，将整组L2P表存储在存储器管芯130中，并且将L2P表的子集高速缓存(L2P高速缓存)在本地高速易失性存储器140中。

存储器接口160与一个或多个存储器管芯130通信。在一个实施方案中，存储器接口提供切换模式接口。也可使用其他接口。在一些示例性具体实施中，存储器接口160(或控制器120的另一部分)实现用于向一个或多个存储器管芯传输数据以及从一个或多个存储器管芯接收数据的调度器和缓冲器。

图2是存储器管芯300的一个实施方案的功能框图。图1的一个或多个存储器管芯130中的每一个都可以实现为图2的存储器管芯300。图2中描绘的部件为电子电路。在一个实施方案中，每个存储器管芯300包括存储器结构326、控制电路310和读/写电路328。存储器结构326能够经由行解码器324由字线来寻址，并且经由列解码器332由位线来寻址。读/写电路328包括多个感测块350(该多个感测块包括SB1、SB2、…、SBp(感测电路))并且允许多个存储器单元中的一个(或多个)数据页面被并行读取或并行编程(写入)。在一个实施方案中，每个感测块都包括感测放大器和连接到位线的一组锁存器。锁存器存储要写入的数据和/或已读取的数据。感测放大器包括位线驱动器。命令和数据经由线路319在控制器与存储器管芯300之间传输。在一个实施方案中，存储器管芯300包括连接到线路118的一组输入和/或输出(I/O)引脚。

控制电路310与读/写电路328协作以在存储器结构326上执行存储器操作(例如，写入、读取、擦除等)。在一个实施方案中，控制电路310包括状态机312、片上地址解码器314、功率控制电路316和温度传感器电路318。状态机312提供存储器操作的管芯级控制。在一个实施方案中，状态机312可由软件编程。在其他实施方案中，状态机312不使用软件并且完全地在硬件(例如，电子电路)中实现。在一些实施方案中，状态机312可以被可编程的微控制器或微处理器替换。在一个实施方案中，控制电路310包括缓冲器，诸如寄存器、ROM熔丝和用于存储默认值(诸如基极电压和其他参数)的其他存储设备。温度传感器电路318检测存储器管芯300处的当前温度。

在一些实施方案中，存储器管芯300内的一个或多个部件(单独地或组合地)可被称为管理或控制电路。例如，一个或多个管理或控制电路可包括控制电路310、状态机312、解码器314、功率控制316、感测块350或读/写电路328中的任何一者或组合。一个或多个管理电路或一个或多个控制电路可执行或促进一个或多个存储器阵列操作，包括擦除、编程或读取操作。

片上地址解码器314将控制器120使用的地址之间的地址接口提供给解码器324和解码器332所用的硬件地址。功率控制模块316控制在存储器操作期间供应给字线和位线的功率和电压。功率控制模块316可以包括用于产生电压的充电泵。

出于本文件的目的，控制电路310、读/写电路328和解码器324/332包括用于存储器结构326的控制电路的一个实施方案。在其他实施方案中，支持存储器结构326并在其上工作的其他电路可被称为控制电路。例如，在一些实施方案中，控制器可作为控制电路工作或者可为控制电路的一部分。在一些实施方案中，控制器与控制电路310、读/写电路328和解码器324/332相结合地包括控制电路的一个实施方案。在另一个实施方案中，状态机312包括控制电路。在另一个实施方案中，主机可提供控制电路。

在一个实施方案中，存储器结构326包括非易失性存储器单元的单片三维存储器阵列，其中多个存储器级形成在单个衬底诸如晶圆上方。存储器结构可以包括在存储器单元阵列的一个或多个物理层中单片地形成的任何类型的非易失性存储器，其具有设置在硅(或其他类型)衬底上方的有源区域。在一个示例中，存储器结构326的非易失性存储器单元包括具有电荷捕集材料的竖直NAND串，诸如例如在美国专利9,721,662中所述的，该专利全文以引用方式并入本文。NAND串包括由沟道连接的存储器单元。

在另一个实施方案中，存储器结构326包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮栅的NAND闪存存储器单元，诸如例如在美国专利9,082,502中所述的，该专利全文以引用方式并入本文。也可使用其他类型的存储器单元(例如，NOR型闪存存储器)。

包括在存储器结构326中的存储器阵列架构或存储器单元的确切类型不限于上述示例。许多不同类型的存储器阵列架构或存储器单元技术可用于形成存储器结构326。实现本文提出的要求保护的新实施方案不需要特定的非易失性存储器技术。用于存储器结构326的存储器单元的合适技术的其他示例包括铁电存储器(FeRAM或FeFET)、ReRAM存储器、磁阻存储器(例如，MRAM、自旋转移扭矩MRAM、自旋轨道扭矩MRAM)、相变存储器(例如，PCM)等。用于存储器结构326的架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、竖直位线阵列等。

ReRAM、或PCMRAM、交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由X线和Y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。

磁阻存储器(MRAM)通过磁存储元件存储数据。元件由两个铁磁板形成，每个铁磁板可保持磁化，由薄的绝缘层隔开。两个板中的一个是设置为特定极性的永磁体；可以改变另一个板的磁化以匹配外磁场的磁化来存储内存。存储器设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。

相变存储器(PCM)利用了硫属化合物玻璃的独特性能。一个实施方案使用Ge2Sb2Te5合金以通过电加热相变材料来实现相变。编程剂量是不同幅值和/或长度的电脉冲，从而导致相变材料的不同电阻值。

本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构，但涵盖了在本文所述和如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。

图3是可包括存储器结构326的单片三维存储器阵列的一个示例性实施方案的一部分的透视图，该存储器结构包括被布置为竖直NAND串的多个非易失性存储器单元。例如，图3示出了一个存储器块的一部分。所描绘的结构包括一组位线BL，其位于交替的介电层和导电层的堆叠上方。出于示例目的，将介电层中的一个标记为D，并且将导电层中的一个(也被称为字线层)标记为W。交替的介电层和导电层的数量可以基于特定具体实施要求而变化。一组实施方案包括108个至300个交替的介电层和导电层。一个示例实施方案包括96个数据字线层、8个选择层、6个虚设字线层和110个介电层。也可以使用多于或少于108至300个层。如将在下面所说明，交替的介电层和导电层被局部互连LI分成四个“指状部”。图3示出了两个指状部和两个局部互连件LI。源极线层SL位于交替的介电层和字线层下方。在交替的介电层和导电层的堆叠中形成存储器孔。例如，存储器孔被标记为MH。需注意，在图3中，介电层被描绘为透视图，使得读者可以看到位于交替的介电层和导电层的堆叠中的存储器孔。在一个实施方案中，通过用包括电荷捕集材料的材料填充存储器孔以形成存储器单元的竖直列来形成NAND串。每个存储器单元可以存储一个或多个数据位。下面关于图4A至图4F提供包括存储器结构126的三维单片存储器阵列的更多细节。

图4A是说明存储器结构326的一个示例性组织的框图，该存储器结构被分为两个平面302和304。然后，将每个平面分成M个块。在一个示例中，每个平面具有约2000个块。然而，也可以使用不同数量的块和平面。在一个实施方案中，存储器单元的块是擦除单位。即，一个块的所有存储器单元一起被擦除。在其他实施方案中，可以出于其他原因将存储器单元分组为块，诸如为了组织存储器结构126以启用信令和选择电路。在一些实施方案中，块表示一组连接的存储器单元，因为块的存储器单元共享一组公共的字线。

图4B至图4F描绘了示例性三维(“3D”)NAND结构，其对应于图3的结构并且可用于实现图2的存储器结构326。图4B是描绘来自存储器结构326的一个块的一部分的顶视图的框图。图4B中描绘的框的部分对应于图4A的框2中的部分306。从图4B中可以看出，图4B中描绘的块沿332的方向延伸。在一个实施方案中，存储器阵列具有许多层；然而，图4B仅示出了顶层。

图4B描绘了表示竖直列的多个圆圈。竖直列中的每一个包括多个选择晶体管(也称为选择栅极或选取栅极)和多个存储器单元。在一个实施方案中，每个竖直列实现一个NAND串。例如，图4B描绘了竖直列422、432、442和452。竖直列422实现NAND串482。竖直列432实现NAND串484。竖直列442实现NAND串486。竖直列452实现NAND串488。下面提供了竖直列的更多细节。由于图4B中描绘的块在箭头330的方向上和在箭头332的方向上延伸，因此该块包括比图4B中描绘的更多的竖直列

图4B还描绘了一组位线415，包括位线411、412、413、414、……、419。图4B示出了二十四个位线，因为仅示出了该块的一部分。设想的是，多于二十四个位线连接到该块的竖直列。表示竖直列的每个圆圈都有一个“x”以指示其与一个位线连接。例如，位线414连接到竖直列422、432、442和452。

图4B中描绘的块包括一组局部互连402、404、406、408和410，该组局部互连将各个层连接到在竖直列下方的源极线。局部互连402、404、406、408和410还用于将块的每个层分为四个区域；例如，图4B中描绘的顶层被分为区域420、430、440和450，这些区域被称为指状部。在实现存储器单元的块的层中，这四个区域被称为字线指状部，它们被局部互连分开。在一个实施方案中，在块的公共级上的字线指状部连接在一起以形成单一字线。在另一个实施方案中，在同一级上的字线指状部不连接在一起。在一个示例性实施方式中，位线仅连接到区域420、430、440和450中的每个中的一个竖直列。在该实施方式中，每个块具有十六行活动列，并且每个位线连接到每个块中的四个行。在一个实施方案中，连接到公共位线的所有四个行都连接到同一字线(经由连接在一起的在同一级上的不同字线指状部)；因此，系统使用源极侧选择线和漏极侧选择线来选择四个中的要进行存储器操作(编程、验证、读取和/或擦除)的一个(或另一个子集)。

尽管图4B示出了在一个块中每个区域具有四行竖直列，四个区域就有十六行竖直列，但是这些确切数字是示例性实施方式。其他实施方案可以包括每一块更多或更少的区域、每一区域更多行或更少行的竖直列、以及每一块更多行或更少行的竖直列。

图4B还示出了竖直列是交错的。在其它实施方案中，可以使用不同交错模式。在一些实施方案中，竖直列不交错。

图4C描绘了三维存储器结构326的一个实施方案的一部分，示出了沿图4B的线AA的剖视图。该剖视图切穿竖直列432和434以及区域430(参见图4B)。图4C的结构包括：四个漏极侧选择层SGD0、SGD1、SGD2和SGD3；四个源极侧选择层SGS0、SGS1、SGS2和SGS3；六个虚设字线层DD0、DD1、DS0、DS1、WLDL、WLDU；以及九十六个数据字线层WLL0至WLL95，这些数据字线层用于连接到数据存储器单元。其他实施方案可实现多于或少于四个漏极侧选择层、多于或少于四个源极侧选择层、多于或少于六个虚设字线层，以及多于或少于九十六个字线层。竖直列432和434被描绘为突出穿过漏极侧选择层、源极侧选择层、虚设字线层以及字线层。在一个实施方案中，每个竖直列都包括竖直NAND串。例如，竖直列432包括NAND串484。在竖直列和下面列出的层之下的是衬底101、衬底上的绝缘膜454以及源极线SL。竖直列432的NAND串在堆叠的底部处具有源极端并且在堆叠的顶部处具有漏极端。与图4B一致，图4C示出了经由连接器415连接到位线414的竖直列432。还描绘了局部互连404和406。

为了便于引用，漏极侧选择层SGD0、SGD1、SGD2和SGD3；源极侧选择层SGS0、SGS1、SGS2和SGS3；虚设字线层DD0、DD1、DS0、DS1、WLDL和WLDU；以及字线层WLL0至WLL95被统称为导电层。在一个实施方案中，导电层由TiN和钨的组合制成。在其他实施方案中，可以使用其他材料形成导电层，诸如掺杂的多晶硅、金属(诸如钨或金属硅化物)。在一些实施方案中，不同导电层可以由不同材料形成。在导电层之间的是介电层DL0至DL111。例如，介电层DL104在字线层WLL94上方并且在字线层WLL95下方。在一个实施方案中，介电层由SiO

非易失性存储器单元沿竖直列形成，该竖直列延伸穿过堆叠中的交替的导电层和介电层。在一个实施方案中，存储器单元布置在NAND串中。字线层WLL0至WLL95连接到存储器单元(也称为数据存储器单元)。虚设字线层DD0、DD1、DS0、DS1、WLDL和WLDU连接到虚设存储器单元。虚设存储器单元不存储主机数据并且没有资格存储主机数据(从主机提供的数据，诸如来自主机用户的数据)，而数据存储器单元有资格存储主机数据。在一些实施方案中，数据存储器单元和虚设存储器单元可具有相同结构。虚设字线连接到虚设存储器单元。漏极侧选择层SGD0、SGD1、SGD2和SGD3用于将NAND串与位线电连接和断开。源极侧选择层SGS0、SGS1、SGS2和SGS3用于将NAND串与源极线SL电连接和断开。

图4C还示出了接合区域。在一个实施方案中，蚀刻与介电层混合的九十六个字线层是昂贵和/或具有挑战性的。为了减轻这种负担，一个实施方案包括铺设与介电层交替的四十八个字线层的第一堆叠，铺设接合区域，以及铺设与介电层交替的四十八个字线层的第二堆叠。接合区域定位在第一堆叠与第二堆叠之间。接合区域用于将第一堆叠连接到第二堆叠。在图4C中，第一堆叠被标记为“字线的下集”，并且第二堆叠被标记为“字线的上集”。在一个实施方案中，接合区域由与字线层相同的材料制成。在一个示例性具体实施组中，多条字线(控制线)包括交替的字线层和介电层的第一堆叠、交替的字线层和介电层的第二堆叠，以及第一堆叠与第二堆叠之间的接合区域，如图4C所示。

图4D描绘了图4C中部分地描绘的块的导电层(SGD0、SGD1、SGD2、SGD3、SGS0、SGS1、SGS2、SGS3、DD0、DD1、DS0、DS1以及WLL0至WLL95)的逻辑表示。如上面关于图4B所述，在一个实施方案中，局部互连402、404、406、408和410将导电层分成四个区域/指状部(或子块)。例如，字线层WLL94被划分成区域460、462、464和466。对于字线层(WLL0至WLL127)，这些区域被称为字线指状部；例如，字线层WLL126被划分成字线指状部460、462、464和466。例如，区域460是在一个字线层上的一个字线指状部。在一个实施方案中，在同一级上的四个字线指状部连接在一起。在另一个实施方案中，每个字线指状部作为单独的字线操作。

漏极侧选择栅极层SGD0(顶层)也被划分成区域420、430、440和450，也称为指状部或选择线指状部。在一个实施方案中，在同一级上的四个选择线指状部连接在一起。在另一个实施方案中，每个选择线指状部作为单独的字线操作。

图4E描绘了包括竖直列432(存储器孔)的一部分的图4C的区域429的剖视图。在一个实施方案中，竖直列是圆形的；然而，在其他实施方案中，可使用其他形状。在一个实施方案中，竖直列432包括由诸如SiO

图4E描绘了介电层DLL105、DLL104、DLL103、DLL102和DLL101，以及字线WLL95、WLL94、WLL93、WLL92和WLL91。字线层中的每个字线层包括由氧化铝层477包围的字线区域476，该氧化铝层由阻挡氧化物(SiO

当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷捕集层473的一部分中。响应于字线区域476上的适当电压，这些电子通过隧穿电介质472从沟道471被吸引到电荷捕集层473中。存储器单元的阈值电压(Vth)与所存储的电荷量成比例地增大。在一个实施方案中，通过电子的福勒-诺得海姆(Fowler-Nordheim)隧穿到电荷捕集层中来实现编程。在擦除操作期间，电子返回到沟道或空穴被注入到电荷捕集层中以与电子重组。在一个实施方案中，使用经由诸如栅极感应的漏极泄漏(GIDL)的物理机制的空穴注入到电荷捕集层中来实现擦除。

图4F是图3至图4E中描绘的存储器的一部分的示意图。图4F示出了跨整个块延伸的物理字线WLL0至WLL95。图4F的结构对应于图4A至图4E的块2中的部分306，包括位线411、412、413、414、……、419。在该块内，每个位线连接到四个NAND串。漏极侧选择线SGD0、SGD1、SGD2和SGD3用于确定四个NAND串中的哪一个连接到相关联的位线。源极侧选择线SGS0、SGS1、SGS2和SGS3用于确定四个NAND串中的哪一个连接到公共源极线。还可以考虑将该块划分成四个子块SB0、SB1、SB2和SB3。子块SB0对应于由SGD0和SGS0控制的竖直NAND串，子块SB1对应于由SGD1和SGS1控制的竖直NAND串，子块SB2对应于由SGD2和SGS2控制的竖直NAND串，并且子块SB3对应于由SGD3和SGS3控制的竖直NAND串。

虽然图3至图4F的示例性存储器系统是包括具有电荷捕集材料的竖直NAND串的三维存储器结构，但是其他(2D和3D)存储器结构也可与本文所述的技术一起使用。

上面讨论的存储器系统可以被擦除、编程和读取。在成功编程过程(具有验证)结束时，在适当时，存储器单元的阈值电压应当在用于经编程的存储器单元的阈值电压的一个或多个分布内或在经擦除的存储器单元的阈值电压的分布内。图5是阈值电压与存储器单元数目的曲线图，并且示出了当每个存储器单元存储三位数据时存储器阵列的示例性阈值电压分布。然而，其他实施方案可以使用每一存储器单元其他数据容量(例如，诸如每一存储器单元一位数据、二位数据、四位数据或五位数据)。图5示出了八个阈值电压分布，其对应于八个数据状态。对于数据状态N，该数据状态N具有比数据状态N-1更高的阈值电压和比数据状态N+1更低的阈值电压。第一阈值电压分布(数据状态)S0表示被擦除的存储器单元。其他七个阈值电压分布(数据状态)S1至S7表示被编程的存储器单元，并且因此也称为编程状态或编程数据状态。在一些实施方案中，数据状态S1至S7可重叠，其中控制器122依赖错误校正来识别正在存储的正确数据。

图5示出了七个读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7，用于从存储器单元读取数据。通过测试(例如，执行感测操作)给定存储器单元的阈值电压是高于还是低于七个读取参考电压，系统可以确定存储器单元所处于的数据状态(即，S0、S1、S2、S3、……)。

图5还示出了七个验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7(也称为验证目标电压)。当将存储器单元编程为数据状态S1时，系统将测试这些存储器单元是否具有大于或等于Vv1的阈值电压。当将存储器单元编程为数据状态S2时，系统将测试存储器单元是否具有大于或等于Vv2的阈值电压。当将存储器单元编程为数据状态S3时，系统将确定存储器单元是否具有大于或等于Vv3的阈值电压。当将存储器单元编程为数据状态S4时，系统将测试这些存储器单元是否具有大于或等于Vv4的阈值电压。当将存储器单元编程为数据状态S5时，系统将测试这些存储器单元是否具有大于或等于Vv5的阈值电压。当将存储器单元编程为数据状态S6时，系统将测试这些存储器单元是否具有大于或等于Vv6的阈值电压。当将存储器单元编程为数据状态S7时，系统将测试这些存储器单元是否具有大于或等于Vv7的阈值电压。

在被称为全序列编程的一个实施方案中，存储器单元可从擦除的数据状态S0直接编程到编程数据状态S1至S7中的任一种。例如，可首先擦除要被编程的存储器单元的群体，使得该群体中的所有存储器单元处于擦除数据状态S0。然后，使用编程过程来将存储器单元直接编程到数据状态S1、S2、S3、S4、S5、S6和/或S7中。例如，虽然一些存储器单元正在从数据状态S0编程到数据状态S1，但其他存储器单元正在从数据状态S0编程到数据状态S2和/或从数据状态S0编程到数据状态S3，以此类推。图5的箭头表示全序列编程。除全序列编程之外，本文所述的技术还可与其他类型的编程(包括但不限于多级编程/多相编程)一起使用。

图5的每个阈值电压分布(数据状态)对应于存储在存储器单元中的一组数据位的预确定值。编程到存储器单元中的数据与存储器单元的阈值电压电平之间的具体关系取决于存储器单元采用的数据编码方案。在一个实施方案中，使用格雷码分配将数据值分配到阈值电压范围，使得如果存储器的阈值电压错误地移位到其相邻物理状态，那么将仅影响一个位。

图6是描述将数据值分配给数据状态的一个示例的表。在图6的表中，S0＝111(擦除状态)，S1＝110，S2＝100，S3＝000，S4＝010，S5＝011，S6＝001，并且S7＝101。也可以使用数据的其他编码。本文所公开的技术不需要特定的数据编码。在一个实施方案中，当块经受擦除操作时，所有存储器单元被移动到数据状态S0，即擦除状态。

一般来讲，在验证操作和读取操作期间，将所选择的字线连接到电压(参考信号的一个示例)，该电压的电平针对每个读取操作(例如，参见图5的读取参考电压Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7)或验证操作(例如，参见图5的验证参考电压Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)指定，以便确定相关存储器单元的阈值电压是否已经达到这个电平。在施加字线电压之后，测量存储器单元的传导电流以确定该存储器单元是否响应于施加到字线的电压而接通(被传导电流)。如果传导电流被测量为大于特定值，那么假设存储器单元被接通并且施加到字线的电压大于存储器单元的阈值电压。如果传导电流未测量为大于特定值，那么假设存储器单元未接通并且施加到字线的电压不大于存储器单元的阈值电压。在读取或验证过程期间，未选择的存储器单元在其控制栅极处被提供有一个或多个读取通过电压(也称为旁路电压)，使得这些存储器单元将作为通过栅极操作(例如，不管这些存储器单元是被编程还是被擦除都传导电流)。

有许多方法来在读取或验证操作期间测量存储器单元的传导电流。在一个示例中，以存储器单元对感测放大器中的专用电容器放电或充电的速率来测量该存储器单元的传导电流。在另一个示例中，所选择的存储器单元的传导电流允许(或不允许)包括存储器单元的NAND串对对应位线放电。在某时间段之后测量位线上的电压，以查看其是否已经放电。需注意，本文所述的技术可以与本领域中已知的用于验证/读取的不同方法一起使用。也可以使用本领域中已知的其他读取和验证技术。

如上所述，存储器单元可能变得过编程。例如，考虑旨在编程到数据状态S4的存储器单元的示例。编程过程被设计成将存储器单元的阈值电压从数据状态S0的阈值电压分布增加到数据S4的阈值电压分布，具体方式是：施加编程信号作为在幅值上增加步长大小的一组编程脉冲，并且在编程脉冲之间测试关于存储器单元的阈值电压是否达到Vv4。然而，由于编程/擦除循环导致的结构变化或编程速度提高，因此当存储器单元的阈值电压达到Vv4时，其也超过Vr5，这可能导致稍后读取存储器单元时出错。这是过编程的一个示例。如果少量存储器单元变得过编程，则读取期间的ECC过程可能能够校正错误。然而，如果太多存储器单元被过编程或出错，则ECC可能无法校正所有错误并且读取过程可能失败，从而导致数据丢失。

为了防止数据丢失，提出了非易失性存储系统包括在编程过程期间对过编程进行补偿的机制。即，在针对一组数据和目标存储器单元开始编程过程之后并且在针对该组数据和目标存储器单元完成编程过程之前，系统确定是否存在超过阈值数目的过编程存储器单元，如果是，则系统在编程过程的中途(例如，进行中)调整编程过程，以对到目前为止在当前正在执行的编程过程中发生的过编程进行补偿。

图7A描绘了四个NAND串705-708的一个实施方案。每个NAND串包括NAND串的第一部分(例如，对应于存储器单元晶体管704的第一层)、NAND串的第二部分(例如，对应于存储器单元晶体管702的第二层)、以及布置在NAND串的第一部分和NAND串的第二部分之间的层选择栅极晶体管703。层选择栅极晶体管703可以包括不带有在NMOS晶体管的沟道和NMOS晶体管的栅极之间的电荷俘获层的NMOS晶体管。

在一些实施方案中，两层存储器单元晶体管之间的电隔离可以通过偏置虚设字线DWL1和DWL0来执行，而不是将专用层选择栅极晶体管设置为非导通状态(例如，层选择栅极晶体管可以从NAND串中移除或省略)。NAND串的第一部分包括对应于字线WL0-WL47的存储器单元晶体管、连接到虚设字线DWL0且布置在层选择栅极晶体管703和连接到字线WL47的存储器单元晶体管之间的存储器单元晶体管、连接到源极侧的虚设字线WLDS1和WLDS0并且布置在连接到字线WL0的存储器单元晶体管和由源极侧选择栅极线SGS控制的源极侧选择栅极之间的存储器单元晶体管、以及由源极侧选择栅极线SGS和SGSB控制的源极侧选择栅极。NAND串的第二部分包括对应于字线WL48-WL95的存储器单元晶体管、连接到虚设字线DWL1并布置在层选择栅极晶体管703和连接到字线WL48的存储器单元晶体管之间的存储器单元晶体管、连接到漏极侧的虚设字线DD1和DD0并布置在连接到字线WL95的存储器单元晶体管和连接到SGD0的漏极侧选择栅极之间的存储器单元晶体管、以及由SGD0-SGD2控制的漏极侧选择栅极。如图7A所描绘的，源极线SL_0包括到NAND串705-706的源极侧连接，并且源极线SL_1包括到NAND串707-708的源极侧连接。源极线SL_0可以对应于第一掩埋源极线，并且源极线SL_1可以对应于与第一掩埋源极线电隔离的第二掩埋源极线。

图7B描绘了包括四组NAND串的NAND结构的一个实施方案。四组NAND串中的每一组都包括四个NAND串。第一组NAND串包括第一NAND串775，并且第二组NAND串包括第二NAND串776。第三组NAND串包括第三NAND串773，并且第四组NAND串包括第四NAND串774。如所描绘的，位线779连接到第一NAND串775、第二NAND串776、第三NAND串773和第四NAND串774。第一NAND串775包括对应于三条SGD漏极侧选择栅极线的三个漏极侧选择栅极晶体管、对应于DD0和DD1线的四个漏极侧虚设字线晶体管、对应于96条字线的96个存储器单元晶体管、位于96个存储器单元晶体管的中间以将48个存储器单元晶体管的顶层与48个存储器单元晶体管的底层隔离并由DWU0和DWL0线(DWU0和DWL0线可对应于图7A中的DWL1和DWL0，其中层选择栅极晶体管703被省略)驱动的虚设字线晶体管、对应于DS1线和DS0线的三个源极侧虚设字线晶体管、以及对应于源极侧选择栅极线SGS和SGSB的两个源极侧选择栅极晶体管。第一NAND串775和第二NAND串776都连接到掩埋源极线BSL_0。第三NAND串773和第四NAND串774都连接到掩埋源极线BSL_1。掩埋源极线BSL_0可以经由第一源极线连接777被偏置到第一电压(例如，到擦除电压)，并且掩埋源极线BSL_1可以经由第二源极线连接778被偏置到不同于第一电压的第二电压(例如，到0V)。在一些情况下，诸如在读取操作期间，第一源极线连接777和第二源极线连接778可以被偏置到相同的电压。如图所示，源极侧选择栅极线SGS和SGSB延伸跨越所有四组NAND串。

图7C描绘了包括四个子区块SB0-SB3的物理存储器块的一个实施方案。在存储器操作期间，可以选择子区块SB0 782，而不选择子区块SB1-SB3。在一个示例中，可以执行用于擦除子区块SB0 782内的存储器单元晶体管的擦除操作，同时子区块SB1-SB3未被选择，并且子区块SB1-SB3内的存储器单元晶体管在擦除操作期间不被擦除。如所描绘的，第一NAND串具有由漏极侧选择栅极线SGD0控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，第二NAND串具有由漏极侧选择栅极线SGD1控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，第三NAND串具有由漏极侧选择栅极线SGD2控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，并且第四NAND串具有由漏极侧选择栅极线SGD3控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极。第一NAND串和第二NAND串连接到第一掩埋源极线BSL_0。第三NAND串和第四NAND串连接到第二掩埋源极线BSL_1。位线BL0连接到由漏极侧选择栅极线SGD0-SGD3驱动的四个漏极侧选择栅极。在一个实施方案中，第一NAND串可以对应于图7B中的第一NAND串775，并且第二NAND串可以对应于图7B中的第二NAND串776。

图7D描绘了在子区块SB0的擦除操作期间图7C的物理存储器块的一个实施方案。如所描绘的，包括位线BL0的位线已经被设置为0V，漏极侧选择栅极线SGD0-SGD3已经被设置为0V，连接到子区块SB2和SB3内的存储器单元晶体管的栅极的字线已经被浮置，连接到子区块SB0和SB1内的存储器单元晶体管的栅极的字线已经被设置为0V，源极侧选择栅极线SGS0已经被设置为16V，第一掩埋源极线BSL_0已经被设置为22V的擦除电压，并且第二掩埋源极线BSL_1已经被设置为0V。在这些偏置条件下，子区块SB0内的存储器单元晶体管可被设置为擦除状态，而子区块SB1-SB3内的存储器单元晶体管未被选择且未被擦除。

图7E描绘了在子区块SB0的编程操作期间图7C的物理存储器块的一个实施方案。如所描绘的，包括位线BL0的位线已经被设置为0V或2V，这取决于电连接到位线的存储器单元晶体管是被编程还是被禁止编程(位线图案因此是数据相关的)，漏极侧选择栅极线SGD0-SGD1已经被设置为2V，漏极侧选择栅极线SGD2-SGD3已经被设置为0V，连接到子区块SB2和SB3内的存储器单元晶体管的栅极的字线已经被设置为8V的通过电压，连接到子区块SB0和SB1内的未选存储器单元晶体管的栅极的未选字线(UWL)已经被设置为8V的通过电压，连接到子区块SB0和SB1内的选定存储器单元晶体管的栅极的选定字线(SWL)已被设置为22V的编程电压，源极侧选择栅极线SGS0已被设置为0V，第一掩埋源极线BSL_0已被设置为2V，并且第二掩埋源极线BSL_1已被设置为0V。在这些偏置条件下，被选择用于编程的子区块SB0内的存储器单元晶体管可被设置为编程数据状态，而子区块SB1-SB3内的存储器单元晶体管未被选择且未被编程。

图7F描绘了包括四个子区块SB0-SB3的物理存储器块的一个实施方案。在存储器操作期间，可以选择子区块SB2 783，而不选择子区块SB0-SB1和SB3。在一个示例中，可以执行用于擦除子区块SB2 783内的存储器单元晶体管的擦除操作，同时子区块SB0-SB1和SB3未被选择，并且子区块SB0-SB1和SB3内的存储器单元晶体管在擦除操作期间不被擦除。如所描绘的，第一NAND串具有由漏极侧选择栅极线SGD0控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，第二NAND串具有由漏极侧选择栅极线SGD1控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，第三NAND串具有由漏极侧选择栅极线SGD2控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极，并且第四NAND串具有由漏极侧选择栅极线SGD3控制的漏极侧选择栅极和由源极侧选择栅极线SGS0控制的源极侧选择栅极。第一NAND串和第二NAND串连接到第一掩埋源极线BSL_0。第三NAND串和第四NAND串连接到第二掩埋源极线BSL_1。位线BL0连接到由漏极侧选择栅极线SGD0-SGD3驱动的四个漏极侧选择栅极。在一个实施方案中，第一NAND串可以对应于图7B中的第一NAND串775，并且第二NAND串可以对应于图7B中的第二NAND串776。

图7G描绘了在子区块SB2的擦除操作期间图7F的物理存储器块的一个实施方案。如所描绘的，包括位线BL0的位线已经被设置为22V的擦除电压，漏极侧选择栅极线SGD0-SGD1已经被设置为16V，漏极侧选择栅极线SGD2-SGD3已经被设置为0V，连接到子区块SB2和SB3内的存储器单元晶体管的栅极的字线已经被设置为0V，连接到子区块SB0和SB1内的存储器单元晶体管的栅极的字线已经被浮置，源极侧选择栅极线SGS0已经被设置为0V，第一掩埋源极线BSL_0已经被设置为0V，并且第二掩埋源极线BSL_1已经被设置为0V。在这些偏置条件下，子区块SB2内的存储器单元晶体管可被设置为擦除状态，而子区块SB0-SB1和SB3内的存储器单元晶体管未被选择且未被擦除。

图7H描绘了在子区块SB2的编程操作期间图7F的物理存储器块的一个实施方案。如所描绘的，包括位线BL0的位线已经被设置为0V或2V，这取决于电连接到位线的存储器单元晶体管是被编程还是被禁止编程。防止被禁止编程的存储器单元晶体管被编程。在编程操作期间施加到位线的位线电压取决于要被编程的数据模式。如图7H所描绘的，漏极侧选择栅极线SGD0-SGD1已经被设置为2V，漏极侧选择栅极线SGD2-SGD3已经被设置为0V，连接到子区块SB2和SB3内的未选存储器单元晶体管的栅极的未选字线(UWL)已经被设置为8V的通过电压，连接到子区块SB2和SB3内的选定存储器单元晶体管的栅极的选定字线(SWL)已经被设置为22V的编程电压，连接到子区块SB0和SB1内的存储器单元晶体管的栅极的字线已经被设置为0V的未选电压，源极侧选择栅极线SGS0已经被设置为0V，第一掩埋源极线BSL_0已经被设置为2V，并且第二掩埋源极线BSL_1已经被设置为0V。在这些偏置条件下，被选择用于编程的子区块SB2内的存储器单元晶体管可被设置为编程数据状态，而子区块SB0-SB1和SB3内的存储器单元晶体管未被选择且未被编程。

图8A描绘了包括四个NAND串的存储器阵列的一个实施方案。如所描绘的，NAND串Str0具有由漏极侧选择栅极线SGD0控制的漏极侧选择栅极，NAND串Str1具有由漏极侧选择栅极线SGD1控制的漏极侧选择栅极，NAND串Str2具有由漏极侧选择栅极线SGD2控制的漏极侧选择栅极，并且NAND串Str3具有由漏极侧选择栅极线SGD3控制的漏极侧选择栅极。用于四个NAND串的漏极侧选择栅极连接到位线BL。NAND串包括与字线WL0至WL95串联对应的96个存储器单元晶体管。用于四个NAND串的源极侧选择栅极由源极侧选择栅极线SGS控制并连接到源极线CELSRC。

在用于对连接到字线WL0的存储器单元进行编程的编程操作期间，选择的字线WL0将被偏置到选择的字线电压(例如，22V)，并且未选择字线WL1至WL95将被偏置到通过电压(例如，8V)。由SGD0至SGD3控制的漏极侧选择栅极可以通过将用于选择串的漏极侧选择栅极设置为导电状态，而将其他三个漏极侧选择栅极设置为非导电状态来选择NAND串中的一个NAND串。例如，为了对存储器单元802进行编程，可以将由SGD0控制的漏极侧选择栅极设置为导电状态，而将选择的字线WL0偏置到选择的字线电压并且将未选择字线WL1至WL95偏置到通过电压。对存储器单元802-805进行编程的顺序可为首先对存储器单元802进行编程，然后对存储器单元803进行编程，然后对存储器单元804进行编程，并且最后对存储器单元805进行编程。在已经对与字线WL0相关联的存储器单元802-805进行编程之后，可以对与待编程的下一个字线(例如，字线WL1)相关联的存储器单元进行编程。

图8B描绘了包括两组NAND串的存储器阵列的一个实施方案。第一组NAND串对-1连接到第一源极线CELSRC-1，并且第二组NAND串对-2连接到第二源极线CELSRC-2，该第二源极线CELSRC-2不同于第一源极线CELSRC-1并且以电的方式可与第一源极线CELSRC-1区分开。第一源极线CELSRC-1可以由第一源极线驱动器驱动，并且第二源极线CELSRC-2可以由第二源极线驱动器驱动。如所描绘的，第一组NAND串对-1包括具有由漏极侧选择栅极线SGD0控制的漏极侧选择栅极的NAND串Str0和具有由漏极侧选择栅极线SGD1控制的漏极侧选择栅极的NAND串Str1。第二组NAND串对-2包括具有由漏极侧选择栅极线SGD2控制的漏极侧选择栅极的NAND串Str2和具有由漏极侧选择栅极线SGD3控制的漏极侧选择栅极的NAND串Str3。用于四个NAND串Str0至Str3的漏极侧选择栅极连接到位线BL。NAND串中的每个NAND串包括与字线WL0至WL95串联对应的96个存储器单元晶体管。用于第一组NAND串对-1的源极侧选择栅极连接到第一源极线CELSRC-1，并且用于第二组NAND串对-2的源极侧选择栅极连接到第二源极线CELSRC-2。

在用于对连接到第一组NAND串对-1内的字线WL0的存储器单元进行编程的编程操作期间，选择的字线WL0将被偏置到选择的字线电压(例如，22V)，并且未选择字线WL1至WL95将被偏置到第一通过电压(例如，8V)。由SGD0至SGD3控制的漏极侧选择栅极可以选择第一组NAND串内的NAND串中的一个NAND串，以便对存储器单元812或存储器单元813进行编程。在已经对第一组NAND串对-1内的存储器单元812-813进行编程之后，接下来对与下一个字线WL1相关联的存储器单元814-815进行编程，然后最后对与字线WL95相关联的存储器单元816-817进行编程。在已经对第一组NAND串对-1的存储器单元812-817进行编程之后，可以执行用于对第二组NAND串对-2内的存储器单元进行编程的编程操作。

在用于对连接到第二组NAND串对-2内的字线WL0的存储器单元进行编程的编程操作期间，选择的字线WL0将被偏置到选择的字线电压(例如，22V)，并且未选择字线WL1至WL95将被偏置到第二通过电压(例如，10V)，该第二通过电压大于当对第一组NAND串内的存储器单元812-817进行编程时施加的第一通过电压。在用于对第二组NAND串对-2内的存储器单元818-819进行编程的编程操作期间的升高通过电压可以减少发生到第一组NAND串内的存储器单元812-817的编程干扰的量。在一个示例中，为了对存储器单元818进行编程，可以将由SGD2控制的漏极侧选择栅极设置为导电状态，而将选择的字线WL0偏置到选择的字线电压并且将未选择字线WL1至WL95偏置到第二通过电压。在对存储器单元819进行编程之前，可以将由SGD3控制的漏极侧选择栅极设置为导电状态，可以将由SGD0-SGD2控制的漏极侧选择栅极设置为非导电状态，可以将源极侧选择栅极设置为非导电状态(例如，通过将其源极侧选择栅极线偏置到0V)，可以将选选择的字线WL0偏置到选择的字线电压，并且可以将未选择的字线WL1至WL95偏置到大于第一通过电压(例如，9V)的第二通过电压(例如，10V)。

图8C描绘了包括两组NAND串的存储器阵列的另一个实施方案。第一组NAND串组-1连接到第一源极线CELSRC-1，并且第二组NAND串串-3连接到第二源极线CELSRC-2，该第二源极线CELSRC-2不同于第一源极线CELSRC-1并且/或者以电的方式可与第一源极线CELSRC-1区分开。第一源极线CELSRC-1可以由第一源极线驱动器驱动，并且第二源极线CELSRC-2可以由第二源极线驱动器驱动。在一些情况下，可以使用模拟多路复用器来选择哪个源极线驱动器驱动特定NAND串的源极侧端。

如图8C所描绘的，第一组NAND串组-1包括三个NAND串，该三个NAND串包括具有由漏极侧选择栅极线SGD0控制的漏极侧选择栅极的NAND串Str0、具有由漏极侧选择栅极线SGD1控制的漏极侧选择栅极的NAND串Str1和具有由漏极侧选择栅极线SGD2控制的漏极侧选择栅极的NAND串Str2。第二组NAND串串-3仅包括具有由漏极侧选择栅极线SGD3控制的漏极侧选择栅极的NAND串Str3。用于四个NAND串Str0至Str3的漏极侧选择栅极连接到位线BL。NAND串中的每个NAND串包括与字线WL0至WL95串联对应的96个存储器单元晶体管。用于第一组NAND串组-1的源极侧选择栅极连接到第一源极线CELSRC-1，并且用于第二组NAND串串-3的源极侧选择栅极连接到第二源极线CELSRC-2。

在用于对连接到第一组NAND串组-1内的字线WL0的存储器单元进行编程的编程操作期间，选择的字线WL0将被偏置到选择的字线电压(例如，22V)，并且未选择字线WL1至WL95将被偏置到第一通过电压(例如，8V)。由SGD0至SGD3控制的漏极侧选择栅极可以选择第一组NAND串内的NAND串中的一个NAND串，以便对存储器单元822、存储器单元823或存储器单元824进行编程。在已经对第一组NAND串组-1内的存储器单元822-824进行编程之后，接下来对与下一个字线WL1相关联的存储器单元825-827进行编程，然后最后对与字线WL95相关联的存储器单元828-830进行编程。在已经对第一组NAND串组-1的存储器单元822-830进行编程之后，可以执行用于对第二组NAND串串-3内的存储器单元进行编程的编程操作。

在用于对连接到第二组NAND串串-3内的字线WL0的存储器单元831进行编程的编程操作期间，选择的字线WL0可以被偏置到选择的字线电压(例如，22V)，并且未选择字线WL1至WL95可以被偏置到第二通过电压(例如，9V)，该第二通过电压大于当先前对第一组NAND串内的存储器单元822-830进行编程时施加的第一通过电压。在一些情况下，当第二组NAND串内串的数量减少时，通过电压中电压增大的量也可以减少。例如，如果第二组NAND串内的NAND串的数量包括两个NAND串，则所施加的通过电压可以增大2V；然而，如果第二组NAND串内的NAND串的数量包括仅一个NAND串，则所施加的通过电压可以增大1V。

在一些情况下，第一组NAND串可以包括两个或更多个NAND串。在一个示例中，第一组NAND串可以包括五个NAND串。在另一个示例中，第一组NAND串可以包括16个NAND串。

图8D描绘了包括三组NAND串的存储器阵列的一个实施方案。第一组NAND串对-1连接到第一源极线CELSRC-1，第二组NAND串串-2连接到可独立于第一源极线CELSRC-1偏置的第二源极线CELSRC-2，并且第三组NAND串串-3连接到可以独立于第一源极线CELSRC-1和第二源极线CELSRC-2偏置的第三源极线CELSRC-3。第一源极线CELSRC-1可以由第一源极线驱动器驱动，第二源极线CELSRC-2可以由第二源极线驱动器驱动，并且第三源极线CELSRC-3可以由第三源极线驱动器驱动。

在用于对连接到第一组NAND串对-1内的字线WL0的存储器单元进行编程的编程操作期间，选择的字线WL0可以被偏置到选择的字线电压(例如，22V)，并且未选择字线WL1至WL95可以被偏置到第一通过电压(例如，8V)。由SGD0至SGD3控制的漏极侧选择栅极可以选择第一组NAND串内的NAND串中的一个NAND串，以便对存储器单元842或存储器单元843进行编程。在已经对第一组NAND串内的存储器单元842-843进行编程之后，可以对与朝向漏极侧的下一个字线WL1相关联的存储器单元844-845进行编程，然后可以对与最靠近位线的字线WL95相关联的存储器单元846-847进行编程。在已经对第一组NAND串的存储器单元842-847进行编程之后，可以执行用于对第二组NAND串内的存储器单元进行编程的编程操作。

在用于对第二组NAND串内的存储器单元848-850进行编程的第二编程操作期间，选择的字线WL0可以被偏置到选择的字线电压(例如，22V)，并且未选择字线WL1至WL95可以被偏置到第二通过电压(例如，9V)，该第二通过电压大于当先前对第一组NAND串内的存储器单元842-847进行编程时施加的第一通过电压。随后，在用于对第三组NAND串内的存储器单元(诸如存储器单元851)进行编程的第三编程操作期间，选择的字线WL0可以被偏置到选择的字线电压(例如，22V)，并且未选择字线WL1至WL95可以被偏置到第三通过电压(例如，10V)，该第三通过电压大于当先前对第二组NAND串内的存储器单元848-850进行编程时施加的第二通过电压。

图9A是描述用于对存储器阵列内的存储器单元进行编程的过程的一个实施方案的流程图。存储器阵列可以与图2中的存储器结构326对应。在一个实施方案中，图9A的过程可以由控制电路(诸如图2中描绘的控制电路310)来执行。在另一个实施方案中，图9A的过程可以由一个或多个控制电路(诸如图1中的控制器120)来执行。

在步骤902中，识别存储器阵列内的第一组NAND串和第二组NAND串。第一组NAND串和第二组NAND串连接到位线。在一个示例中，第一组NAND串可以包括三个NAND串，诸如图8C中描绘的第一组NAND串组-1，并且第二组NAND串可以包括一个NAND串，诸如图8C中描绘的第二组NAND串串-3。第一组NAND串和第二组NAND串内的NAND串中的每个NAND串可以经由漏极侧选择栅极连接到位线。在步骤904中，识别存储器阵列内的第一字线，该第一字线连接到与第一组NAND串相关联的第一组存储器单元并且连接到与第二组NAND串相关联的第二组存储器单元。在一个示例中，第一字线可以与图8C中的字线WL1对应。

在步骤906中，确定第一通过电压和选择的字线电压。第一通过电压和选择的字线电压可以经由存储在非易失性存储器中的查找表来确定。第一通过电压和选择的字线电压可以基于存储器阵列内的字线位置确定。在步骤908中，在向存储器阵列内的其他字线(例如，字线WL2至WL95)施加第一通过电压并且向第一字线(例如，字线WL1)施加选择的字线电压时，对第一组存储器单元进行编程。在一个示例中，可以向图8C中的字线WL2至WL95施加第一通过电压(例如，9V)，并且向图8C中的字线WL1施加选择的字线电压(例如，22V)。

在步骤910中，确定包括第二组NAND串的NAND串的数量。在步骤912中，确定用于第一组NAND串的编程/擦除循环的数量。在一些情况下，当用于第一组NAND串的编程/擦除循环的数量增大时，第二通过电压也可以增大。在一个示例中，如果用于第一组NAND串的编程/擦除循环的数量大于编程/擦除循环的阈值数量(例如，大于五)，则第二通过电压可以被设置为10V；然而，如果用于第一组NAND串的编程/擦除循环的数量不大于编程/擦除循环的阈值数量，则第二通过电压可以被设置为9V。

在步骤914中，基于用于第二组NAND串的NAND串的数量和/或用于第一组NAND串的编程/擦除循环的数量确定不同于第一通过电压的第二通过电压。第二通过电压可以大于第一通过电压。在步骤916中，在向存储器阵列内的其他字线施加第二通过电压并且向第一字线施加选择的字线电压时，对第二组存储器单元进行编程。在一个示例中，第二组存储器单元可以包括图8C中的存储器单元831，可以向图8C中的字线WL1-WL95施加第二通过电压(例如，10V)，并且可以向图8C中的字线WL0施加选择的字线电压(例如，22V)。

图9B是描述用于对存储器阵列内的存储器单元进行编程的过程的另选实施方案的流程图。存储器阵列可以与图2中的存储器结构326对应。在一个实施方案中，图9B的过程可以由控制电路(诸如图2中描绘的控制电路310)来执行。在另一个实施方案中，图9B的过程可以由一个或多个控制电路(诸如图1中的控制器120)来执行。

在步骤942中，检测到在第一组NAND串内已经发生位错误。位错误可以与在使用第一组NAND串存储的数据内检测到的ECC错误对应。在步骤944中，响应于检测到位错误，将第二组NAND串划分为第三组NAND串和第四组NAND串。在一个示例中，可以划分图8C中描绘的两组NAND串以产生图8C中描绘的三组NAND串。在另一个示例中，可以划分图8B中描绘的第二组NAND串对-2以产生两组NAND串，诸如图8D中的串-2和串-3。

在步骤946中，确定第一通过电压。第一通过电压可以经由存储在非易失性存储器中的查找表来确定。在步骤948中，在向存储器阵列内的未选择字线施加第一通过电压时，对与第一组NAND串相关联的第一组存储器单元进行编程。在步骤950中，确定大于第一通过电压的第二通过电压。第二通过电压可以经由存储在非易失性存储器中的查找表来识别。第二通过电压可以取决于用于第一组存储器单元的编程/擦除循环的数量和/或包括第三组NAND串的NAND串的数量。在步骤952中，在向存储器阵列内的未选择字线施加第二通过电压时，对与第三组NAND串相关联的第二组存储器单元进行编程。在步骤954中，确定大于第二通过电压的第三通过电压。在步骤956中，在向存储器阵列内的未选择字线施加第三通过电压时，对与第四组NAND串相关联的第三组存储器单元进行编程。在一个示例中，第一组存储器单元可以与图8D中的存储器单元842-843对应，第二组存储器单元可以与图8D中的存储器单元848对应，第三组存储器单元可以与图8D中的存储器单元851对应，存储器阵列内的未选择字线可以与图8D中的字线WL1至WL95对应，第一通过电压可以包括8V，第二通过电压可以包括9V，并且第三通过电压可以包括10V。

本发明所公开的技术的一个实施方案包括存储器阵列以及与该存储器阵列通信的一个或多个控制电路。该存储器阵列包括第一组NAND串和第二组NAND串。该第一组NAND串连接到第一源极线，并且该第二组NAND串连接到第二源极线。该一个或多个控制电路被配置为识别该存储器阵列内的第一字线，该第一字线连接到与该第一组NAND串相关联的第一组存储器单元并且连接到与该第二组NAND串相关联的第二组存储器单元。该一个或多个控制电路被配置为确定第一通过电压和不同于该第一通过电压的第二通过电压。该一个或多个控制电路被配置为在向不同于该存储器阵列内的该第一字线的其他字线施加该第一通过电压时致使对该第一组存储器单元进行编程，并且在向该存储器阵列内的该其他字线施加该第二通过电压时致使对该第二组存储器单元进行编程。

所公开技术的一个实施方案包括识别存储器阵列内的第一字线。该存储器阵列包括第一组NAND串和第二组NAND串。该第一组NAND串连接到第一源极线，并且该第二组NAND串连接到第二源极线。第一字线连接到第一组NAND串内的第一组存储器单元并且连接到第二组NAND串内的第二组存储器单元。方法还包括：确定第一通过电压；在向不同于该存储器阵列内的该第一字线的其他字线施加该第一通过电压时，对该第一组存储器单元进行编程；确定用于该第二组NAND串的NAND串的总数量；基于用于该第二组NAND串的NAND串的该总数量确定第二通过电压；和在向不同于该存储器阵列内的该第一字线的该其他字线施加该第二通过电压时，对该第二组存储器单元进行编程。

本发明所公开的技术的一个实施方案包括存储器阵列以及与该存储器阵列通信的一个或多个控制电路。该存储器阵列包括第一组NAND串和第二组NAND串。该第一组NAND串连接到第一源极线，并且该第二组NAND串连接到第二源极线。该一个或多个控制电路被配置为确定第一通过电压，并且在向该存储器阵列内的其他字线施加该第一通过电压时，将第一组数据编程到该第一组NAND串中。该一个或多个控制电路被配置为检测已经发生在存储在该第一组NAND串内的该第一组数据内的位错误，并且响应于检测到该位错误，将该第二组NAND串划分为第三组NAND串和第四组NAND串。该一个或多个控制电路被配置为确定第二通过电压和大于该第二通过电压的第三通过电压。该一个或多个控制电路被配置为在向该存储器阵列内的该其他字线施加该第二通过电压时将第三组数据编程到该第三组NAND串中，并且在向该存储器阵列内的该其他字线施加该第三通过电压时将第四组数据编程到该第四组NAND串中。

出于本文的目的，如果零个、一个或多个中间层在第一层和第二层之间，则第一层可以在第二层之上或上方。

出于本文的目的，应当注意，附图中描绘的各种特征的尺寸不一定按比例绘制。

出于本文的目的，说明书中对“实施方案(an embodiment)”、“一个实施方案(oneembodiment)”、“一些实施方案(some embodiments)”或“另一实施方案(anotherembodiment)”的引用可用于描述不同的实施方案，并且不一定指相同的实施方案。

出于本文的目的，连接可以是直接连接或间接连接(例如，通过另一部分)。在一些情况下，当元件被提及连接或耦接到另一个元件时，该元件可直接连接至另一个元件，或者经由居间元件间接连接至另一个元件。当元件被提及直接连接至另一个元件时，则在该元件与另一个元件之间没有居间元件。

如果两个设备是直接连接或间接连接的，则两个设备可以是“通信”的，使得它们能够在它们之间进行电子信号通信。

出于本文档的目的，术语“基于”可理解为“至少部分地基于”。

出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。

出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。

尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求中定义的主题不一定限于上述特定特征或动作。相反，上面描述的特定特征和动作被公开作为实现权利要求的示例形式。