包括延伸穿过介电区的信号线和电源连接线的三维存储器器件及其制造方法

相关申请

本申请要求美国非临时专利申请序列号16/404,844以及2019年5月7日提交的美国非临时专利申请序列号16/404,961的优先权权益，这些申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地涉及包括穿过介电区的位线、电源线和连接线的路由的三维存储器器件及其制造方法。

背景技术

包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的名称为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的实施方案，一种三维存储器器件包括：绝缘层和导电层的第一交替堆叠，该第一交替堆叠位于衬底上方；绝缘层和导电层的第二交替堆叠，该第二交替堆叠位于衬底上方并且与第一交替堆叠间隔开；存储器堆叠结构的集群，该集群竖直延伸穿过第一交替堆叠和第二交替堆叠，其中每个存储器堆叠结构包括存储器膜和竖直半导体沟道；和位线，该位线电连接到竖直半导体沟道的相应子集的上端。位线的第一子集中的每个位线作为连续线结构在第一交替堆叠和第二交替堆叠上方延伸并且与衬底竖直间隔开第一互连层级分离距离。位线的第二子集中的每个位线包括相应的多层级结构，每个多层级结构包括与衬底间隔开第一互连层级分离距离的位线层级位线段和与衬底间隔开不同于第一互连层级分离距离的距离的互连线段。

根据本公开的另一个实施方案，一种形成三维存储器器件的方法包括：形成位于衬底上方的绝缘层和导电层的第一交替堆叠和第二交替堆叠和竖直延伸穿过第一交替堆叠和第二交替堆叠的存储器堆叠结构的集群，其中每个存储器堆叠结构包括存储器膜和竖直半导体沟道；以及形成电连接到竖直半导体沟道的相应子集的上端的位线。位线的第一子集中的每个位线作为连续线结构在第一交替堆叠和第二交替堆叠上方延伸并且与衬底竖直间隔开第一互连层级分离距离。位线的第二子集中的每个位线包括相应的多层级结构，每个多层级结构包括与衬底间隔开第一互连层级分离距离的位线层级位线段和与衬底间隔开不同于第一互连层级分离距离的距离的互连线段。

根据本公开的又一方面，一种三维存储器器件包括：外围电路，该外围电路包括位于衬底上方的场效应晶体管；较低层级金属互连结构，该较低层级金属互连结构嵌入在覆盖在场效应晶体管上面的较低层级介电材料层中并且连接到场效应晶体管的节点；和绝缘层和导电层的交替堆叠组，该交替堆叠组包括位于较低层级介电材料层上方的字线，每个交替堆叠沿着第一水平方向横向延伸。交替堆叠组包括奇数组，该奇数组沿着垂直于第一水平方向的第二水平方向与偶数组交替。交替堆叠的奇数组各自包括：第一横向突起楼梯段，该第一横向突起楼梯段在第一端部上；和第一缩进区，该第一缩进区在沿着第一水平方向与第一端部相对的第二端部上。交替堆叠的偶数组各自包括：第二横向突起楼梯段，该第二横向突起楼梯段在第二端部上，位于第一缩进区中的两者之间；和第二缩进区，该第二缩进区在沿着第一水平方向与第二端部相对的第一端部上，位于第一横向突起楼梯段中的两者之间。该器件还包括：介电材料部分，该介电材料部分位于第一缩进区和第二缩进区中；存储器堆叠结构的集群，该集群竖直延伸穿过交替堆叠组；字线接触通孔结构，该字线接触通孔结构接触导电层；字线互连金属线，该字线互连金属线电连接到字线接触通孔结构中的相应一者，并且从字线中的相应一者上方沿着第二水平方向在介电材料部分中的相应一者上方延伸；和直通存储器层级字线连接通孔结构，该直通存储器层级字线连接通孔结构电连接到字线互连金属线中的相应一者，并且延伸穿过介电材料部分中的相应一者，并且电连接到较低层级金属互连结构中的相应一者。

附图说明

图1A是根据本公开的第一实施方案的在半导体衬底上形成半导体器件、较低层级介电层、较低金属互连结构和过程中源极层级材料层之后的第一示例性结构的竖直剖面图。

图1B是图1A的第一示例性结构的俯视图。铰接竖直平面A-A'是图1A的竖直剖面图的平面。

图1C是沿着图1B的竖直平面C-C'截取的过程中源极层级材料层的放大视图。

图1D是在比图1B所示区域更大的区域上的图1A至图1C的第一示例性结构的俯视图。区域B对应于图1B所示的区域。铰接竖直平面A-A'是图1A的竖直剖面图的平面。

图2是根据本公开的第一实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的第一示例性结构的竖直剖面图。

图3是根据本公开的第一实施方案的在图案化第一层楼梯区、第一后向阶梯式介电材料部分和层间介电层之后的第一示例性结构的竖直剖面图。

图4A是根据本公开的第一实施方案的在形成第一层存储器开口和第一层支撑开口之后的第一示例性结构的竖直剖面图。

图4B是图4A的第一示例性结构的水平剖面图。铰接竖直平面A-A'对应于图4A的竖直剖面图的平面。

图5是根据本公开的第一实施方案的在形成各种牺牲填充结构之后的第一示例性结构的竖直剖面图。

图6是根据本公开的第一实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二后向阶梯式介电材料部分之后的第一示例性结构的竖直剖面图。

图7A是根据本公开的第一实施方案的在形成第二层存储器开口和第二层支撑开口之后的第一示例性结构的竖直剖面图。

图7B是沿着图7A的水平平面B-B'截取的第一示例性结构的水平剖面图。铰接竖直平面A-A'对应于图7A的竖直剖面图的平面。

图8是根据本公开的第一实施方案的在形成层间存储器开口和层间支撑开口之后的第一示例性结构的竖直剖面图。

图9A至图9D示出了根据本公开的第一实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。

图10A是根据本公开的第一实施方案的在形成存储器开口填充结构和支撑柱结构之后的第一示例性结构的竖直剖面图。

图10B是图10A的第一示例性结构的俯视图。铰接竖直平面A-A'对应于图10A的竖直剖面图的平面。

图10C是在比图10B所示的区域更大的区域上的图10A和图10B的第一示例性结构的俯视图。区域B对应于图10B所示的区域。铰接竖直平面A-A'对应于图10A的竖直剖面图的平面。

图10D是沿着图10C的铰接竖直平面D-D'截取的第一示例性结构的竖直剖面图。

图11A是根据本公开的第一实施方案的在形成第一接触层级介电层和背侧沟槽之后的第一示例性结构的竖直剖面图。

图11B是沿着图11A的水平平面B-B'截取的第一示例性结构的水平剖面图。铰接竖直平面A-A'对应于图11A的竖直剖面图的平面。

图11C是在比图11B所示的区域更大的区域上的图11A和图11B的第一示例性结构的俯视图。区域B对应于图10B所示的区域。铰接竖直平面A-A'对应于图11A的竖直剖面图的平面。

图11D是沿着图11C的铰接竖直平面D-D'截取的第一示例性结构的竖直剖面图。

图12是根据本公开的第一实施方案的在形成背侧沟槽间隔物之后的第一示例性结构的竖直剖面图。

图13A至图13E示出了根据本公开的第一实施方案的在形成源极层级材料层期间的存储器开口填充结构和背侧沟槽的顺序竖直剖面图。

图14是根据本公开的第一实施方案的在形成源极层级材料层之后的第一示例性结构的竖直剖面图。

图15是根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的竖直剖面图。

图16是根据本公开的第一实施方案的在形成导电层之后的第一示例性结构的竖直剖面图。

图17A是根据本公开的第一实施方案的在背侧沟槽中形成背侧沟槽填充结构之后的第一示例性结构的竖直剖面图。

图17B是沿着图17A的水平平面B-B'截取的第一示例性结构的水平剖面图。铰接竖直平面A-A'对应于图17A的竖直剖面图的平面。

图17C是在比图17B所示的区域更大的区域上的图17A和图17B的第一示例性结构的俯视图。区域B对应于图17B所示的区域。铰接竖直平面A-A'对应于图17A的竖直剖面图的平面。

图17D是沿着图17C的铰接竖直平面D-D'截取的第一示例性结构的竖直剖面图。

图17E是沿着图17B的竖直平面E-E'截取的第一示例性结构的竖直剖面图。

图18A是根据本公开的第一实施方案的在形成直通存储器层级通孔结构之后的第一示例性结构的竖直剖面图。

图18B是沿着图18A的水平平面B-B'截取的第一示例性结构的水平剖面图。铰接竖直平面A-A'对应于图18A的竖直剖面图的平面。

图18C是在比图18B所示的区域更大的区域上的图18A和图18B的第一示例性结构的俯视图。区域B对应于图18B所示的区域。铰接竖直平面A-A'对应于图18A的竖直剖面图的平面。

图18D是沿着图18C的铰接竖直平面D-D'截取的第一示例性结构的竖直剖面图。

图19A是根据本公开的第一实施方案的在形成第二接触层级介电层和接触通孔腔体之后的第一示例性结构的竖直剖面图。

图19B是图19A的第一示例性结构的俯视图。铰接竖直平面A-A'是图19A的竖直剖面图的平面。

图19C是沿着图19B的铰接竖直平面C-C'截取的第一示例性结构的竖直剖面图。

图20A是根据本公开的第一实施方案的在形成第一线层级沟槽之后的第一示例性结构的竖直剖面图。

图20B是图20A的第一示例性结构的俯视图。铰接竖直平面A-A'是图20A的竖直剖面图的平面。

图20C是沿着图20B的铰接竖直平面C-C'截取的第一示例性结构的竖直剖面图。

图20D是图20B的区D的放大视图。

图21A是根据本公开的第一实施方案的在形成接触通孔结构和第一线层级结构之后的第一示例性结构的竖直剖面图。

图21B是图21A的第一示例性结构的俯视图。铰接竖直平面A-A'是图21A的竖直剖面图的平面。

图21C是沿着图21B的竖直平面C-C'截取的第一示例性结构的竖直剖面图。

图21D是图21B的区D的放大视图。

图22A是根据本公开的第一实施方案的在形成第一互连层级介电层、第一通孔层级结构和第二线层级结构之后的第一示例性结构的竖直剖面图。

图22B是图22A的第一示例性结构的俯视图。铰接竖直平面A-A'是图22A的竖直剖面图的平面。

图22C是沿着图22B的铰接竖直平面C-C'截取的第一示例性结构的竖直剖面图。

图22D是图22B的区D的部分透视放大视图。

图22E是沿着图22D的之字形竖直剖面平面E-E'截取的位线的示意性竖直剖面图。

图23A是根据本公开的第一实施方案的在形成附加介电层、附加金属互连结构和接合垫之后的第一示例性结构的竖直剖面图。

图23B是图23A的第一示例性结构的另一竖直剖面图。

图23C是图23A和图23B的处第一示例性结构的另一示意性竖直剖面图。

图23D是第一示例性结构的另选配置的竖直剖面图。

图24A是根据本公开的第二实施方案的在图1A至图1D的处理步骤之后的第二示例性结构的竖直剖面图。

图24B是图24A的第二示例性结构的俯视图。

图25A是根据本公开的第二实施方案的在图10A至图10D的处理步骤之后的第二示例性结构的竖直剖面图。

图25B是图25A的第二示例性结构的俯视图。铰接竖直平面A-A'对应于图25A的竖直剖面图的平面。

图25C是在比图25B所示的区域更大的区域上图25A和图25B的第二示例性结构的俯视图；区域B对应于图25B所示的区域。铰接竖直平面A-A'对应于图10A的竖直剖面图的平面。

图26A是根据本公开的第二实施方案的在形成背侧沟槽之后的第二示例性结构的竖直剖面图。

图26B是图25A的第二示例性结构的俯视图。铰接竖直平面A-A'对应于图26A的竖直剖面图的平面。

图27是根据本公开的第二实施方案的在图17A至图17E的处理步骤之后的第二示例性结构的竖直剖面图。

图28A是根据本公开的第二实施方案的在形成直通存储器层级通孔结构之后的第二示例性结构的竖直剖面图。

图28B是图28A的第二示例性结构的俯视图。铰接竖直平面A-A'对应于图28A的竖直剖面图的平面。

图28C是在比图28B所示的区域更大的区域上的图25A和图25B的第二示例性结构的俯视图。区域B对应于图25B所示的区域。铰接竖直平面A-A'对应于图10A的竖直剖面图的平面。

图28D是沿着图28C的铰接竖直平面D-D'截取的第二示例性结构的竖直剖面图。

图29A是根据本公开的第二实施方案的在形成接触通孔结构和第一线层级结构之后的第二示例性结构的竖直剖面图。

图29B是图29A的第二示例性结构的俯视图。铰接竖直平面A-A'对应于图29A的竖直剖面图的平面。

图29C是沿着图29B的铰接竖直平面C-C'截取的第二示例性结构的竖直剖面图。

图30A是根据本公开的第二实施方案的在形成第一互连层级介电层、第一通孔层级结构和第二线层级结构之后的第二示例性结构的竖直剖面图。

图30B是沿着图29B的铰接竖直平面C-C'截取的图30A的第二示例性结构的另一竖直剖面图。

图31A是根据本公开的第二实施方案的在形成附加介电层、附加金属互连结构和接合垫之后的第二示例性结构的竖直剖面图。

图31B是图31A的第二示例性结构的区的透视图。

具体实施方式

如上面所讨论的，本公开涉及三维存储器器件及其制造方法，该三维存储器器件包括穿过介电区的信号线和电源线以及通孔的路由，诸如穿过介电区的电平移位位线路由和横向字线连接路由，其各种实施方案在本文中详细描述。可使用本公开的实施方案来形成各种半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。

在常规三维存储器器件中，穿过整个字线堆叠蚀刻开口以形成通孔结构，该通孔结构从三维存储器器件上方向位于字线堆叠下方的驱动器电路提供信号和功率。通孔结构消耗大面积并且增加处理成本以形成穿过整个字线堆叠的开口。公开了各种实施方案，这些实施方案在位于字线堆叠中间的介电填充的位线断开区域中形成通孔结构。位线断开区域可以是存储器阵列区内不存在字线和存储器开口填充结构(即，沟道、漏极和存储器膜)的区域。通过在字线接线位置处在位线断开区域以及自由楼梯区域中提供通孔结构，可通过简化处理步骤来显著降低处理成本。此外，可利用此类通孔结构的未充分利用的介电填充区域，这增加了器件密度。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”可仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件可“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下面结构或上面结构的整体上方延伸，或者可具有小于下面结构或上面结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿从竖直方向偏离小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向是直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的弯曲。如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底表面的第二水平平面之间的一般区的层级。如本文所用，“直通堆叠”元件是指竖直地延伸穿过存储器层级的元件。

如本文所用，“半导体材料”是指具有在1.0×10

单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器层级而不具有介于其间的衬底的阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和竖直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器层级移除该衬底，但由于存储器层级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路。

本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。单体三维NAND串定位在位于衬底上方的单体三维NAND串阵列中。三维NAND串阵列的第一器件层级中的至少一个存储器单元位于三维NAND串阵列的第二器件层级中的另一个存储器单元上方。

一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。

参考图1A至图1D，示出根据本公开的第一实施方案的第一示例性结构。图1C是图1A和图1B所示的过程中源极层级材料层10'的放大视图。图1D是比图1B的俯视图更大比例的第一示例性结构的俯视图。第一示例性结构可包括衬底8和在其上形成的半导体器件710。衬底8可包括至少其上部部分处的衬底半导体层9。可在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供与其他半导体器件的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路712是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件710可包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件，以及电连接到随后要形成的位线的感测放大器。

可在半导体器件710上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可以包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的氮化硅层(例如，氢扩散阻挡层)766以及至少一个第二介电层768。

介电层堆叠(其包括较低层级介电材料层760)可用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构提供通向和来自在半导体器件710和随后要形成的直通存储器层级通孔结构的着落垫的各个节点的电气布线。较低层级金属互连结构780可形成在较低层级介电材料层760的介电层堆叠内，并且包括定位在氮化硅层766的底表面下方并且任选地接触氮化硅层的底表面的较低层级金属线结构。

例如，较低层级金属互连结构780可以包括在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。从第一介电材料层764选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极触点的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属线结构788，着落垫层级金属线结构可被配置为用作随后要形成的直通存储器层级通孔结构的着落垫。

可以在第一介电材料层764(其可以为多个介电材料层)的最顶部介电材料层内形成着落垫层级金属线结构788。较低层级金属互连结构780中的每一个都可以包括金属氮化物衬垫和金属填充结构。着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在着落垫层级金属线结构788的顶表面和第一介电材料层764的最顶部表面上直接形成氮化硅层766。

至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。从至少一个第二介电材料层768选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二介电材料层768可包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。

金属材料的任选层和半导体材料的层可沉积在至少一个第二介电材料层768上方或该第二介电材料层的图案化凹陷部内，并且被光刻图案化以提供任选导电板层6和过程中源极层级材料层10'。

任选导电板层6(如果存在)为流入或流出过程中源极层级材料层10'的电流提供高导电性传导路径。任选导电板层6包括导电材料诸如金属或重掺杂的半导体材料。任选导电板层6例如可包括具有在3nm至100nm的范围内的厚度的钨层，但也可使用更小和更大的厚度。

可在导电板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。导电板层6可用作完成的器件中的特殊源极线。此外，导电板层6可包括蚀刻停止层，并且可包括任何合适的导电、半导体或绝缘层。

任选导电板层6可包括金属化合物材料诸如导电金属氮化物(例如，TiN)和/或金属(例如，W)。任选导电板层6的厚度可在5nm至100nm的范围内，但是也可使用更小和更大的厚度。

参考图1C，过程中源极层级材料层10'可包括可随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层10'可以从底部到顶部包括较低源极层级材料层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116、源极层级绝缘层117和任选的源极选择层级导电层118。

较低源极层级半导体层112和较高源极层级半导体层116可以包含掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级材料层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级材料层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级材料层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。

源极层级牺牲层104可包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可以包含半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。

较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。

源极层级绝缘层117可包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。任选的源极选择层级导电层118可以包含可以用作源极选择层级栅极电极的导电材料。例如，任选的源极选择层级导电层118可以包含掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。

过程中源极层级材料层10'可形成在衬底8(例如，硅晶圆)上的半导体器件710的子集的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬底8的顶表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。

可对任选导电板层6和过程中源极层级材料层10'进行图案化以在其中随后要形成直通存储器层级通孔结构和直通介电接触通孔结构的区域中提供开口。导电板层6和过程中源极层级材料层10'的堆叠的图案化部分存在于每个存储器阵列区(也称为“存储器区”)100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。导电板层6和过程中源极层级材料层10'的堆叠的图案化部分可存在于横向围绕存储器阵列区100中的相应一者的每个楼梯区200中。

半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文被称为下面的支撑器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780形成在较低层级介电材料层760中。

每个存储器阵列区100可具有矩形形状，其中侧面沿着第一水平方向hd1(例如，字线方向)并且沿着垂直于第一水平方向hd1的第二水平方向hd2(例如，位线方向)延伸。多个存储器阵列区100可沿着第二水平方向hd2彼此横向间隔开。可在由楼梯区200中的相应一者围绕的每个相邻的存储器阵列区100对之间提供阵列间连接通孔区600(其也称为连接通孔区或位线断开区域)或位线接线区500(其也称为用于位线接线的位线搭接区)。位线接线区500是其中随后在位线与位线外围电路712(诸如下面的支撑器件区700的感测放大器电路和位线驱动器电路)之间形成竖直互连件的区。阵列间连接通孔区600是其中要形成用于电连接到下面的支撑器件区700中的外围电路712的通孔结构和/或随后要形成的用于在存储器堆叠结构的其他节点之间进行电信号连接的通孔结构以及随后要形成的下面的支撑器件区700的相应支撑电路的区。例如，源极配电网络可包括随后在阵列间连接通孔区600中要形成的直通存储器层级通孔结构。

外围连接区400沿着第一水平方向hd1(例如，字线方向)与存储器阵列区100横向间隔开。外围连接区400可包括行解码器电路连接件(诸如用于提供从行解码器电路到字线的电连接的通孔结构)，该行解码器电路连接件包括在存储器阵列区100和楼梯区200中的绝缘层和导电层的交替堆叠内的导电层。字线接触通孔结构可随后形成在楼梯区200的靠近外围连接区400的段中，并且可通过随后要形成在外围连接区400中的附加直通存储器层级通孔结构电连接到支撑器件区700中的半导体器件。

任选导电板层6和过程中源极层级材料层10'可存在于存储器阵列区100和楼梯区200中，并且可不存在于位线接线区500、阵列间连接通孔区600和外围连接区400的区域中。图1D所示的存储器阵列区100、楼梯区200、外围连接区400、位线接线区500和阵列间连接通孔区600可包括整个存储器平面或存储器平面的一部分。一个或多个存储器平面可形成在同一衬底8上。

较低层级金属互连结构780可以电连接到半导体器件710(例如，CMOS器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且可定位在较低层级介电层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级通孔结构，以提供与随后要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的图案可以被选择成使得着落垫层级金属线结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子集)可以为随后要形成的直通存储器层级通孔结构提供着落垫结构。

参考图2，随后形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一个交替堆叠的情况下，交替堆叠在本文被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。

第一层交替堆叠可以包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但在本文中明确预期将间隔物材料层形成为导电层(由此消除了执行替换过程的需要)的实施方案。

在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。在过程中源极层级材料层10'上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。

如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可在其中具有相同的厚度，或者可具有不同的厚度。第二元件可在其中具有相同的厚度，或者可具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

第一层交替堆叠(132,142)可以包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可以用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。

第一牺牲材料层142的第二材料是牺牲材料，其可以对于第一绝缘层132的第一材料选择性地被移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅电极。在一个实施方案中，第一牺牲材料层142可以是包括氮化硅的材料层。

在一个实施方案中，第一绝缘层132可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可以形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。

第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。

可随后在第一层交替堆叠(132,142)上方形成第一绝缘帽盖层170。第一绝缘帽盖层170包含介电材料，该介电材料可以是可以用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参考图3，可对第一绝缘帽盖层170和第一层交替堆叠(132,142)进行图案化以在楼梯区200中形成第一阶梯式表面。楼梯区200可包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，可形成第一阶梯式表面，在第二阶梯式区域中，可随后在第二层结构(其随后形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可例如通过形成其中具有开口的掩模层(未示出)、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶表面可以在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。

第一绝缘覆盖层170和第一层交替堆叠(132,142)的图案化部分可存在于存储器阵列区100内和楼梯区200中，而不延伸到阵列间连接通孔区600、位线接线区500或外围连接区400。第一阶梯式表面可位于每个楼梯区200的外环形段内。如本文所用，“环形”元件是指具有穿过其的开口的任何元件，并且开口的形状可为圆形、椭圆形、多边形、或任何闭合的曲线二维形状。因此，阶梯式腔体可横向围绕存储器阵列区100中的每一者。

可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上的区的剩余部分构成第一后向阶梯式介电材料部分165。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一后向阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的过程中结构。

层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可以包含掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含未掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可以包含磷硅酸盐玻璃。层间介电层180的厚度可以在30nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参考图4A和图4B，各种第一层开口(149,129)可形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'。可以在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。光致抗蚀剂层中的开口的图案可通过第一各向异性蚀刻工艺传递穿过层间介电层180和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可以包括第一层存储器开口149和第一层支撑开口129。在图4B中以虚线示出第一层交替堆叠(132,142)中的阶梯S的位置。

第一层存储器开口149是穿过第一层交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为沿着第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可以形成为第一层存储器开口149的二维阵列。

第一层支撑开口129是形成在楼梯区200中的开口并且随后用于形成楼梯区接触通孔结构，这些楼梯区接触通孔结构将下面的较低层级金属互连结构780(诸如着落垫层级金属线结构788)和导电层(其可形成为间隔物材料层中的一个或可通过替换导电层内的牺牲材料层来形成)的相应对互连。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一后向阶梯式介电材料部分165形成的第一层支撑开口129的子集。此外，第一层支撑开口129中的每一个可以形成在较低层级金属互连结构780中的相应一个的正上方(即，上方并且与其具有区域重叠)。

在一个实施方案中，第一各向异性蚀刻工艺可以包括初始步骤，其中第一层交替堆叠(132,142)的材料与第一后向阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可以交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一后向阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF

在蚀刻通过交替堆叠(132,142)和第一后向阶梯式介电材料部分165之后，可选择第一各向异性蚀刻工艺的终端部分的化学物质以便以比过程中源极层级材料层10'的平均蚀刻速率更高的蚀刻速率蚀刻穿过至少一个第二介电层768的一种或多种介电材料。例如，各向异性蚀刻工艺的终端部分可包括蚀刻至少一个第二介电层768的一种或多种介电材料的步骤，该介电材料对于在过程中源极层级材料层10'中的部件层内的半导体材料具有选择性。在一个实施方案中，第一各向异性蚀刻工艺的终端部分可蚀刻通过源极选择层级导电层118、源极层级绝缘层117、较高源极层级半导体层116、较高牺牲衬垫105、源极层级牺牲层104和较低牺牲衬垫103，并且至少部分地进入较低源极层级半导体层112。第一各向异性蚀刻工艺的终端部分可包含用于蚀刻过程中源极层级材料层10'的各种半导体材料的至少一种蚀刻化学物质。随后可以例如通过灰化移除光致抗蚀剂层。

任选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可以包含在稀氢氟酸中具有比第一绝缘层132(其可能包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用了HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。

参考图5，可在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如，在第一层开口(149,129)中的每一者中同时沉积牺牲第一层填充材料。牺牲第一层填充材料可包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。

在一个实施方案中，牺牲第一层填充材料可以包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。任选地，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在另一个实施方案中，牺牲第一层填充材料可以包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在又一个实施方案中，牺牲第一层填充材料可以包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一层交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。

可以从第一层交替堆叠(132,142)的最顶部层上方，诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可以包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可以用作蚀刻停止层或平面化停止层。

牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一层交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。

参考图6，可在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可以包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可以在第一层交替堆叠(132,142)的顶表面上形成材料层的第二层交替堆叠(232,242)。第二层交替堆叠(232,242)可包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括与第三材料不同的第四材料。在一个实施方案中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。

在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极代替第二牺牲材料层242的第四材料，导电电极可以用作例如竖直NAND器件的控制栅电极。

在一个实施方案中，每个第二绝缘层232可以包括第二绝缘材料，并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二层交替堆叠(232,242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。

第二绝缘层232的第三材料可是至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以是可以用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可以用于第二牺牲材料层242的牺牲材料可以是可以用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。

第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可以使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第二层交替堆叠(232,242)中的每个第二牺牲材料层242可以具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。

第二阶梯式区域中的第二阶梯式表面可使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区200中形成，其中对至少一个掩模层的图案进行了适当的调整。可在楼梯区200中的第二阶梯式表面上方形成第二后向阶梯式介电材料部分265。

随后可以在第二层交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可以包含氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可以包含氮化硅。

一般来讲，可在过程中源极层级材料层10'上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可在至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个后向阶梯式介电材料部分(165,265)。

任选地，可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含介电材料，诸如氧化硅。漏极选择层级隔离结构72可以沿着第一水平方向hd1横向延伸，并且可以沿着垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。第二层交替堆叠(232,242)、第二后向阶梯式介电材料部分265、第二绝缘帽盖层270和任选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。

参考图7A和图7B，可穿过第二层结构(232,242,265,270,72)形成各种第二层开口(249,229)。可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149,129)的图案相同，其与牺牲第一层开口填充部分(148,128)相同。因此，可以使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。

光致抗蚀剂层中的开口的图案可以通过第二各向异性蚀刻工艺传递穿过第二层结构(232,242,265,270,72)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可以包括第二层存储器开口249和第二层支撑开口229。

第二层存储器开口249直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应一个的顶表面上。另外，每个第二层支撑开口229可以形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二层交替堆叠(232,242)与第二后向阶梯式介电材料部分265之间的面间表面。在图7B中以虚线示出第一层交替堆叠(132,142)和第二层交替堆叠(232,242)中的阶梯S的位置。

第二各向异性蚀刻工艺可以包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二后向阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可以交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二后向阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可以使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF

参考图8，可使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一和第二绝缘层(132,232)、第一和第二牺牲材料层(142,242)、第一和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。

图9A至图9D提供了在形成存储器开口填充结构期间的存储器开口49的顺序剖面图。在一个实施方案中，在存储器开口49和支撑开口19的每一者中发生相同的结构变化。在另选的实施方案中，支撑开口19可填充有介电支撑柱，而不在支撑开口19中形成半导体沟道材料。

参考图9A，示出了图8的第一示例性器件结构中的存储器开口49。存储器开口49可延伸穿过第一层结构和第二层结构。

参考图9B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可以包含导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可以具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。另选地，牺牲材料层(142,242)可以相对于绝缘层(132,232)的侧壁横向地凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。

半导体沟道材料层60L包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可以具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×10

参考图9C，在每个存储器开口中的腔体49'未被半导体沟道材料层60L完全填充的情况下，可将介电芯层沉积在腔体49'中以填充每个存储器开口内的腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上的介电芯层的水平部分可例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷到第二绝缘帽盖层270的顶表面与第二绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。

参考图9D，可在覆盖在介电芯62上面的腔体中沉积掺杂半导体材料。掺杂半导体材料具有半导体沟道材料层60L的掺杂的相反导电类型的掺杂。因此，掺杂半导体材料具有n型掺杂。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。

n掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63中的掺杂剂浓度可以在5.0×10

半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合可构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合可构成存储器开口填充结构58。过程中源极层级材料层10'、第一层结构(132,142,170,165)、第二层结构(232,242,270,265,72)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。

参考图10A至图10D，示出了在形成存储器开口填充结构58之后的第一示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。后向阶梯式介电材料部分(165,265)可覆盖阵列间连接通孔区600、位线接线区500和外围连接区400的整个区域，并且覆盖在楼梯区200中的每一者内的阶梯式表面上面并接触这些阶梯式表面。

参考图11A至图11D，可在第二层结构(232,242,270,265,72)上方形成第一接触层级介电层280。第一接触级介电层280包含介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触级介电层280可以包含未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可以在第一接触级介电层280上方施加光致抗蚀剂层，并且可以对其进行光刻图案化以形成伸长开口，这些伸长开口沿着第一水平方向hd1在存储器开口填充结构58的集群之间延伸。可通过将光致抗蚀剂层(未示出)中的图案传递穿过第一接触层级介电层280、第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)并且进入过程中源极层级材料层10'中来形成背侧沟槽79。可移除第一接触层级介电层280、第二层结构(232,242,270,265,72)、第一层结构(132,142,170,165)和过程中源极层级材料层10'的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿着第二水平方向hd2横向间隔开。虽然期望背侧沟槽79形成为具有完全直的侧壁，但背侧沟槽79通常形成为具有非直表面的局部宽度变化，这是由于各种效应引起的，包括：工艺参数的局部变化(诸如气流、压力、电场等的局部变化)；和由于第一示例性结构内的导电部件的局部布局变化引起的第一示例性结构内的电荷密度变化。

绝缘层(132,232)和牺牲材料层(142,242)的每个交替堆叠在存储器阵列区100和楼梯区200的每个邻接组合中被分成绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠组。绝缘层(132,232)和牺牲材料层(142,242)的两个相邻的交替堆叠组可通过阵列间连接通孔区600中的相应一者或位线接线区500中的相应一者沿着第二水平方向hd2彼此横向间隔开。

参考图12和图13A，可在每个背侧沟槽79的侧壁上形成背侧沟槽间隔物74。例如，可在背侧沟槽79中以及在第一接触层级介电层280上方沉积保形间隔物材料层，并且可对其进行各向异性蚀刻以形成背侧沟槽间隔物74。背侧沟槽间隔物74包含与源极层级牺牲层104的材料不同的材料。例如，背侧沟槽间隔物74可包含氮化硅。

参考图13B，可在各向同性蚀刻工艺中，将对于第一层交替堆叠(132,142)、第二层交替堆叠(232,242)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280、较高牺牲衬垫105和较低牺牲衬垫103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物74包含氮化硅，并且较高和较低牺牲衬垫(105,103)包含氧化硅，则可以使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH))来对于背侧沟槽间隔物74以及较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。在从中移除源极层级牺牲层104的体积中形成源极腔体109。

湿法蚀刻化学物质诸如热TMY和TMAH对于掺杂半导体材料(诸如较高源极层级半导体层116和较低源极层级半导体层112的p掺杂半导体材料和/或n掺杂半导体材料)具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热TMY和TMAH提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109和/或背侧沟槽间隔物74时，即使较高源极层级半导体层116的侧壁被物理地暴露或者即使较低源极层级半导体层112的表面被物理地暴露，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻也是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的第一示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一个都物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每一个都包括物理上暴露于源极腔体109的侧壁和底表面。

参考图13C，可将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理地暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶表面和较高源极层级半导体层116的底表面可以物理地暴露于源极腔体109。通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。

参考图13D，可在源极腔体109周围的物理地暴露的半导体表面上沉积n掺杂半导体材料。物理地暴露的半导体表面包括竖直半导体沟道60的外侧壁的底部部分和至少一个源极层级半导体层的硼掺杂水平表面(诸如较高源极层级半导体层116的底表面和/或较低源极层级半导体层112的顶表面)。例如，物理上暴露的半导体表面可以包括竖直半导体沟道60的外侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底表面。

在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理地暴露的半导体表面上沉积n掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和n型掺杂剂前体气体可同时流入包括第一示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，以及n型掺杂剂前体气体诸如膦、胂或锑化氢。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理地暴露的半导体表面生长出n掺杂半导体材料。沉积的n掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。沉积的半导体材料中的n型掺杂剂的原子浓度可在1.0×10

选择性半导体沉积工艺的持续时间可以选择成使得源极腔体109填充有源极接触层114，并且源极接触层114接触背侧沟槽间隔物74的内侧壁的底端部分。在一个实施方案中，可通过从围绕源极腔体109的半导体表面选择性地沉积n掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可以包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。

包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成埋入式源极层(112,114,116)。p-n结存在于源极接触层114和较高源极层级半导体层116之间。包括埋入式源极层(112,114,116)、源极层级绝缘层117和源极选择层级导电层118的层组构成源极层级材料层10，其替换过程中源极层级材料层10'。

参考图13E和图14，可以使用各向同性蚀刻工艺来对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280和源极接触层114选择性地移除背侧沟槽间隔物74。例如，如果背侧沟槽间隔物74包含氮化硅，则可以执行使用了热磷酸的湿法蚀刻工艺来移除背侧沟槽间隔物74。在一个实施方案中，可以将移除背侧沟槽间隔物74的各向同性蚀刻工艺与后续各向同性蚀刻工艺相结合，该后续各向同性蚀刻工艺对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280和源极接触层114选择性地蚀刻牺牲材料层(142,242)。

可以执行氧化工艺以将半导体材料的物理上暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。

参考图15，牺牲材料层(142,242)可对绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、第一接触层级介电层280以及源极接触层114、介电半导体氧化物板122和环形介电半导体氧化物间隔物124选择性地被移除。例如，可以例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料，选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可以包含氮化硅，绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、后向阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可以包括氧化硅材料。

各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将第一示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。

在从中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每一个可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每一个的横向尺寸可以大于相应的背侧凹陷部(143,243)的高度。可以在从中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每一个可以基本上平行于衬底半导体层9的顶表面延伸。背侧凹陷部(143,243)可以由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每一个可以整个具有均匀高度。

参考图16，背侧阻挡介电层(未示出)可任选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可以包含氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。

可以在多个背侧凹陷部(243,243)中、在背侧沟槽79的侧壁上以及在第一接触级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可以包含元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金、以及它们的组合或堆叠。

在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可以在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。

可以在背侧凹陷部(143,243)中通过沉积至少一种导电材料来形成导电层(146,246)。可在多个第一背侧凹陷部143中形成多个第一导电层146，可在多个第二背侧凹陷部243中形成多个第二导电层246，并且可在每个背侧沟槽79的侧壁上和第一接触层级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每一个可以包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可以分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可以用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可以用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。

可以从背侧沟槽79内部移除残余的导电材料。具体地，可例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可物理地暴露于相应背侧沟槽79。背侧沟槽可具有一对弯曲侧壁，该对弯曲侧壁具有沿第一水平方向hd1的非周期性宽度变化和沿竖直方向的非线性宽度变化。

每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何覆盖在上面的导电层(146,246)更大的面积。

在一些实施方案中，可在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。定位在漏极选择栅极电极下方的导电层(146,246)的子集可以用作定位在同一层级处的控制栅和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。

存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可以包括用于存储器元件的字线。下面的支撑器件区700中的半导体器件可包括字线开关器件，这些字线开关器件被配置为控制到相应的字线的偏置电压。存储器层级组件定位在衬底半导体层9上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。

绝缘层(132,232)和导电层(146,246)的交替堆叠形成在每个相邻背侧沟槽79对之间。可在衬底8上方形成绝缘层(132,232)和导电层(146,246)的两个交替堆叠组{(132,146)，(232,246)}，并且存储器堆叠结构55的集群可竖直延伸穿过交替堆叠{(132,146)，(232,246)}中的相应一者。每个存储器堆叠结构55包括存储器膜50和竖直半导体沟道60。相邻的两个交替堆叠组{(132,146)，(232,246)}对通过沿着第一水平方向hd1横向延伸的相应背侧沟槽79彼此横向间隔开。

参考图17A至图17E，介电壁结构76可例如通过在背侧沟槽79中沉积介电材料诸如氧化硅而形成在每个背侧沟槽79内。可从包括第一接触层级介电层280的顶表面的水平平面上方移除介电材料的多余部分。相应背侧沟槽79中的介电材料的每个剩余部分构成介电壁结构76。每个介电壁结构76可具有均匀的宽度，该宽度不随沿着第一水平方向hd1的平移而变化。

参考图18A至图18D，可形成穿过第一接触层级介电层280、第二和第一后向阶梯式介电材料部分(265,165)以及第二介电材料层768到外围连接区400、阵列间连接通孔区600和位线接线区500中的较低层级金属互连结构780的第一子集的顶表面的直通存储器层级通孔腔体。直通存储器层级通孔腔体延伸到较低层级金属互连结构780中的相应一者的顶表面。可将至少一种导电材料沉积在直通存储器层级通孔腔体中。可从包括第一接触层级介电层280的顶表面的水平平面上方移除至少一种导电材料的多余部分。直通存储器层级通孔腔体中的至少一种导电材料的每个剩余部分构成直通存储器层级通孔结构(488,588)。直通存储器层级通孔结构(488,588)包括：外围连接通孔结构488，该外围连接通孔结构形成在外围连接区400中；阵列间连接通孔结构588，该阵列间连接通孔结构形成在阵列间连接通孔区600中；和位线连接通孔结构(未明确示出)，该位线连接通孔结构形成在位线接线区500中。图18C中示出了直通存储器层级通孔结构(488,588)的一般位置。然而，直通存储器层级通孔结构(488,588)的相对尺寸增加以示出它们的一般位置，并且这些结构未按比例绘制。

直通存储器层级通孔结构(488,588)提供在存储器层级处竖直延伸穿过所有层(即包括任选导电板层6(或在不存在任选导电板层6的情况下的源极层级材料层10)和第二绝缘帽盖层270的水平平面之间的所有层的集合)的电连接。直通存储器层级通孔结构(488,588)从位于源极层级材料层10下面的第二介电材料层768下面竖直延伸到覆盖在存储器堆叠结构55上面的第一接触层级介电层280的顶表面。每个阵列间连接通孔结构588延伸穿过介电区，该介电区位于沿着第二水平方向hd2横向间隔开的两个相邻交替堆叠组{(132,146)，(232,246)}之间。因此，可避免蚀刻穿过交替堆叠层的阵列间连接通孔结构588的专用开口，以简化制造过程。

参考图19A至图19C，可在第一接触层级介电层280上方形成第二接触层级介电层282。第二接触层级介电层282包含介电材料，诸如氧化硅。第二接触层级介电层282的厚度可在200nm至1,000nm的范围内，但也可使用更小和更大的厚度。

接触层级光致抗蚀剂层(未示出)可被施加在第二接触层级介电层282上方，并且经光刻图案化以在随后要形成接触通孔结构的位置处形成开口。接触层级光致抗蚀剂层中的图案被传递通过第二接触层级介电层282、第一接触层级介电层280、第二后向阶梯式介电材料部分265、层间介电层180和第一后向阶梯式介电材料部分165以形成接触通孔腔体。接触通孔腔体可包括：字线接触通孔腔体81，该字线接触通孔腔体延伸到第一和第二导电层(146,246)中的相应一者；漏极接触通孔腔体87，该漏极接触通孔腔体延伸到第一和第二导电层(146,246)中的相应一者；外围接触通孔腔体489，该外围接触通孔腔体延伸到外围连接通孔结构488中的相应一者；和阵列间区接触通孔腔体589，该阵列间区接触通孔腔体延伸到阵列间连接通孔结构588中的相应一者。随后可例如通过灰化移除接触层级光致抗蚀剂层。

参考图20A至图20D，第一线层级光致抗蚀剂层可被施加在第二接触层级介电层282上方，并且可经光刻图案化以形成线图案。线图案包括线图案的第一子集和线图案的第二子集，该线图案的第一子集覆盖在接触通孔腔体(81,87,489,589)中的相应一者上面，该线图案的第二子集不覆盖在接触通孔腔体(81,87,489,589)中的任一者上面，该接触通孔腔体在两个交替堆叠组{(132,146)，(232,246)}之间在相邻楼梯区200对之间跨相应阵列间连接通孔区600形成。

通过各向异性蚀刻工艺将线图案转印到第二接触层级介电层282的上部区中。第一线层级沟槽形成在第一线层级光致抗蚀剂层中的开口下方。第一线层级沟槽的第一子集可邻接到下面的接触通孔沟槽，以提供集成的线和通孔腔体(85,591,491)。例如，集成的线和通孔腔体(85,591,491)可包括：集成字线连接腔体85，该字线连接腔体包括字线通孔腔体81和上面的第一线层级腔体中的相应一者；集成阵列间腔体591，该集成阵列间腔体包括阵列间区接触通孔腔体589和上面的第一线层级腔体中的相应一者；和集成外围腔体491，该集成外围腔体包括外围接触通孔腔体489和上面的第一线层级腔体中的相应一者。

根据图20C和图20D所示的本公开的一个实施方案，第一线层级沟槽包括互连线沟槽183，该互连线沟槽为不覆盖在接触通孔腔体(81,87,489,589)中的任一者上面的线图案的第二子集，该接触通孔腔体在两个交替堆叠组{(132,146)，(232,246)}之间在相邻楼梯区200对之间跨相应阵列间连接通孔区600形成。在一个实施方案中，互连线沟槽183可围绕集成阵列间腔体591形成，使得每个互连线沟槽183在覆盖在围绕第一交替层组{(132,146)，(232,246)}的第一楼梯区上面的点到覆盖在围绕第二交替层组{(132,146)，(232,246)}的第二楼梯区200上面的另一点之间提供迂回路径。互连线沟槽183的底表面可在第二接触层级介电层282的顶表面与第二接触层级介电层282的底表面之间。互连线沟槽183的布局可被配置为使得互连线沟槽183完全形成在相邻存储器阵列区100对之间。在一个实施方案中，互连线沟槽183不覆盖在存储器堆叠结构55的区域上面，以避免与漏极接触通孔腔体87重叠。

参考图21A至图21D，至少一种导电材料沉积在漏极接触通孔腔体87、集成字线连接腔体85、集成阵列间腔体591和集成外围腔体491内。可例如通过平面化工艺移除覆盖在第二接触层级介电层282的顶表面上面的至少一种导电材料的多余部分。漏极接触通孔腔体87中的至少一种导电材料的每个剩余部分构成漏极接触通孔结构88。每个漏极接触通孔结构88可形成在漏极区63中的相应一者的顶表面上。集成字线连接腔体85中的至少一种导电材料的剩余部分包括字线接触通孔结构86和第一字线互连金属线186。集成阵列间腔体591中的至少一种导电材料的剩余部分包括阵列间区接触通孔结构596和第一阵列间区金属垫598。集成外围腔体491中的至少一种导电材料的剩余部分包括外围区接触通孔结构496和第一外围区金属垫498。在集成字线连接腔体85连接到集成外围腔体491的情况下，字线互连金属线186可连接到第一外围区金属垫498。第一阵列间区金属垫598和第一外围区金属垫498是互连金属垫，并且在本文统称为第一互连金属垫(598,498)。

根据图20C和图20D所示的本公开的一个实施方案，互连线沟槽183中的至少一种导电材料的相应剩余部分构成互连线段184。互连线段184可形成在后向阶梯式介电材料部分(165,265)的在两个存储器区100之间在阵列间连接通孔区600中沿着第一水平方向hd1延伸的部分上方。互连线段184组可横向围绕至少一个第一阵列间区金属垫598的区域。每个互连线段184组可包括位于至少一个第一阵列间区金属垫598的一侧上的第一互连线段184子组，和位于至少一个第一阵列间区金属垫598的另一侧上的第二互连线段184子组。互连线段184的底表面可位于第二接触层级介电层282的顶表面与第二接触层级介电层282的底表面之间。为了清楚起见并且由于元件的相对比例，图21B中未示出互连线段184、第一字线互连金属线186和第一阵列间区金属垫(498,598)。

如图21D所示，每个互连线段184可包括：线性部分184L，该线性部分沿着第二水平方向(例如，位线方向)hd2延伸并且从第一阵列间区金属垫598中的最近侧一者横向偏移；和横向凸出部分184J对，该横向凸出部分对沿着第一水平方向(例如，字线方向)hd1延伸并且邻接到线性部分184L的端部区。在一个实施方案中，互连线段184可位于围绕第一阵列间区金属垫598的相应子集的区域的区域中。

参考图22A至图22E，可在第二接触层级介电层282上方形成第一互连层级介电层290。可通过两种光刻图案化工艺和两种各向异性蚀刻工艺的组合来形成各种集成的线和通孔腔体。例如，可通过施加和图案化第一通孔层级光致抗蚀剂层以及各向异性蚀刻来形成通孔腔体，该各向异性蚀刻在第一互连层级介电层290中形成第一通孔腔体。可通过施加和图案化第二线层级光致抗蚀剂层以及各向异性蚀刻来形成线腔体，该各向异性蚀刻形成与第一通孔腔中的相应一者的上部部分重叠的第二线腔体。线腔体的形成可在通孔腔体的形成之后或之前进行。至少一个第一通孔腔体和线腔体的每个组合构成集成的线和通孔腔体。

双镶嵌工艺可用于形成包括相应组的金属线和至少一个通孔结构的集成的线和通孔结构。可将至少一种导电材料沉积在集成的线和通孔腔体中。可从包括第一互连层级介电层290的顶表面的水平平面上方移除至少一种导电材料的多余部分。集成的线和通孔腔体中的至少一种导电材料的每个剩余部分构成集成的线和通孔结构，该集成的线和通孔结构包括第二线层级结构和至少一个第一通孔层级结构的组合。

另选地，可形成通孔层级介电层和线层级介电层来代替第一互连层级介电层290。在这种情况下，可使用第一单镶嵌工艺在通孔层级介电层中形成通孔结构，并且可在第二单镶嵌工艺中在线层级介电层中形成金属线。

一般来讲，第一互连层级介电层290中的通孔结构可作为独立的通孔结构或作为集成的线和通孔结构的下部部分提供。第一互连层级介电层290中的通孔结构可通过沉积同一组至少一种导电材料同时进行。第一互连层级介电层290中的通孔结构可包括漏极连接通孔结构308、第一外围通孔结构404、第一阵列间区通孔结构504和位线互连通孔结构302。漏极连接通孔结构308接触漏极接触通孔结构88中的相应一者的顶表面。第一外围通孔结构404接触第一外围区金属垫498中的相应一者的顶表面。第一阵列间区通孔结构504接触第一阵列间区金属垫598中的相应一者的顶表面。位线互连通孔结构302形成在每个互连线段184的每个横向凸出部分184J的端部处。

第一互连层级介电层290中的金属线可作为独立的金属线或作为集成的线和通孔结构的上部部分提供。第一互连层级介电层290中的金属线可在形成通孔结构之后形成在第一互连层级介电层290的上部部分中，或者可与形成通孔结构同时形成，作为集成的线和通孔结构中的部件。第一互连层级介电层290中的金属线可通过沉积同一组至少一种导电材料同时进行。

第一互连层级介电层290中的金属线可包括位线层级位线段318、第二外围区金属垫414和第二阵列间区金属垫514。为清楚起见并且由于元件的相对比例，在图21B中未示出元件318、414和514。

位线层级位线段318的第一子集可包括一组完整位线，其中第一子集中的每个位线层级位线段318包括整个位线。位线层级位线段318的第一子集可沿着第二水平方向(例如，位线方向)hd2跨两个存储器阵列区100和居间阵列间连接通孔区600笔直延伸。因此，位线层级位线段318的第一子集可在由第一背侧沟槽79组分开并且位于第一存储器阵列区100中的第一交替堆叠组{(132,146)，(232,246)}上方、在围绕第一交替堆叠组{(132,146)，(232,246)}的第一楼梯区200上方、在位于阵列间连接通孔区600中的后向阶梯式介电材料部分(165,265)的段上方、在由第二背侧沟槽79组分开并且位于第二存储器阵列区100中的第二交替堆叠组{(132,146)，(232,246)}上方、以及在围绕第二交替堆叠组{(132,146)，(232,246)}并且邻接阵列间连接通孔区600的第二楼梯区200上方沿着第二水平hd2笔直延伸。

位线层级位线段318的第二子集可形成在位线互连通孔结构302的相应子集上，并且可沿着第二水平方向hd2跨一个存储器阵列区100和邻接楼梯区200笔直延伸。位线层级位线段318的第二子集可以或可以不延伸到邻接阵列间连接通孔区600中。因此，位线层级位线段318的第二子集可沿着第二水平hd2在由背侧沟槽79组分开并且位于存储器阵列区100中的一个交替堆叠组{(132,146)，(232,246)}上方以及在围绕该交替堆叠组{(132,146)，(232,246)}的楼梯区200上方笔直延伸。因此，第二子集中的位线层级位线段318中的每一者包括整个位线的一部分。

位线层级位线段318通过相应漏极区63以及导电元件88和308电连接到竖直半导体沟道60的相应子集的上端。提供包括位线层级位线段318的位线。位线包括位线的第一子集318A(其在本文称为第一位线)和位线的第二子集318B(其在本文称为第二位线)，如图22D所示。位线的第一子集318A中的每个第一位线由位线层级位线段318中的单个位线层级位线段组成。每个第一位线在两个交替堆叠组{(132,146)，(232,246)}上方作为具有贯穿其中(即，从一个端部到另一端部)的直边缘的连续线结构延伸，并且与衬底竖直间隔开第一互连层级分离距离sd1(如图23A和图23B所示)。位线的第二子集318B中的每个第二位线包括相应的多层级结构。每个多层级结构包括：位线层级位线段318，该位线层级位线段与衬底8间隔开第一互连层级分离距离；互连线段184，该互连线段与衬底间隔开不同于第一互连层级分离距离的距离；和至少两个位线互连通孔结构302，如图22E所示。位线(318,184,302)不覆盖在直通存储器层级通孔结构(488,588)的任何区域上面。

第二外围区金属垫414和第二阵列间区金属垫514使用相同的金属材料沉积步骤和相同的图案化步骤与位线的第一子集318A(该子集中的每个位线由位线层级位线段318中的相应一者组成)和位线的第二子集318B的位线层级位线段318的形成同时形成。位线互连通孔结构302将互连线段184中的相应一者的每个横向凸出部分184J连接到位线的第二子集318B的位线层级位线段318中的相应一者。多层级结构(318,302,184)的互连线段184可位于围绕直通存储器阵列通孔结构588的区域的区域中。在一个实施方案中，互连通孔结构302可覆盖在相应介电壁结构76上面。

参考图23A至图23C，附加介电层310、附加金属互连结构328和接合垫338可形成在第一互连层级介电层290上方。附加介电层310可包括至少一个附加互连层级介电层，诸如第二互连层级介电层、第三互连层级介电层等。附加金属互连结构328可包括各种互连通孔结构和/或互连金属线。接合垫338可形成在金属互连结构328的最顶部子集上。

图23D示出了第一实施方案的第一示例性结构的另选配置。在该实施方案中，并非形成在图23所示的后向阶梯介电区(165,265)中并且位于两个楼梯区200之间的阵列间连接通孔区600，而是形成穿过绝缘层(132,232)和介电间隔物层(142,242)的交替堆叠的阵列间连接通孔区600。在该另选的方法中，并非形成如图3所示的楼梯区200，而是未将第一和第二介电间隔物材料层(142,242)的一部分替换为阵列间连接通孔区600中的相应导电层(146,246)。第一和第二介电间隔物材料层(142,242)(诸如氮化硅层)作为介电间隔物层保留在阵列间连接通孔区600中，并且在绝缘层和导电层的第一和第二交替堆叠{(132,146)，(232,246)}之间形成绝缘层(132,232)和介电间隔物层(142,242)的交替堆叠{(132,142)，(232,242)}。直通存储器阵列通孔结构588延伸穿过阵列间连接通孔区600中的绝缘层(132,232)和介电间隔物层(142,242)的交替堆叠{(132,142)，(232,242)}。然后在第一接触层级介电层280上方形成附加层，如图23A和图23B所示。

在图23D所示的第一实施方案的第一示例性结构的另一另选配置中，并非在每个背侧沟槽79中形成介电壁结构76，而是在每个背侧沟槽79中的每一者中形成介电间隔物74和源极接触通孔77(例如，源极电极或局部互连件)。可通过经由背侧沟槽79将离子注入到半导体材料层10中，然后形成与源极区76电接触的源极接触通孔77来形成源极区61。在该实施方案中，任选的外延半导体基座11可形成在与竖直半导体沟道60的底部部分接触的半导体材料层10上。基座11形成位于字线下方的源极选择晶体管的沟道。

共同参考图1A至图23D并且根据本公开的第一实施方案，提供一种三维存储器器件，该三维存储器器件包括：绝缘层(132,232)和导电层(146,246)的第一交替堆叠和第二交替堆叠，该交替堆叠位于衬底8上方并且彼此间隔开；存储器堆叠结构55的集群，该集群竖直延伸穿过第一和第二交替堆叠{(132,146)，(232,246)}，其中每个存储器堆叠结构55包括存储器膜50和竖直半导体沟道60；和位线(318,302,184)，该位线电连接到竖直半导体沟道60的相应子集的上端。位线的第一子集318A中的每个位线318作为连续线结构(包括单个位线层级位线段318)在第一交替堆叠和第二交替堆叠上方延伸，并且与衬底8竖直间隔开第一互连层级分离距离sd。位线的第二子集318B中的每个位线(318,302,184)包括相应的多层级结构(318,302,184)，每个多层级结构(318,302,184)包括与衬底8间隔开第一互连层级分离距离sd1的位线层级位线段318和与衬底8间隔开不同于(例如，小于)第一互连层级分离距离sd1的分离距离sd2的互连线段184。每个存储器堆叠结构55组可竖直延伸穿过交替堆叠{(132,146)，(232,246)}中的相应一者。

在图23D所示的一个实施方案中，第一和第二交替堆叠{(132,146)，(232,246)}在第二水平方向(例如，位线方向)hd2上通过绝缘层和介电间隔物层的交替堆叠{(132,142)，(232,242)}彼此横向间隔开。

在图23B所示的另一个实施方案中，第一和第二交替堆叠{(132,146)，(232,246)}在第二水平方向(例如，位线方向)hd2上通过后向阶梯式介电材料部分(165,265)彼此横向间隔开，该后向阶梯式介电材料部分沿着第一水平方向(例如，字线方向)hd1在第一交替堆叠和第二交替堆叠的阶梯式表面上方横向延伸。在一个实施方案中，每个多层级结构(318,302,184)的位线层级位线段318沿着垂直于第一水平方向hd1的第二水平方向hd1横向延伸；并且每个多层级结构的互连线段184包括沿着与第二水平方向hd2不同的水平方向横向延伸的至少一个部分(诸如横向凸出部分184J)。

在一个实施方案中，每个多层级结构的位线层级位线段包括：第一位线层级位线段318，该第一位线层级位线段覆盖在第一交替堆叠{(132,146)，(232,246)}上面；和第二位线层级位线段318，该第二位线层级位线段覆盖在第二交替堆叠{(132,146)，(232,246)}上面，其中第一位线层级位线段的纵向侧壁和第二位线层级位线段的纵向侧壁位于一对二维欧几里得平面(即，垂直于第一水平方向hd1的两个竖直平面)内。

在一个实施方案中，每个多层级结构(318,302,184)的互连线段184包括：线性部分184L，该线性部分沿着第二水平方向hd2延伸，并与相应多层级结构(318,302,184)的位线层级位线段318横向偏移；和横向凸出部分184J对，该横向凸出部分对沿着第一水平方向hd1延伸并且邻接到线性部分的端部区。

在一个实施方案中，该横向凸出部分184J对通过位线互连通孔结构302对连接到第一位线层级位线段318和第二位线层级位线段318，该位线互连通孔结构对接触第一位线层级位线段318和第二位线层级位线段318中的相应一者。在一个实施方案中，三维存储器器件包括：漏极区63，该漏极区接触竖直半导体沟道60中的相应一者的上端；漏极接触通孔结构88，该漏极接触通孔结构接触漏极区63中的相应一者的顶表面；和漏极连接通孔结构308，该漏极连接通孔结构接触漏极接触通孔结构88中的相应一者的顶表面，并且与衬底8竖直间隔开和位线互连通孔结构302与衬底8间隔开的竖直分离距离相同的竖直分离距离。在一个实施方案中，漏极接触通孔结构88的顶表面位于与互连线段184的顶表面相同的水平平面内。

在一个实施方案中，互连线段184位于位线的第一子集318A下面，并且在平面图(诸如图22E的视图)中沿着垂直于衬底8的顶表面的方向与位线的第一子集318A具有区域重叠。在一个实施方案中，每个多层级结构(318,302,184)的互连线段184距衬底8的距离比每个多层级结构(318,302,184)的位线层级位线段318距衬底8的距离更近。

在一个实施方案中，三维存储器器件包括由至少一种金属材料构成并且竖直延伸穿过后向阶梯式介电材料部分(165,265)的直通存储器层级通孔结构(诸如直通存储器阵列通孔结构588)。位线不覆盖在直通存储器层级通孔结构的区域上面，并且多层级结构(318,302,184)的互连线段184位于围绕直通存储器层级通孔结构的区域的区域中。

在一个实施方案中，三维存储器器件可包括互连金属垫(诸如第二互连金属垫514)，该互连金属垫位于直通存储器层级通孔结构的区域内并且电连接到直通存储器层级通孔结构，并且与衬底8竖直间隔开第一互连层级分离距离sd1。在一个实施方案中，三维存储器器件可包括：场效应晶体管，该场效应晶体管在交替堆叠下方位于衬底8的顶表面上方；和较低层级金属互连结构780，该较低层级金属互连结构嵌入在较低层级介电材料层760中并且位于场效应晶体管和后向阶梯式介电材料部分(165,265)之间，其中直通存储器层级通孔结构接触较低层级金属互连结构780中的一者。

在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件，导电层(146,246)包括或电连接到单体三维NAND存储器器件的相应字线，衬底8包括硅衬底，单体三维NAND存储器器件包括硅衬底上方的单体三维NAND串阵列，并且单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方。硅衬底可包含集成电路，该集成电路包括针对位于其上的存储器器件的驱动器电路，导电层(146,246)包括多个控制栅极电极，该多个控制栅极电极具有基本上平行于衬底8的顶表面延伸的条带形状，该多个控制栅极电极至少包括定位在第一器件层级中的第一控制栅极电极和定位在第二器件层级中的第二控制栅极电极。单体三维NAND串阵列包括多个半导体沟道60，其中多个半导体沟道60中的每一者的至少一个端部基本上垂直于衬底8的顶表面延伸，以及包括竖直半导体沟道60的该多个半导体沟道中的一者。单体三维NAND串阵列包括多个电荷存储元件(包括存储器膜50的部分)，每个电荷存储元件定位成与多个半导体沟道60中的相应一者相邻。

在各种实施方案中，位线的第二子集的多层级结构(318,302,184)可用于提供用于在不减小位线密度的情况下提供到直通存储器阵列通孔结构588的电连接的区域。位线可在每个存储器阵列区100的整个区域中形成而没有间隙。朝向直通存储器阵列通孔结构588延伸的位线的子集可使用多层级结构(318,302,184)在直通存储器阵列通孔结构588上方路由，从而实现高密度位线布线。

参考图24A和图24B，根据本公开的第二实施方案的第二示例性结构可通过修改每个楼梯区200的形状而从第一实施方案的第一示例性结构得到。换句话讲，图1A至图1D的第一示例性结构的布局可在不修改图1A至图1D的第一示例性结构的各个部件的结构的情况下进行修改。因此，包括半导体器件(诸如场效应晶体管710)的外围电路712形成在衬底8上，并且嵌入在较低层级介电材料层760中的较低层级金属互连结构780形成在场效应晶体管上方。任选导电板层6和过程中源极层级材料层10'可以不同的形状图案化，使得导电板层6和过程中源极层级材料层10'的外边缘与横向包围相应存储器阵列区100的每个楼梯区200的外边缘重合。

具体地，楼梯区200的区域可被修改为包括一对缩进的横向边界，该对缩进的横向边界包括围绕相应外围连接区400的一组缩进区，该外围连接区包括行解码器电路连接件(例如，字线接线区)。在一个实施方案中，楼梯区200可包括沿着第一水平方向hd1横向延伸的一对直边缘和大致沿着垂直于第一水平方向hd1的第二水平方向hd2延伸的一对周期性缩进边缘。楼梯区200的每个周期性缩进边缘包括由相应外围连接区400沿着第二水平方向(例如，位线方向hd2)分开的横向突起楼梯段200P的横向交替序列。横向突起楼梯段200P可以是离散的，或者可通过任选的横向凹陷段200R彼此连接。横向突起楼梯段200P可具有宽度w。横向突起楼梯段中的每一者和横向凹陷段中的每一者可沿着第二水平方向hd2延伸。楼梯区200可通过各向异性蚀刻步骤和各向同性地修剪可修剪掩模层的掩模修剪步骤的迭代来形成。外围连接区400可形成在相邻横向突起楼梯段200P对之间。

参考图25A至图25C，第一实施方案的处理步骤可执行到图10A至图10D的处理步骤。存储器堆叠结构55可以与第一实施方案中相同的方式形成。存储器堆叠结构55中的每一者包括竖直半导体沟道60和存储器膜50。漏极区63可形成在竖直半导体沟道60中的相应一者上以形成存储器开口填充结构58。在面向上述区500和600的楼梯区200中，阶梯S可仅在一个方向上逐步下降。相比之下，在楼梯区200的横向突起楼梯段200P中，阶梯S可在两个不同方向(即，在第一水平方向(例如，字线方向)hd1和在垂直第二水平方向(例如，位线方向)hd2)上逐步下降到缩进区(例如，外围连接区)400中，如图25B所示。这在图31B的透视图中更清楚地示出，这将在下文中更详细地描述。

参考图26A至图26B，可执行图11A和图11D的处理步骤，以形成背侧沟槽79。背侧沟槽79将绝缘层(132,232)和牺牲材料层(142,242)的每个交替堆叠{(132,142)，(232,242)}分成多个交替堆叠。绝缘层(132,232)和牺牲材料层(142,242)的交替堆叠{(132,142)，(232,242)}的组(G1–G6)和存储器堆叠结构55的集群可形成在较低层级介电材料层760和过程中源极层级材料层10'上方。虽然示出了包括交替堆叠{(132,142)，(232,242)}的六个组(G1–G6)的配置以描述本公开的一个实施方案，但本文明确设想了其中采用交替堆叠{(132,142)，(232,242)}的任何数量的组的其他实施方案。存储器阵列区100中的交替堆叠{(132,142)，(232,242)}的组(G1–G6)的总数可在2至256的范围内，诸如4至64。两个相邻背侧沟槽79之间的包含存储器堆叠结构55的每个交替堆叠可包括存储块。每个存储器阵列区100可包括存储器页面的一部分或整个存储器页面。

背侧沟槽79中的每一者可沿着第一水平方向(例如，字线方向)hd1横向延伸。在一个实施方案中，绝缘层(132,232)和牺牲材料层(142,242)的每个分开的交替堆叠{(132,142)，(232,242)}可具有沿着第一水平方向hd1横向延伸的矩形条带形状。在一个实施方案中，存储器堆叠结构55的每个集群可竖直延伸穿过交替堆叠的组(G1–G6)的相应交替堆叠{(132,142)，(232,242)}。

在一个实施方案中，交替堆叠{(132,142)，(232,242)}的每个组(G1–G6)包括至少四个交替堆叠{(132,142)，(232,242)}的相应组，诸如例如八个交替堆叠。交替堆叠{(132,142)，(232,242)}的相同组(G1–G6)内的交替堆叠{(132,142)，(232,242)}可通过线沟槽(诸如背侧沟槽79)彼此横向间隔开，该线沟槽竖直延伸穿过交替堆叠{(132,142)，(232,242)}的每个层级并且利用相应直侧壁对沿着第一水平方向hd1横向延伸，该相应直侧壁对从相应线沟槽的一个端部延伸到相应线沟槽的另一端部。每个线沟槽(即，每个背侧沟槽79)可从楼梯区200的一个外边缘(例如，段200P的外边缘)延伸到存储器阵列区100的位于相对侧上的另一外边缘。

在一个实施方案中，交替堆叠{(132,142)，(232,242)}的组(G1–G6)包括奇数组(G1,G3,G5)，该奇数组与偶数组(G2,G4,G6)交替，如沿着第二水平方向hd2从一个端部到另一端部编号的。交替堆叠{(132,142)，(232,242)}的组(G1–G6)以标记为第一组G1的组开始。交替堆叠的组(G1–G6)具有沿着第一水平方向hd1的横向缩进以提供横向缩进区(例如，外围连接区)400。每个交替堆叠组的楼梯区的相邻横向突起楼梯段200P包括牺牲材料层(142,242)中的阶梯S，该阶梯在两个方向上逐步下降，包括在第二水平方向hd2上延伸到外围连接区400中。外围连接区400中的剩余空间填充有介电材料部分(165,265)。交替堆叠{(132,142)，(232,242)}的组(G1–G6)内的每个交替堆叠{(132,142)，(232,242)}形成有阶梯式表面S。

交替堆叠的奇数组(G1,G3,G5)各自包括：第一横向突起楼梯段200PA，该第一横向突起楼梯段在第一端部上(例如，在图26B的右侧)；和第一缩进区(例如，外围连接区)400A，该第一缩进区在沿着第一水平方向hd1与第一端部相对的第二端部上(例如，在图26B的左侧)。交替堆叠的偶数组(G2,G4,G6)各自包括：第二横向突起楼梯段200PB，该第二横向突起楼梯段在第二端部上(例如，在图26B的左侧)，位于两个第一缩进区400A之间；和第二缩进区400B，该第二缩进区在沿着第一水平方向hd1与第二端部相对的第一端部上(例如，在图26B的右侧)，位于两个第一横向突起楼梯段200PA之间。

介电材料部分(诸如后向阶梯式介电材料部分(165,265))覆盖在阶梯式表面S上面。介电材料部分具有在每个阶梯式表面上方根据沿着第一水平方向hd1和沿着第二水平方向hd2距衬底8的竖直距离逐步增加的横向范围(即，在第一水平方向和第二水平方向上均逐步增加)。在一个实施方案中，后向阶梯式介电材料部分(165,265)中的每一者包括第一组阶梯式表面和第二组阶梯式表面，该第一组阶梯式表面包括沿着第一水平方向hd1横向间隔开的竖直表面，该第二组阶梯式表面包括沿着第二水平方向hd2横向间隔开的竖直表面。在一个实施方案中，第一组阶梯式表面和第二组阶梯式表面接触存在于交替堆叠{(132,142)，(232,242)}的相同组(G1–G6)内的交替堆叠的侧壁。外围连接区400可存在于楼梯区200的两个相邻横向突起段200P之间。应当指出的是，图26是示意图，并且“左侧”和“右侧”堆叠/块的数量优选相同。例如，如果一个块通过左侧连接，则右侧可打开并用作外围连接区400，反之亦然。

参考图27，第一实施方案的后续处理步骤可执行到图17A至图17E的处理步骤。如在第一实施方案中那样，将过程中源极层级材料层10'替换为源极层级材料层10。半导体材料层(诸如源极层级材料层10内的埋入式源极层(112,114,116)可位于较低层级介电材料层760与绝缘层(132,232)和导电层(146,246)的交替堆叠{(132,146)，(232,246)}的组(G1–G6)之间。半导体材料层可在交替堆叠{(132,146)，(232,246)}中的每一者下方连续延伸。竖直半导体沟道60的每个底端电连接到半导体材料层。存储器堆叠结构55的每个集群竖直延伸穿过交替堆叠{(132,146)，(232,246)}的组(G1–G6)中的相应交替堆叠{(132,146)，(232,246)}。

参考图28A至图28D，如在第一实施方案中那样，可形成穿过第一接触层级介电层280、第二和第一后向阶梯式介电材料部分(265,165)以及第二介电材料层768到外围连接区400中以及任选地阵列间连接通孔区中和位线接线区中的较低层级金属互连结构780的第一子集的顶表面的直通存储器层级通孔腔体。直通存储器层级通孔腔体延伸到较低层级金属互连结构780中的相应一者的顶表面。可将至少一种导电材料沉积在直通存储器层级通孔腔体中。可从包括第一接触层级介电层280的顶表面的水平平面上方移除至少一种导电材料的多余部分。直通存储器层级通孔腔体中的至少一种导电材料的每个剩余部分构成直通存储器层级通孔结构。直通存储器层级通孔结构包括形成在外围连接区400中的外围连接通孔结构488，以及任选地形成在阵列间连接通孔区中的阵列间连接通孔结构，以及形成在位线接线区中的位线连接通孔结构，如在第一实施方案中那样。

外围连接通孔结构488提供在存储器层级处竖直延伸穿过所有层(即包括任选导电板层6(或在不存在任选导电板层6的情况下的源极层级材料层10)和第二绝缘帽盖层270的水平平面之间的所有层的集合)的电连接。外围连接通孔结构488从位于源极层级材料层10下面的第二介电材料层768下方竖直延伸到覆盖在存储器堆叠结构55上面的第一接触层级介电层280的顶表面。

外围连接通孔结构488可包括直通存储器层级字线连接通孔结构488A和直通存储器层级晶体管连接通孔结构488B。直通存储器层级字线连接通孔结构488A和直通存储器层级晶体管连接通孔结构488B中的每一者可接触较低层级金属互连结构780中的相应一者。在一个实施方案中，一对直通存储器层级晶体管连接通孔结构488B和直通存储器层级字线连接通孔结构488A可连接到图28A所示的相同字线控制晶体管710T，并且可穿过介电材料部分的相同子集(诸如第一后向阶梯式介电材料部分165和第二后向阶梯式介电材料部分265的竖直堆叠)。

参考图29A至图29C，可执行图19A至图19C、图20A至图20D和图21A至图21D的处理步骤以形成第一接触层级介电层280上方的第二接触层级介电层282、各种导电通孔结构(88,86,496)和各种第一线层级结构(186,498)。各种导电通孔结构(88,86,496)可包括漏极接触通孔结构88、字线接触通孔结构86、外围区接触通孔结构496和在第一实施方案中描述的附加导电通孔结构。第一线层级结构(186,498)包括字线互连金属线186、第一外围区金属垫498和在第一实施方案中描述的附加第一线层级结构。

每个漏极接触通孔结构88可形成在漏极区63中的相应一者的顶表面上。字线接触通孔结构86可形成在导电层(146,246)中的相应一者上。第一字线互连金属线186中的每一者可形成在字线接触通孔结构86中的相应一者和第一组外围区接触通孔结构496中的相应一者上。外围区接触通孔结构496中的每一者可形成在外围连接通孔结构488中的相应一者上。第一外围区金属垫498中的每一者可形成在第二组外围区接触通孔结构496中的相应一者上。在一个实施方案中，字线互连金属线186和第一外围区金属垫498可形成为采用双镶嵌工艺的整体结构。同样，第一外围区金属垫498和外围区接触通孔结构496可形成为整体结构。

在一个实施方案中，字线互连金属线186可通过相应的外围区接触通孔结构496电连接到字线接触通孔结构86中的相应一者和直通存储器层级字线连接通孔结构488A中的相应一者，并且可沿着平行于第二水平方向hd2的相应纵向横向延伸，如图29B所示(以及如下所述的图31B所示)。在一个实施方案中，字线互连金属线186可沿着第二水平方向hd2从相应字线互连金属线186所电连接到的字线(包括导电层(146,246))中的相应一者上方横向延伸到覆盖在介电材料部分(诸如位于外围连接区400内的第一和第二后向阶梯式介电材料部分(165,265))中的相应一者的区中。直通存储器层级字线连接通孔结构488A中的每一者可电连接到字线互连金属线186中的相应一者，延伸穿过介电材料部分中的相应一者，并且接触较低层级金属互连结构780中的相应一者。

字线接触通孔结构86和直通存储器层级字线连接通孔结构488A中的每一者可通过后向阶梯式介电材料部分的相同子集(诸如第一后向阶梯式介电材料部分165和第二后向阶梯式介电材料部分265的竖直堆叠)形成。直通存储器层级晶体管连接通孔结构488A可电连接到支撑器件区700中的字线控制晶体管710的相应晶体管710T。

直通存储器层级晶体管连接通孔结构488B可电连接到字线控制晶体管710(例如，710T)。直通存储器层级晶体管连接通孔结构488B可延伸穿过介电材料部分的相应子集(诸如第一后向阶梯式介电材料部分165和第二后向阶梯式介电材料部分265的竖直堆叠)。在一个实施方案中，连接到相同字线控制晶体管710T的一对直通存储器层级晶体管连接通孔结构488B和直通存储器层级字线连接通孔结构488A可穿过同一组介电材料部分(诸如第一后向阶梯式介电材料部分165和第二后向阶梯式介电材料部分265的竖直堆叠)。

参考图30A至图30B，图22A至图22E的处理步骤可如在第一实施方案中那样执行以形成第一互连层级介电层290并形成通孔结构和第二线层级结构。第一互连层级介电层290中的通孔结构可包括漏极连接通孔结构308、第一外围通孔结构404和在第一实施方案中描述的任选的附加通孔结构。漏极连接通孔结构308接触漏极接触通孔结构88中的相应一者的顶表面。第一外围通孔结构404接触第一外围区金属垫498中的相应一者的顶表面。

第一互连层级介电层290中的金属线可作为独立的金属线或作为集成的线和通孔结构的上部部分提供。第一互连层级介电层290中的金属线可在形成通孔结构之后形成在第一互连层级介电层290的上部部分中，或者可与形成通孔结构同时形成，作为集成的线和通孔结构中的部件。第一互连层级介电层290中的金属线可通过沉积同一组至少一种导电材料同时进行。

在第一互连层级介电层290中形成的第二线层级结构可包括位线408、第二外围区金属垫414和在第一实施方案中描述的任选的附加第二线层级结构。位线408电连接到相应组的漏极接触通孔结构88，并且沿着第二水平方向hd2笔直横向延伸。任选地，位线408的一部分可具有图22A至图23B所示的第一实施方案的配置。

在一个实施方案中，字线互连金属线186可沿着第二水平方向(例如，位线方向)hd2横向延伸，并且因此可平行于位线408。位线408形成在字线互连金属线186的层级上方的层级处。因此，字线互连金属线186可与衬底8竖直间隔开比位线408与衬底8间隔开的竖直分离距离更小的竖直分离距离。

参考图31A和图31B，附加介电层310、附加金属互连结构328和接合垫338可形成在第一互连层级介电层290上方。附加介电层310可包括至少一个附加互连层级介电层，诸如第二互连层级介电层、第三互连层级介电层等。附加金属互连结构328可包括各种互连通孔结构和/或互连金属线。接合垫338可形成在金属互连结构328的最顶部子集上。

参考图24A至图31B并且根据本公开的第二实施方案，三维存储器器件包括：外围电路712，该外围电路包括位于衬底8上方的场效应晶体管710；较低层级金属互连结构780，该较低层级金属互连结构嵌入在覆盖在场效应晶体管710上面并且连接到场效应晶体管710的节点的较低层级介电材料层760中；和位于较低层级介电材料层760上方的绝缘层(132,232)和导电层(146,246)的交替堆叠的组(G1–G6)，每个交替堆叠{(132,246)，(232,246)}沿着第一水平方向hd1横向延伸。

交替堆叠{(132,246)，(232,246)}的组(G1–G6)包括奇数组(G1,G3,G5)，该奇数组沿着垂直于第一水平方向hd1的第二水平方向hd2与偶数组(G2,G4,G6)交替。

交替堆叠的奇数组(G1,G3,G5)各自包括：第一横向突起楼梯段200PA，该第一横向突起楼梯段在第一端部上(例如，在图26B的右侧)；和第一缩进区(例如，外围连接区)400A，该第一缩进区在沿着第一水平方向hd1与第一端部相对的第二端部上(例如，在图26B的左侧)。

交替堆叠的偶数组(G2,G4,G6)各自包括：第二横向突起楼梯段200PB，该第二横向突起楼梯段在第二端部上(例如，在图26B的左侧)，位于第一缩进区400A中的两者之间；和第二缩进区400B，该第二缩进区在沿着第一水平方向hd1与第二端部相对的第一端部上(例如，在图26B的右侧)，位于第一横向突起楼梯段200PA中的两者之间。

该器件还包括：介电材料部分(165,265)，该介电材料部分位于第一和第二缩进区(400A,400B)中；存储器堆叠结构55的集群，该集群竖直延伸穿过交替堆叠组；字线接触通孔结构86，该字线接触通孔结构接触导电层(例如，字线)(146,246)；字线互连金属线186，该字线互连金属线电连接到(例如，直接接触或通过一个或多个中间导体间接接触)字线接触通孔结构86中的相应一者并且沿着第二水平方向hd2在介电材料部分(165,265)中的相应一者上方从字线(146,246)中的相应一者上方延伸；和直通存储器层级字线连接通孔结构488A，该直通存储器层级字线连接通孔结构电连接到字线互连金属线中的相应一者并且延伸穿过介电材料部分(165,265)中的相应一者并且电连接到(例如，直接接触或间接接触)较低层级金属互连结构780中的相应一者。

在一个实施方案中，第一和第二横向突起楼梯段(200PA,200PB)中的阶梯S在第一水平方向hd1和第二水平方向hd2上均逐步下降。例如，第一横向突起楼梯段200PA中的阶梯S在第二水平方向hd2上逐步下降到第二缩进区400B中，而第二横向突起楼梯段200PB中的阶梯S在第二水平方hd1上逐步下降到第一缩进区400A中。

在一个实施方案中，介电材料部分(165,265)包括后向阶梯式介电材料部分，该后向阶梯式介电材料部分具有根据沿着第一水平方向和沿着第二水平方向距衬底8的竖直距离而逐步增加的横向范围。在一个实施方案中，后向阶梯式介电材料部分中的每一者包括第一组阶梯式表面和第二组阶梯式表面，该第一组阶梯式表面包括沿着第一水平方向横向间隔开的竖直表面，该第二组阶梯式表面包括沿着第二水平方向横向间隔开的竖直表面。第一组阶梯式表面和第二组阶梯式表面接触第一和第二横向突起楼梯段(200PA,200PB)的阶梯S。

在一个实施方案中，存在于同一交替堆叠组内的交替堆叠通过线沟槽79彼此横向间隔开，该线沟槽竖直延伸穿过交替堆叠的每个层级并且沿着第一水平方向hd1横向延伸。

在一个实施方案中，直通存储器层级字线连接通孔结构488A电连接到场效应晶体管710的相应字线控制晶体管710T。直通存储器层级晶体管连接通孔结构488B电连接到字线控制晶体管710并且延伸穿过介电材料部分(165,265)的相应子集。电连接到相同字线控制晶体管710T的一对直通存储器层级晶体管连接通孔结构488A和直通存储器层级字线连接通孔结构488B穿过介电材料部分的相同子集(165,265)。

楼梯区200的横向缩进在沿着位线方向从楼梯区200的横向突起楼梯段200P横向偏移的位置处围绕外围连接区400延伸。一组字线接触通孔结构86、直通存储器层级字线连接通孔结构488A、直通存储器层级晶体管连接通孔结构488B和位于字线(146,246)下方的字线控制晶体管710T可邻近彼此形成，从而最小化信号传输长度并减小三维存储器器件的面积，同时利用在现有技术器件中可能保持未利用的介电填充区400。连接到字线控制晶体管710T的接合垫338可形成在连接到字线控制晶体管710T的直通存储器层级晶体管连接通孔结构488B正上方，从而使字线控制晶体管和接合垫338之间的信号路径的长度最小化。

尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。