半导体结构及其制造方法

技术领域

本发明是关于一种半导体结构及其制造方法。

背景技术

随着电子产业的快速发展，半导体元件的发展已实现高性能与微型化。随着半导体元件，例如动态随机存取存储器(dynamic random access memory； DRAM)元件尺寸的缩小，栅极通道的长度也随之缩减。这样的结果可能伴随着短通道效应(short channeleffect)的产生。为了解决这样的问题，已经发展出埋入式通道阵列晶体管(buried-channel array transistor；BCAT)元件。

然而，虽然埋入式通道阵列晶体管元件的凹陷通道可改善短通道效应，但埋入式通道阵列晶体管元件具有驱动电流低与阈值电压(threshold voltage； Vth)敏感度高的缺点，因此会对半导体元件的性能与稳定性产生不利的影响。

发明内容

本发明的目的在于提供一种可实现较高的驱动电流与较低的阈值电压敏感度，且可以避免短通道效应的半导体结构。

根据本发明的一方面是提供一种半导体结构。半导体结构包含基板、第一字线结构、第二字线结构、第三字线结构、以及第四字线结构。基板具有被隔离结构围绕的主动区。第一字线结构及第二字线结构设置在主动区中并彼此分离。第三字线结构及第四字线结构设置在隔离结构中，其中第三字线结构及第四字线结构分别包含底部功函数层、位于底部功函数层上的中间功函数层、以及位于中间功函数层上的顶部功函数层。中间功函数层具有功函数大于顶部功函数层的功函数及底部功函数层的功函数。

根据本发明的一些实施方式，还包含多个第一源极/漏极区及第二源极/ 漏极区，其中第二源极/漏极区设置在第一字线结构及第二字线结构之间，且第一源极/漏极区及第二源极/漏极区设置在第一字线结构及第二字线结构的相对两侧。

根据本发明的一些实施方式，还包含多个电容电连接到第一源极/漏极区，及位线接触电连接到第二源极/漏极区。

根据本发明的一些实施方式，第一字线结构及第二字线结构分别包含底部部分及顶部部分，其中底部部分具有功函数大于顶部部分的功函数。

根据本发明的一些实施方式，第一字线结构及第二字线结构的底部部分与第三字线结构及第四字线结构的中间功函数层相同，第一字线结构及第二字线结构的顶部部分与第三字线结构及第四字线结构的顶部功函数层相同。

根据本发明的一些实施方式，还包含介电层位于第一字线结构及主动区的一内表面之间，以及位于第二字线结构及主动区的另一内表面之间。

根据本发明的一些实施方式，第三字线结构及第四字线结构的底部设置在第一字线结构及第二字线结构的底部下方。

根据本发明的一些实施方式，中间功函数层的底表面与第一字线结构及第二字线结构的底表面位于相同的水平高度。

根据本发明的一些实施方式，顶部功函数层的顶表面与第一字线结构及第二字线结构的顶表面位于相同的水平高度。

根据本发明的一些实施方式，还包含覆盖层设置在第一字线结构、第二字线结构、第三字线结构及第四字线结构上。

根据本发明的一些实施方式，还包含覆盖层设置在第一字线结构、第二字线结构、第三字线结构及第四字线结构上。

根据本发明的一些实施方式，覆盖层具有顶表面与隔离结构的顶表面齐平。

本发明的另一方面是提供一种制造半导体结构的方法。此方法包含以下操作。提供基板，其中基板具有被隔离结构围绕的主动区。在主动区中形成第一沟槽及第二沟槽，以及在隔离结构中形成第三沟槽及第四沟槽。分别在第三沟槽及第四沟槽中形成底部功函数层。在底部功函数层上及第一沟槽与第二沟槽中形成中间功函数层。在中间功函数层上形成顶部功函数层。以及在顶部功函数层上形成覆盖层，其中覆盖层填充第一沟槽、第二沟槽、第三沟槽及第四沟槽的剩余区域。

根据本发明的一些实施方式，基板包含第一型半导体层及位于第一型半导体层上的第二型半导体层。

根据本发明的一些实施方式，第三沟槽及第四沟槽的深度分别大于第一沟槽及第二沟槽的深度。

根据本发明的一些实施方式，在形成底部功函数层之前，还包含在第一沟槽及第二沟槽的内表面上形成介电层。

根据本发明的一些实施方式，中间功函数层具有功函数大于顶部功函数层的功函数。

根据本发明的一些实施方式，第三沟槽及第四沟槽中的底部功函数层的顶表面与第一沟槽及第二沟槽中的中间功函数层的底部位于相同的水平高度。

根据本发明的一些实施方式，还包含在第一沟槽及第二沟槽之间的主动区中形成掺杂区。

根据本发明的一些实施方式，还包含形成位线接触电连接至掺杂区。

根据本发明的一些实施方式，还包含分别在隔离结构与第一沟槽之间的主动区的顶表面上、以及隔离结构与第二沟槽之间的主动区的顶表面上形成多个电容。

应当理解，前述的一般性描述和下文的详细描述都是示例，并且旨在提供对所要求保护的本发明内容的进一步解释。

附图说明

当与图示一起阅读时，从以下详细描述可以最好地理解本发明的方面。应注意，根据业界标准实务，各种特征未按比例绘制。事实上，为了清楚地讨论，各个特征的尺寸可任意地增加或减小。

图1为根据本发明的某些实施方式绘示的半导体结构的俯视图。

图2显示根据图1A-A'截线所视的半导体结构的剖面图。

图3为根据本发明的某些实施方式绘示的半导体结构的制造方法流程图。

图4至图9为根据本发明的某些实施方式绘示的半导体结构的各工艺步骤的剖面图。

主要附图标记说明：

10-方法；12,14,16,18,20,22-操作；110-基板；110a-第一型半导体层； 110b-第二型半导体层；111-氧化层；112-主动区；112a-内表面；114-第一源极 /漏极区；116-第二源极/漏极区；120-隔离结构；132-底部功函数层；132a-底部；134-中间功函数层；136-顶部功函数层；140-介电层；144-底部部分；144a- 底部；146-顶部部分；150-覆盖层；210-位线接触；220-电容；A-A’-截线； d1,d2-深度；T1-第一沟槽；T2-第二沟槽；T3-第三沟槽；T4-第四沟槽；WL1- 第一字线结构；WL2-第二字线结构；WL3-第三字线结构；WL4-第四字线结构。

具体实施方式

为了使本发明内容的叙述更加详尽与完备，下文针对了本发明内容的实施方面与具体实施例提出了说明性的描述，但这并非实施或运用本发明内容具体实施例的唯一形式。以下所公开的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无此等特定细节的情况下实践本发明内容的实施例。

虽然下文中利用一系列的操作或步骤来说明在此公开的方法，但是这些操作或步骤所示的顺序不应被解释为本发明的限制。例如，某些操作或步骤可以按不同顺序进行及/或与其它步骤同时进行。此外，并非必须执行所有绘示的操作、步骤及/或特征才能实现本发明的实施方式。此外，在此所述的每一个操作或步骤可以包含多个子步骤或动作。

图1为根据本发明的某些实施方式绘示的半导体结构的俯视图。图2显示根据图1A-A'截线所视的半导体结构的剖面图。在一些实施方式中，半导体结构100可以是阵列晶体管，例如埋入式通道阵列晶体管(buried-channel array transistor；BCAT)。请参考图1及图2，半导体结构100包含基板110、第一字线结构WL1、第二字线结构WL2、第三字线结构WL3以及第四字线结构WL4。

如图1及图2所示，基板110具有主动区112围绕隔离结构120。具体而言，隔离结构120与主动区112接触，并在基板110中定义主动区112。

第一字线结构WL1及第二字线结构WL2设置在主动区112中且彼此分离。也就是说，主动区112的一部分位于第一字线结构WL1及第二字线结构 WL2之间。在一些实施方式中，第一字线结构WL1及第二字线结构WL2分别包含底部部分144及顶部部分146，且底部部分144的功函数大于顶部部分 146的功函数。在一些实施方式中，半导体结构100还包含介电层140位于第一字线结构WL1与主动区112的内表面112a之间，以及第二字线结构WL2 及主动区112的另一内表面112a之间。

第三字线结构WL3及第四字线结构WL4设置在隔离结构120中。如图2 所示，第三字线结构WL3及第四字线结构WL4分别包含底部功函数层132、位于底部功函数层132上的中间功函数层134、以及位于中间功函数层134上的顶部功函数层136。中间功函数层134的功函数大于顶部功函数层136的功函数及底部功函数层132的功函数。在一些实施方式中，底部功函数层132 的功函数与顶部功函数层136的功函数不同。在其他实施方式中，底部功函数层132的功函数与顶部功函数层136的功函数相同。第三字线结构WL3及第四字线结构WL4可以做为通过字线(passing word lines；PWL)。在一些实施方式中，第一字线结构WL1及第二字线结构WL2的底部部分144与第三字线结构WL3及第四字线结构WL4的中间功函数层134相同，且第一字线结构WL1及第二字线结构WL2的顶部部分146与第三字线结构WL3及第四字线结构WL4的顶部功函数层136相同。

在一些实施方式中，第三字线结构WL3及第四字线结构WL4的底部132a 设置在第一字线结构WL1及第二字线结构WL2的底部144a下方。在一些实施方式中，中间功函数层134的底表面(即，底部功函数层132与中间功函数层134的界面)与第一字线结构WL1及第二字线结构WL2的底部144a位于相同的水平高度。类似地，中间功函数层134与顶部功函数层136的界面可以和底部部分144与顶部部分146的界面齐平。在一些实施方式中，第三字线结构WL3及第四字线结构WL4的顶表面与第一字线结构WL1及第二字线结构WL2的顶表面位于相同的水平高度。也就是说，顶部功函数层136的顶表面与顶部部分146的顶表面齐平。

在一些实施方式中，半导体结构100还包含覆盖层150设置在disposed on the第一字线结构WL1、第二字线结构WL2、第三字线结构WL3、及第四字线结构WL4上。为了清楚起见，在图1中未示出位于第一字线结构WL1、第二字线结构WL2、第三字线结构WL3、及第四字线结构WL4上方的覆盖层 150。覆盖层150覆盖第一字线结构WL1及第二字线结构WL2的顶部部分146、以及第三字线结构WL3及第四字线结构WL4的顶部功函数层136。在一些实施方式中，覆盖层150的顶表面与隔离结构120的顶表面齐平。

在一些实施方式中，半导体结构100可以是阵列晶体管，例如埋入式通道阵列晶体管(buried-channel array transistor；BCAT)。如图2所示，晶体管可以包含第一源极/漏极区114及第二源极/漏极区116。在一些实例中，位于第一字线结构WL1及第二字线结构WL2之间的第二源极/漏极区116可以为晶体管的源极，第一源极/漏极区114可以为晶体管的漏极区，其中第一源极/漏极区114分别设置在第一字线结构WL1和第二字线结构WL2与第二源极/漏极区116相对的一侧。在一些实施方式中，半导体结构100还包含电连接至第一源极/漏极区114的多个电容220、以及电连接至第二源极/漏极区116 的位线接触210。

图3为根据本发明的某些实施方式绘示的半导体结构100的制造方法10 流程图。如图3所示，方法10包含操作12、操作14、操作16、操作18、操作20、以及操作22。图4至图9为根据本发明的某些实施方式绘示的半导体结构100的工艺各步骤的剖面图。

请参考图3，在方法10的操作12中，提供基板，此基板具有被隔离结构围绕的主动区。图4至图7为本发明的某些实施方式绘示的实现操作12的详细步骤。

请参考图4及图5，氧化层111可以形成于基板110上。在一些实施方式中，基板110为硅基板。替代地，基板110可以包括另一半导体，例如锗；一种化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括硅锗、磷化砷化镓、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和磷化砷化镓铟；或其组合。

接着，请参考图6，可以通过离子布植工艺(implantation process)掺杂基板110以形成第一型半导体层110a及第二型半导体层110b于第一型半导体层 110a上。例如，第一型半导体层110a可以掺杂有P型掺杂剂，例如硼(B)、铟(In)或其他P型材料，第二型半导体层110b可以掺杂有N型掺杂剂，例如砷(As)、锑(Sb)、磷(P)或其他N型材料。

请参考图7，形成隔离结构120在基板110中并围绕基板110。更详细地说，在形成隔离结构120之前，图案化基板110。例如，可以利用一或多个微影工艺来图案化基板110，包括双重图案化或多重图案化工艺。在一些实施方式中，双重图案化或多重图案化工艺将光微影工艺和自对准工艺结合，从而制造出图案，例如间距小于使用单次的直接光微影所取得的图案。在一些实施方式中，隔离结构120可以包含氧化硅、氮化硅、或氮氧化硅、或其他合适的材料。隔离结构120可以为浅沟槽隔离(STI)结构。隔离结构120可以利用物理气相沉积(physical vapor deposition；PVD)、化学气相沉积(chemical vapor deposition；CVD)、或其他沉积技术来形成。如图7所示，形成具有被隔离结构120包围的主动区112的基板110。

请参考图3及图8，在方法10的操作14中，第一沟槽T1及第二沟槽T2 形成在主动区112中，第三沟槽T3及第四沟槽T4形成在隔离结构120中。如图8所示，第三沟槽T3及第四沟槽T4分别具有深度d2大于第一沟槽T1 和第二沟槽T2的深度d1。第一沟槽T1、第二沟槽T2、第三沟槽T3及第四沟槽T4可以通过分别对基板110及隔离结构120执行蚀刻工艺来形成。蚀刻工艺可包括选择性湿式蚀刻工艺或选择性干式蚀刻工艺。湿式蚀刻溶液包括氢氧化四甲基铵(tetramethylammonium Hydroxide；TMAH)、氢氟酸/硝酸/乙酸 (HF/HNO

在一些实施方式中，在第一沟槽T1和第二沟槽T2的内表面112a上进一步形成介电层140。可通过化学气相沉积(CVD)、原子层沉积(ALD)或任何适当的方法来形成介电层140。例如，使用原子层沉积的高共形沉积工艺来形成介电层140，以确保介电层140的形成具有均匀的厚度。具体地，介电层140 可以共形地形成，以覆盖被第一沟槽T1和第二沟槽T2暴露的主动区112。在一些实施方式中，可以在隔离结构120的内表面上进一步形成介电层140。在一些实施方式中，介电层140包含一层或多层介电材料，例如氧化硅、氮化钛、氮化硅或高k介电材料、其他适当的介电材料，及/或其组合。高k介电材料可例如二氧化铪(HfO

请参考图3及图9，在方法10的操作16中，底部功函数层132形成在第三沟槽T3及第四沟槽T4中。在一些实施方式中，底部功函数层132可以包含低功函数材料，例如多晶硅，其具有功函数值小于约4.2eV。底部功函数层132可以通过任何合适的沉积工艺，例如化学气相沉积工艺形成在隔离结构120上。具有低功函数值的底部功函数层可以提高饱和电流(saturation current)。

请继续参考图3及图9，在方法10的操作18中，中间功函数层134形成在底部功函数层132上、以及第一沟槽T1及第二沟槽T2中。在一些实施方式中，在第三沟槽T3及第四沟槽T4中的底部功函数层132的顶表面与第一沟槽T1及第二沟槽T2中的中间功函数层134的底部144a位于相同的水平高度。因此，形成在第三沟槽T3及第四沟槽T4中的中间功函数层134的厚度与形成在第一沟槽T1及第二沟槽T2中的中间功函数层134的厚度相同。在一些实施方式中，中间功函数层134的功函数值大于底部功函数层132的功函数值。在一些实例中，中间功函数层134可以为导电材料，例如钨(W)。中间功函数层134的形成可以与底部功函数层132相同或相似。具有高功函数值的中间功函数层134可以保持较高的次临界电压(sub-threshold voltage)，以减少通道漏电流(channel leak)。

请继续参考图3及图9，在方法10的操作20中，顶部功函数层136形成在中间功函数层134上。在一些实施方式中，顶部功函数层136的功函数值小于中间功函数层134的功函数值。在一些实施方式中，顶部功函数层136 可以包含与底部功函数层132相同或相似的低功函数材料。例如，顶部功函数层136包含多晶硅。顶部功函数层136的形成可以与底部功函数层132及中间功函数层134相同或相似。具有低功函数的顶部功函数层136可以减少半导体结构100的栅极引致的漏极漏电流(gate-induced drain leakage；GIDL)。

请继续参考图3及图9，在方法10的操作22中，覆盖层150形成在顶部功函数层136上，其填充第一沟槽T1、第二沟槽T2、第三沟槽T3及第四沟槽T4的剩余区域。在一些实施方式中，覆盖层150包含氮化硅或其他合适的介电材料。在一些实施方式中，覆盖层150通过化学气相沉积、原子层沉积或其他合适的工艺形成。在一些实施方式中，形成覆盖层150的方法可以包含形成介电材料(未图示)以覆盖字线结构(第一字线结构WL1、第二字线结构WL2、第三字线结构WL3及第四字线结构WL4)、介电层140、以及隔离结构120。然后执行诸如化学机械研磨(CMP)和/或回蚀等平坦化操作，从而去除一部分介电材料以形成覆盖层150。换句话说，覆盖层150的顶表面、介电层 140的顶表面和隔离结构120的顶表面处于相同的水平高度。

在一些实施方式中，方法10还包含在第一沟槽T1及第二沟槽T2之间的主动区112中形成掺杂区116。在一些实施方式中，位线接触210(绘示于图 2)进一步形成在掺杂区116上并与其电连接。在一些实施方式中，电容220(绘示于图2)分别形成在位于隔离结构120与第一沟槽T1及隔离结构120与第二沟槽T2之间的主动区112的顶表面上，即电容220分别形成在掺杂区114上。结果，可以获得图2所示的半导体结构100。

如上所述，根据本发明的实施方式，提供一种半导体结构及其制造方法。半导体结构具有第一字线结构、第二字线结构、第三字线结构、以及第四字线结构。第三字线结构及第四字线结构分别具有底部功函数层、中间功函数层、以及顶部功函数层，其中中间功函数层的功函数大于顶部功函数层的功函数及底部功函数层的功函数。具有低功函数值的底部功函数层可以提高饱和电流(saturation current)。具有高功函数的中间功函数层可以保持较高的次临界电压(sub-threshold voltage)，以减少通道漏电流(channel leak)。具有低功函数的顶部功函数层可以减少栅极引致的漏极漏电流(GIDL)。因此，可实现较高的驱动电流与较低的阈值电压敏感度，且可以避免短通道效应。因此，可以改善半导体结构的效能。

尽管本发明内容已根据某些实施方式具体描述细节，其他实施方式也是可行的。因此，前述权利要求的精神和范围不应限于本文所记载的实施方式。

本领域技术人员也应当理解，在不脱离本发明内容的精神和范围的情况下，对于本发明内容所做的各种修改和变形是可行的。根据前述内容，本发明内容旨在涵盖可落入权利要求范围内的本发明内容中的各种修改和变形。