存储器器件及其形成方法

技术领域

本发明实施例涉及一种存储器器件及其形成方法。

背景技术

半导体器件用于各种电子应用中，例如个人计算机、手机、数字照相机及其他电子设备。半导体器件通常是通过以下方式制作而成：在半导体衬底之上依序沉积绝缘层或介电层、导电层及半导体层，并使用光刻及蚀刻技术将各种材料层图案化以在其上形成电路组件及元件。

半导体行业通过不断减小最小特征大小(minimum feature size)来不断提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，此使得能够将更多的组件集成到给定面积中。然而，随着最小特征大小的减小，出现了应解决的附加问题。

发明内容

本发明实施例的一种存储器器件包括多层堆叠、沟道层、存储器材料层及至少三个导电柱。所述多层堆叠设置在衬底上且包括交替堆叠的多个导电层及多个介电层。所述沟道层穿透过所述多个导电层及所述多个介电层。所述存储器材料层设置在所述沟道层与所述多个导电层及所述多个介电层中的每一者之间。所述导电柱由所述沟道层及所述存储器材料层环绕，其中所述至少三个导电柱分别电连接到导电线。

本发明实施例的一种存储器器件包括多层堆叠、第一导电柱、多个第二导电柱、多个介电柱、沟道层及存储器材料层。所述多层堆叠设置在衬底上且包括交替堆叠的多个栅极电极层及多个介电层。所述第一导电柱穿透过所述多层堆叠。所述第二导电柱位于所述第一导电柱的不同侧处。所述第一导电柱及所述第二导电柱分别电连接到导电线。所述介电柱穿透过所述多层堆叠且设置在所述第一导电柱与所述第二导电柱中的每一者之间。所述沟道层环绕所述第一导电柱、所述第二导电柱及所述介电柱。所述存储器材料层设置在所述沟道层与所述多层堆叠之间。

本发明实施例的一种形成存储器器件的方法包括以下步骤。在衬底上形成多层堆叠，其中所述多层堆叠包括交替堆叠的多个介电层及多个第一牺牲层且具有穿透过所述多层堆叠的多个第一沟槽。沿着所述多个第一沟槽的侧壁及底表面形成多个存储器材料层。沿着所述多个第一沟槽的所述侧壁及所述底表面在所述多个存储器材料层之上形成多个沟道层。形成多个第二牺牲层以分别填充所述多个第一沟槽。在所述多个第二牺牲层中的每一者中形成多个第二沟槽。在所述多个第二沟槽中分别形成多个介电柱。使用多个导电柱分别取代剩余的第二牺牲层。使用多条导电线分别取代所述多个第一牺牲层。

附图说明

结合附图阅读以下详细说明，能最好地理解本公开的各个方面。注意，根据本行业中的标准惯例，各种特征未按比例绘制。事实上，为使论述清晰起见，可任意地增大或减小各种特征的尺寸。

图1A、图1B及图1C说明根据一些实施例的存储器器件的简化立体图、电路图及俯视图。

图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A、图22B、图23A、图23B、图24A、图24B、图25、图26A、图26B、图27A、图27B、图27C及图27D说明制造根据一些实施例的存储器器件的不同视图。

图28说明根据替代实施例的存储器器件的简化立体图。

图29A及图29B说明根据替代实施例的存储器器件的简化立体图。

图30A到图30C说明制造根据一些实施例的存储器器件的不同俯视图。

图31说明根据替代实施例的存储器器件的存储单元的俯视图。

图32说明根据替代实施例的存储器器件的存储单元的俯视图。

图33说明根据替代实施例的存储器器件的存储单元的俯视图。

图34说明根据替代实施例的存储器器件的存储单元的俯视图。

图35说明形成根据一些实施例的存储器器件的方法。

具体实施方式

以下公开内容提供用于实施本发明的不同特征的许多不同实施例或实例。下文阐述组件及排列的具体实例以简化本公开。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中第一特征形成在第二特征之上或形成在第二特征上可包括其中所述第一特征与所述第二特征被形成为直接接触的实施例，且还可包括其中所述第一特征与所述第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此重复使用是出于简洁及清晰目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明起见，本文中可使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征之间的关系。所述空间相对性用语旨在除了图中所绘示的定向之外还囊括器件在使用或操作中的不同定向。装置可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

各种实施例提供一种存储器器件，例如三维(three-dimensional，3D)存储阵列。在一些实施例中，3D存储阵列是包括多个垂直堆叠的存储单元的铁电场效晶体管(ferroelectric field effect transistor，FeFET)存储器电路。在一些实施例中，每一存储单元被视为FeFET，所述FeFET包括：字线区，用作栅极电极；位线区，用作第一源极/漏极电极；源极线区，用作第二源极/漏极电极；铁电材料，作为栅极介电质；及氧化物半导体(oxide semiconductor，OS)，用作沟道区。在一些实施例中，每一存储单元被视为薄膜晶体管(thin film transistor，TFT)。

图1A、图1B及图1C说明根据一些实施例的存储阵列的实例。图1A以部分三维视图说明简化的存储器器件200的一部分的实例；图1B说明存储器器件200的电路图；且图1C说明根据一些实施例的存储器器件200的俯视图。存储器器件200包括多个存储单元202，所述多个存储单元202可被排列成行与列的格状。存储单元202可进一步垂直堆叠以提供三维存储阵列，从而增大器件密度。存储器器件200可设置在半导体管芯的后段制程(back end ofline，BEOL)中。举例来说，存储阵列可设置在半导体管芯的内连层中，例如设置在形成在半导体衬底上的一个或多个有源器件(例如晶体管)上方。

在一些实施例中，存储器器件200是快闪存储阵列，例如或非(NOR)快闪存储阵列等。在一些实施例中，每一存储单元202的栅极电耦合到相应字线(例如，导电线112)，每一存储单元202的第一源极/漏极区电耦合到相应位线(例如，导电线128A1)，每一存储单元202的第二源极/漏极区电耦合到相应源极线(例如，导电线128B)，且每一存储单元202的第三源极/漏极区电耦合到相应位线(例如，导电线128A2)。存储器器件200的同一水平行中的存储单元202可共用共同字线，而存储器器件200的同一垂直列中的存储单元202可共用共同源极线及共同位线。

存储器器件200包括多个垂直堆叠的导电线112(例如，字线)以及设置在导电线112中的相邻导电线112之间的介电层52。导电线112在与下伏衬底(图1A及图1C中未明确说明)的主表面平行的方向上延伸。导电线112可具有阶梯配置，以使得下部导电线112长于上部导电线112且在侧向上延伸超出上部导电线112的端点。举例来说，在图1A中说明导电线112的多个堆叠层，其中最顶部导电线112是最短的且最底部导电线112是最长的。导电线112各自的长度可在朝向下伏衬底的方向上增大。如此一来，可从存储器器件200上方触及导电线112中的每一者的一部分，且可将导电接触件分别接达到导电线112的暴露部分。

存储器器件200还包括交替排列的导电柱106A(例如，电连接到第一导电线)、导电柱108(例如，电连接到第二导电线)及导电柱106B(例如，电连接到第一导电线)。导电柱108设置在导电柱106A与导电柱106B之间。导电柱106A、106B及108可各自在垂直于导电线112的方向上延伸。介电柱102设置在导电柱106A、106B与导电柱108之间且对导电柱106A、106B及导电柱108中的相邻导电柱进行隔离。第一导电线是源极线及位线中的一者，且第二导电线是源极线及位线中的另一者。在一些实施例中，导电柱106A及导电柱106B电连接到位线，且导电柱108电连接到源极线。在替代实施例中，导电柱106A及导电柱106B电连接到源极线，且导电柱108电连接到位线。

多个组导电柱106A、106B及108与相交的导电线112一起界定每一存储单元202的边界，且介电层120设置在相邻的导电线112(也被称为共同导电线112)之间。在一些实施例中，导电柱108电耦合到接地。尽管图1A说明导电柱106A、106B相对于导电柱108的特定放置，但应了解，在其他实施例中导电柱106A、106B及108的放置可交换。

在一些实施例中，存储器器件200包含氧化物半导体(OS)材料作为沟道层92。沟道层92可为存储单元202提供沟道区。举例来说，当通过对应的导电线112施加适当电压(例如，高于对应存储单元202的相应阈值电压(V

在一些实施例中，存储器材料层90设置在沟道层92与导电线112及介电层52中的每一者之间，且存储器材料层90用作每一存储单元202的栅极介电质。在一些实施例中，存储器材料层90包含铁电材料，例如氧化铪、氧化铪锆、掺杂硅的氧化铪等。在这些实施例中，存储器器件200也被称为铁电存储器器件。在替代实施例中，存储器材料层90包含不同类型的存储器材料。举例来说，存储器材料层90包含非铁电材料，例如包括位于两个SiOx层之间的SiNx层的多层存储器结构(例如，氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构)。

可在两个不同方向中的一者上将存储器材料层90极化，且可通过在存储器材料层90两端施加适当的差分电压并产生适当的电场来改变极化方向。极化可相对局部化(例如，一般来说局限在存储单元202的每一边界内)，且存储器材料层90的连续区可跨越多个存储单元202延伸。根据存储器材料层90的特定区的极化方向，对应的存储单元202的阈值电压发生变化，且可储存数字值(例如0或1)。举例来说，当存储器材料层90的区具有第一电极化方向时，对应的存储单元202可具有相对低的阈值电压，且当存储器材料层90的区具有第二电极化方向时，对应的存储单元202可具有相对高的阈值电压。所述两个阈值电压之间的差可被称为阈值电压偏移(threshold voltage shift)。阈值电压偏移越大，则读取储存在对应的存储单元202中的数字值越容易(例如，不易出错)。

为对这些实施例中的存储单元202执行写入操作，在存储器材料层90的与存储单元202对应的一部分两端施加写入电压。在一些实施例中，例如通过对对应导电线112(例如，字线)及对应导电柱106A、106B/108(例如，位线/源极线)施加适当电压来施加写入电压。通过在存储器材料层90的所述部分两端施加写入电压，可改变存储器材料层90的所述区的极化方向。因此，对应存储单元202的对应阈值电压也可从低阈值电压切换到高阈值电压，或反之亦然，且可将数字值储存在存储单元202中。由于导电线112与导电柱106A、106B及108交叉，因此可选择个别存储单元202来进行写入操作。

为对这些实施例中的存储单元202执行读取操作，对对应导电线112(例如，字线)施加读取电压(介于低阈值电压与高阈值电压之间的电压)。根据存储器材料层90的对应区的极化方向，可接通或可不接通存储单元202。因此，可通过导电柱108(例如，耦合到地的源极线)对导电柱106A、106B进行放电或可不对导电柱106A、106B进行放电，且可确定储存在存储单元202中的数字值。由于导电线112与导电柱106A、106B及108交叉，因此可选择个别存储单元202来进行读取操作。

图1A进一步说明存储器器件200的在后图中使用的参考横截面。横截面B-B’沿着导电线112的纵向轴线且在例如与存储单元202的电流流动方向平行的方向上。横截面C-C’平行于横截面B-B’且延伸穿过导电柱106A、导电柱108及导电柱106B。横截面D-D’垂直于横截面B-B’且延伸穿过导电柱106A及导电柱106B。为清晰起见，后续的图参考这些参考横截面。

在图2中，提供衬底50。衬底50可以是可经过掺杂(例如，掺杂有p型掺杂剂或n型掺杂剂)或未经掺杂的半导体衬底，例如块状半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)衬底或类似衬底。衬底50可以是集成电路管芯，例如逻辑管芯、存储器管芯、专用集成电路(application specific integrated circuit，ASIC)管芯等。衬底50可以是互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)管芯且可被称为阵列下CMOS(CMOS under array，CUA)。衬底50可以是晶片，例如硅晶片。一般来说，SOI衬底是形成在绝缘体层上的半导体材料层。举例来说，绝缘体层可以是隐埋式氧化物(buried oxide，BOX)层、氧化硅层等。绝缘体层设置在衬底(通常是硅衬底或玻璃衬底)上。也可使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅-锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。

图2进一步说明可形成在衬底50之上的电路。所述电路包括位于衬底50的顶表面处的晶体管。所述晶体管可包括位于衬底50的顶表面之上的栅极介电层302及位于栅极介电层302之上的栅极电极304。在栅极介电层302及栅极电极304的相对侧上的衬底50中设置有源极/漏极区306。沿着栅极介电层302的侧壁形成栅极间隔件308，且栅极间隔件308将源极/漏极区306与栅极电极304隔开适当的侧向距离。所述晶体管可包括鳍场效晶体管(finfield effect transistor，FinFET)、纳米结构(例如，纳米片、纳米导线、全包围栅极(gate-all-around)等)FET(nano-FET)、平坦FET等或其组合，且可通过先栅极工艺(gate-first process)或后栅极工艺(gate-last process)来形成。

第一层间介电质(inter-layer dielectric，ILD)310环绕源极/漏极区306、栅极介电层302及栅极电极304并将源极/漏极区306、栅极介电层302及栅极电极304隔离，且第二ILD 312位于第一ILD 310之上。源极/漏极接触件314延伸穿过第二ILD 312及第一ILD310且电耦合到源极/漏极区306，且栅极接触件316延伸穿过第二ILD 312且电耦合到栅极电极304。内连结构320位于第二ILD 312、源极/漏极接触件314及栅极接触件316之上。举例来说，内连结构320包括一个或多个堆叠介电层324及形成在所述一个或多个介电层324中的导电特征322。内连结构320可电连接到栅极接触件316及源极/漏极接触件314以形成功能电路。在一些实施例中，由内连结构320形成的功能电路可包括逻辑电路、存储器电路、感测放大器、控制器、输入/输出电路、图像传感器电路等或其组合。尽管图2论述形成在衬底50之上的晶体管，但其他有源器件(例如，二极管等)和/或无源器件(例如电容器、电阻器等)也可形成为功能电路的一部分。

在图3中，在图2的结构之上形成多层堆叠58。出于简洁及清晰目的，后续图式中可省略衬底50、晶体管、ILD 310及312及内连结构320。尽管多层堆叠58被说明为接触内连结构320的介电层324，但可在衬底50与多层堆叠58之间设置任何数目的中间层。举例来说，可在衬底50与多层堆叠58之间设置包括位于绝缘层(例如，低介电常数介电层)中的导电特征的一个或多个内连层。在一些实施例中，可将导电特征图案化以为衬底50上的有源器件和/或为存储器器件200(参见图1A及图1B)提供电力线、接地线和/或信号线。在一些实施例中，包括位于绝缘层(例如，低介电常数介电层)中的导电特征的一个或多个内连层设置在多层堆叠58之上。

在图3中，多层堆叠58包括牺牲层53A到53D(被统称为牺牲层53)与介电层52A到52E(被统称为介电层52)的交替层。可在后续步骤中将牺牲层53图案化并取代以界定导电线112(例如，字线)。牺牲层53可包含介电材料，例如氧化硅、氮化硅、氮氧化硅、其组合等。介电层52可包含绝缘材料，例如氧化硅、氮化硅、氮氧化硅、其组合等。牺牲层53与介电层52包含具有不同蚀刻选择性的不同材料。在一些实施例中，牺牲层53包含氮化硅，且介电层52包含氧化硅。可使用例如化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)、物理气相沉积(physical vapor deposition，PVD)、等离子体增强型CVD(plasma enhanced CVD，PECVD)等来形成牺牲层53及介电层52中的每一者。

尽管图3说明特定数目的牺牲层53及介电层52，但其他实施例可包括不同数目的牺牲层53及介电层52。此外，尽管多层堆叠58被说明为将介电层作为最顶层及最底层，但本公开并不仅限于此。在一些实施例中，多层堆叠58的最顶层及最底层中的至少一者是牺牲层。

图4到图12是制造根据一些实施例的存储器器件200的阶梯结构时的中间阶段的视图。沿着图1A中所说明的参考横截面B-B’对图4到图12加以说明。

在图4中，在多层堆叠58之上形成光刻胶56。在一些实施例中，通过旋转涂布技术形成光刻胶56并通过可接受的光刻技术将光刻胶56图案化。将光刻胶56图案化可在区60中暴露出多层堆叠58，而掩蔽多层堆叠58的剩余部分。举例来说，在区60中暴露出多层堆叠58的最顶层(例如，介电层52E)。

在图5中，使用光刻胶56作为掩模来蚀刻多层堆叠58的在区60中的暴露部分。蚀刻可以是任何可接受的蚀刻工艺，例如干式蚀刻(例如，反应性离子蚀刻(reactive ionetch，RIE)、中性束蚀刻(neutral beam etch，NBE)等)、湿式蚀刻等或其组合。蚀刻可以是各向异性的。蚀刻可移除介电层52E及牺牲层53D的在区60中的部分并界定开口61。由于介电层52E与牺牲层53D具有不同的材料组成物，因此用于移除这些层的暴露部分的蚀刻剂可不同。在一些实施例中，当蚀刻介电层52E时牺牲层53D用作蚀刻停止层，且当蚀刻牺牲层53D时介电层52D用作蚀刻停止层。因此，可选择性地移除介电层52E的一些部分及牺牲层53D的一些部分但不移除多层堆叠58的剩余层，且开口61可延伸到所期望的深度。作为另外一种选择，在开口61达到所期望的深度之后，可使用时间模式蚀刻工艺停止对开口61的蚀刻。在所得结构中，在区60中暴露出介电层52D。

在图6中，对光刻胶56进行修整以再暴露出多层堆叠58的一些部分。在一些实施例中，通过使用可接受的移除技术(例如侧向蚀刻)来对光刻胶56进行修整。由于修整，光刻胶56的宽度减小且可暴露出多层堆叠58的在区60及区62中的部分。举例来说，可在区60中暴露出介电层52D的顶表面，且可在区62中暴露出介电层52E的顶表面。

在图7中，通过可接受的蚀刻工艺使用光刻胶56作为掩模来移除介电层52E、牺牲层53D、介电层52D及牺牲层53C的在区60及区62中的部分。蚀刻可以是任何可接受的蚀刻工艺，例如干式蚀刻(例如RIE、NBE等)、湿式蚀刻等或其组合。蚀刻可以是各向异性的。蚀刻可使开口61进一步延伸到多层堆叠58中。由于牺牲层53D及53C与介电层52E及52D具有不同的材料组成物，因此用于移除这些层的暴露部分的蚀刻剂可不同。在一些实施例中，通过使用光刻胶56作为掩模且使用下伏的牺牲层53D及53C作为蚀刻停止层来移除介电层52E及52D的在区62及60中的部分。此后，通过使用光刻胶56作为掩模且使用下伏的介电层52D及52C作为蚀刻停止层来移除牺牲层53D及53C的在区62及60中的暴露部分。在所得结构中，在区60中暴露出介电层52C，且在区62中暴露出介电层52D。

在图8中，对光刻胶56进行修整以再暴露出多层堆叠58的一些部分。在一些实施例中，通过使用可接受的移除技术(例如，侧向蚀刻)对光刻胶56进行修整。由于修整，光刻胶56的宽度减小且可暴露出多层堆叠58的在区60、区62及区64中的部分。举例来说，在区60中暴露出介电层52C的顶表面；在区62中暴露出介电层52D的顶表面；且在区64中暴露出介电层52E的顶表面。

在图9中，通过可接受的蚀刻工艺使用光刻胶56作为掩模来移除介电层52E、52D及52C以及牺牲层53D、53C及53B的在区60、区62及区64中的部分。蚀刻可以是任何可接受的蚀刻工艺，例如干式蚀刻(例如RIE、NBE等)、湿式蚀刻等或其组合。蚀刻可以是各向异性的。蚀刻可使开口61进一步延伸到多层堆叠58中。由于介电层52C到52E及牺牲层53B到53D具有不同的材料组成物，因此用于移除这些层的暴露部分的蚀刻剂可不同。在一些实施例中，通过使用光刻胶56作为掩模且使用下伏的牺牲层53D、53C及53B作为蚀刻停止层来移除介电层52E、52D及52C的在区64、62及60中的部分。此后，通过使用光刻胶56作为掩模且使用下伏的介电层52D、52C及52B作为蚀刻停止层来移除牺牲层53D、53C及53B的在区64、62及60中的暴露部分。在所得结构中，在区60中暴露出介电层52B；在区62中暴露出介电层52C；且在区64中暴露出介电层52D。

在图10中，对光刻胶56进行修整以再暴露出多层堆叠58的一些部分。在一些实施例中，通过使用可接受的移除技术(例如侧向蚀刻)来对光刻胶56进行修整。由于修整，光刻胶56的宽度减小且可暴露出多层堆叠58的在区60、区62、区64及区66中的部分。举例来说，在区60中暴露出介电层52B的顶表面；在区62中暴露出介电层52C的顶表面；且在区64中暴露出介电层52D的顶表面；且在区66中暴露出介电层52E的顶表面。

在图11中，通过可接受的蚀刻工艺使用光刻胶56作为掩模来移除介电层52E、52D、52C及52B的在区60、区62、区64及区66中的部分。蚀刻可以是任何可接受的蚀刻工艺，例如干式蚀刻(例如RIE、NBE等)、湿式蚀刻等或其组合。蚀刻可以是各向异性的。蚀刻可使开口61进一步延伸到多层堆叠58中。在一些实施例中，通过使用光刻胶56作为掩模且使用下伏的牺牲层53D、53C、53B及53A作为蚀刻停止层来移除介电层52E、52D、52C及52B的在区66、64、62及60中的部分。在所得结构中，在区60中暴露出牺牲层53A；在区62中暴露出牺牲层53B；在区64中暴露出牺牲层53C；且在区66中暴露出牺牲层53D。此后，可通过可接受的灰化工艺或湿式剥离工艺移除光刻胶56。

在图12中，在多层堆叠58之上沉积金属间介电质(inter-metal dielectric，IMD)70。IMD 70可由介电材料形成且可通过任何适合的方法(例如CVD、PECVD、可流动CVD(flowable CVD，FCVD)等)来沉积。介电材料可包括磷硅酸盐玻璃(phospho-silicateglass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phospho-silicate glass，BPSG)、未经掺杂的硅酸盐玻璃(undoped silicateglass，USG)等。在一些实施例中，IMD 70包含氧化物(例如氧化硅等)、氮化物(例如氮化硅等)、其组合等。可使用通过任何可接受的工艺形成的其他介电材料。此后，执行移除工艺以移除在多层堆叠58之上的多余介电材料。在一些实施例中，移除工艺是平坦化工艺，例如化学机械抛光(chemical mechanical polish，CMP)、回蚀工艺、其组合等。平坦化工艺暴露出多层堆叠58，以使得在平坦化工艺完成之后，多层堆叠58的顶表面与IMD 70的顶表面处于同一水平高度。IMD 70沿着牺牲层53B到53D的侧壁及介电层52B到52E的侧壁延伸。此外，IMD 70可接触牺牲层53A到53D的顶表面及介电层52E的顶表面。

如图12中所示，因此形成中间块状阶梯结构。中间阶梯结构包括牺牲层53及介电层52的交替层。随后使用导电线112取代牺牲层53，此将在图24A到图26B中加以详细阐述。下部导电线112更长且在侧向上延伸超出上部导电线112，且导电线112中的每一者的宽度在朝向衬底50的方向上增大(参见图1A及图27D)。

图13A到图16B是制造根据一些实施例的存储器器件200的存储区及沟道区时的中间阶段的视图。在图13A到图14B中，将块状多层堆叠58图案化以形成穿过块状多层堆叠58的沟槽100。图13A、图14A、图15A及图16A说明俯视图。图13B、图14B、图15B及图16B是沿着图13A、14A、15A及图16A中所说明的参考横截面C-C’(也沿着图1A中所说明的参考横截面C-C’)予以说明。

在图13A及图13B中，在多层堆叠58之上形成光刻胶图案74及下伏的硬掩模图案72。在一些实施例中，在多层堆叠58之上依序形成硬掩模层及光刻胶层。所述硬掩模层可包含例如氮化硅、氮氧化硅等，所述硬掩模层可通过CVD、PVD、ALD、PECVD等来沉积。举例来说，光刻胶层是通过旋转涂布技术形成。

此后，将光刻胶层图案化以形成光刻胶图案74及位于光刻胶图案74之间的沟槽76。举例来说，通过可接受的光刻技术将光刻胶图案化。沟槽76可以是任何形状，例如类椭圆形形状、类三角形形状、类矩形形状及类多边形形状。然后，通过使用可接受的蚀刻工艺(例如，干式蚀刻(例如RIE、NBE等)、湿式蚀刻等或其组合)将光刻胶图案74的图案转移到硬掩模层以形成硬掩模图案72。所述蚀刻可以是各向异性的。因此，形成延伸穿过硬掩模层的沟槽76。此后，可通过灰化工艺可选地移除光刻胶图案74。

在图14A及图14B中，使用一种或多种可接受的蚀刻工艺(例如，通过干式蚀刻(例如RIE、NBE等)、湿式蚀刻等或其组合)将硬掩模图案72的图案转移到多层堆叠58。蚀刻工艺可以是各向异性的。因此，沟槽76延伸穿过块状多层堆叠58。然后，可通过可接受的工艺(例如，湿式蚀刻工艺、干式蚀刻工艺、平坦化工艺、其组合等)移除硬掩模图案72。

在图15A及图15B中，可在沟槽76中沿着沟槽76的侧壁及底表面共形地沉积存储器材料层90。存储器材料层90可包含能够因在存储器材料层90两端施加适当电压差而在两个不同极化方向之间进行切换的材料。举例来说，存储器材料层90包含高介电常数介电材料，例如铪(Hf)系介电材料等。在一些实施例中，存储器材料层90包含氧化铪、氧化铪锆、掺杂硅的氧化铪等。

在一些实施例中，存储器材料层90包含氧化钡钛(BaTiO

在一些实施例中，存储器材料层90具有约1nm到50nm(例如5nm到10nm)的厚度。可应用其他厚度范围(例如，超过20nm或5nm到15nm)。在一些实施例中，存储器材料层90被形成为完全非晶质状态。在替代实施例中，存储器材料层90被形成为部分地晶体状态；即，存储器材料层90被形成为混合的晶体-非晶质状态且具有一定程度的结构次序。在又一些替代实施例中，存储器材料层90被形成为完全晶体状态。在一些实施例中，存储器材料层90是单层。在替代实施例中，存储器材料层90是多层结构。

在沉积存储器材料层90之后，可执行退火步骤以达成存储器材料层90的所期望的晶格结构。在一些实施例中，在退火工艺之后，存储器材料层90从非晶质状态转变为部分地晶体状态或完全晶体状态。在替代实施例中，在退火之后，存储器材料层90从部分地晶体状态转变为完全晶体状态。

然后，在沟槽76中在存储器材料层90之上共形地沉积沟道层92。沟道层92包含适合于提供存储单元202(参见图1A)的沟道区的材料。举例来说，沟道层92包含氧化物半导体(OS)，例如氧化锌(ZnO)、氧化铟钨(InWO)、氧化铟镓锌(InGaZnO、IGZO)、氧化铟锌(InZnO)、氧化铟锡(ITO)、其组合等。在一些实施例中，沟道层92包含多晶硅(polycrystallinesilicon，poly-Si)、非晶质硅(amorphous silicon，a-Si)等。沟道层92可通过CVD、PVD、ALD、PECVD等来沉积。沟道层92可沿着沟槽76的侧壁及底表面在存储器材料层90之上延伸。在沉积沟道层92之后，可执行退火步骤以激活沟道层92的电荷载流子。

在图16A及图16B中，在沟槽76中移除存储器材料层90的底部部分及沟道层92的底部部分。在一些实施例中，也从多层堆叠58移除存储器材料层90的顶部部分及沟道层92的顶部部分。移除工艺包括可接受的蚀刻工艺，例如干式蚀刻(例如RIE、NBE等)、湿式蚀刻等或其组合。所述蚀刻可以是各向异性的。举例来说，移除工艺是毯覆式蚀刻。在一些实施例中，如图16A中所示，存储器材料层90及沟道层92是环形的。从俯视图来看，存储器材料层90及沟道层92根据沟槽76的形状而可以是任何形状，例如类椭圆形形状、类三角形形状、类矩形形状及类多边形形状。在一些实施例中，沟道层92的底部内侧壁与存储器材料层90的底部内侧壁彼此实质上齐平。

图17A到图22B说明制造存储器器件200中的导电柱106A、106B及108(例如，源极/漏极柱)的中间步骤。导电柱106A、106B及108可沿着与导电线112垂直的方向延伸，以使得可选择存储器器件200的个别单元来进行读取操作及写入操作。图17A、图18A、图19A、图20A、图21A及图22A说明俯视图。图17B、图18B、图19B、图20B、图21B及图22B是沿着图17A、图18A、图19A、图20A、图21A及图22A中所说明的参考横截面C-C’(也沿着图1A中所说明的参考横截面C-C’)予以说明。

在图17A及图17B中，在沟槽76中在沟道层92之上沉积牺牲层94。可在后续步骤中将牺牲层94图案化并取代以界定导电柱106A(例如，电连接到位线)、导电柱108(例如，电连接到源极线)及导电柱106B(例如，电连接到位线)。在一些实施例中，牺牲层94包含SiN、Si、聚合物、旋转涂布碳等，牺牲层94容易通过干式蚀刻工艺或湿式蚀刻工艺移除且相对于介电柱102(其可包含氧化硅、氮化硅、氮氧化硅、碳化硅、氧化铝等)等来说具有蚀刻选择性，牺牲层94是通过CVD、PVD、ALD、PECVD等来沉积。牺牲层94可沿着沟槽76的侧壁及底表面在沟道层92之上延伸。

在图18A及图18B中，在多层堆叠58、牺牲层94、沟道层92及存储器材料层90之上形成光刻胶图案98及下伏的硬掩模图案96。在一些实施例中，在多层堆叠58之上依序形成硬掩模层及光刻胶层。所述硬掩模层可包含例如氮化硅、氮氧化硅等，所述硬掩模层可通过CVD、PVD、ALD、PECVD等来沉积。举例来说，通过旋转涂布技术形成光刻胶层。

此后，将光刻胶层图案化以形成光刻胶图案98及位于光刻胶图案98之间的沟槽100。举例来说，通过可接受的光刻技术将光刻胶图案化。然后，通过使用可接受的蚀刻工艺(例如，通过干式蚀刻(例如RIE、NBE等)、湿式蚀刻等或其组合)将光刻胶图案98的图案转移到硬掩模层，以形成硬掩模图案96。所述蚀刻可以是各向异性的。因此，沟槽100被形成为延伸穿过硬掩模层。此后，可通过灰化工艺可选地移除光刻胶图案98。

在图19A及图19B中，使用一种或多种可接受的蚀刻工艺(例如，通过干式蚀刻(例如RIE、NBE等)、湿式蚀刻等或其组合)将硬掩模图案96的图案转移到牺牲层94。蚀刻工艺可以是各向异性的。因此，因此界定延伸穿过牺牲层94的沟槽100。

在图20A及图20B中，移除硬掩模图案96。可通过可接受的工艺(例如，湿式蚀刻工艺、干式蚀刻工艺、平坦化工艺、其组合等)移除硬掩模图案96。尽管说明了两个沟槽100，但可视需要形成任何数目的沟槽100。

在图21A及图21B中，在沟槽100中形成介电柱102。在一些实施例中，在多层堆叠58之上沉积介电层，从而填充在沟槽100中。所述介电层可包含氧化硅、氮化硅、氮氧化硅、碳化硅、氧化铝等，所述介电层是通过CVD、PVD、ALD、PECVD等来沉积。在沉积之后，可执行平坦化工艺(例如CMP、回蚀等)以移除介电层的多余部分。然后，形成介电柱102。在所得的结构中，多层堆叠58(例如介电层52E)的顶表面、存储器材料层90的顶表面、沟道层92的顶表面、牺牲层94的顶表面、介电柱102的顶表面可实质上处于同一水平高度(例如，处于工艺变化内)。在一些实施例中，牺牲层94的材料及介电柱102的材料经过选择以使得牺牲层94及介电柱102相对于彼此而被选择性地蚀刻，且牺牲层53的材料及介电柱102的材料经过选择以使得牺牲层53及介电柱102相对于彼此而被选择性地蚀刻。举例来说，牺牲层94及牺牲层53包含氮化物，且介电柱102包含氧化物。也可使用其他材料。牺牲层94及牺牲层53可包含不同的材料。

在图22A及图22B中，移除牺牲层94，以界定位于介电柱102之间的沟槽104。在一些实施例中，通过可接受的工艺(例如，湿式蚀刻工艺、干式蚀刻工艺或这两者)移除牺牲层94。

在图23A及图23B中，使用导电材料填充沟槽104以形成导电柱106A、106B及108。所述导电材料可包括铜、钛、氮化钛、钽、氮化钽、钨、钌、铝、多晶硅、其组合等，所述导电材料可使用例如CVD、ALD、PVD、PECVD等来形成。在沉积导电材料之后，可执行平坦化(例如CMP、回蚀等)以移除导电材料的多余部分，从而形成导电柱106A、106B及108。在所得的结构中，多层堆叠58(例如介电层52E)的顶表面、存储器材料层90的顶表面、沟道层92的顶表面、介电柱102的顶表面、导电柱106A的顶表面、导电柱106B的顶表面及导电柱108的顶表面可实质上处于同一水平高度(例如，处于工艺变化内)。在一些实施例中，导电柱106A及导电柱106B对应于且电连接到存储器器件200中的位线，且导电柱108对应于且电连接到存储器器件200中的源极线。在替代实施例中，导电柱106A及导电柱106B对应于且电连接到存储器器件200中的源极线，且导电柱108对应于且电连接到存储器器件200中的位线。

在一些实施例中，导电柱106A、106B及108由沟道层92及存储器材料层90环绕。举例来说，沟道层92及存储器材料层90连续地设置在导电柱106A的外侧壁表面、导电柱106A与导电柱106B之间的介电柱102的外侧壁表面、导电柱108的外侧壁表面、导电柱108与导电柱106B之间的介电柱102的外侧壁表面及导电柱106B的外侧壁表面之上。沟道层92可直接接触导电柱106A、106B及108及位于所述导电柱106A、106B及108之间的介电柱102。存储器材料层90可连续地设置在沟道层92的外侧壁表面上。在一些实施例中，存储器材料层90直接接触沟道层92的外侧壁表面及底表面。

导电柱106A、106B设置在导电柱108的不同侧处。举例来说，导电柱106A、106B设置在导电柱108的相对侧处。在一些实施例中，导电柱106A、106B在其端部处具有减小的宽度。然而，在其他实施例中，导电柱106A、106B具有恒定的宽度。

图24A到图26B是制造根据一些实施例的存储器器件200的导电线时的中间阶段的视图。在图24A到图26B中，将块状多层堆叠58图案化以形成穿过块状多层堆叠58的沟槽110，且使用导电材料取代牺牲层53以界定导电线112。导电线112可对应于存储器器件200中的字线，且导电线112还可为存储器器件200的所得存储单元提供栅极电极。图24A及图26A说明俯视图。沿着图24A及图26A中所说明的参考横截面D-D’(也是图1A中所说明的参考横截面D-D’)说明图24B及图26B，且沿着图24A中所说明的参考横截面D-D’(也是图1A中所说明的参考横截面D-D’)说明图25。

在图24A及图24B中，沟槽110延伸穿过块状多层堆叠58。举例来说，使用光刻与蚀刻的组合形成沟槽110。

在图25中，经由取代工艺，使用导电线112(参见图1A)取代条带形阶梯结构的牺牲层53。在一些实施例中，使用导电线112A到112D(被统称为导电线112)取代牺牲层53A到53D(被统称为牺牲层53)。在一些实施例中，通过沟槽110与可接受的工艺(例如，湿式蚀刻工艺、干式蚀刻工艺或这两者)移除牺牲层53。举例来说，使用热磷酸来移除牺牲层53。此后，将导电线112填充到两个相邻的介电层52之间的空间中。如局部放大图中所示，每一导电线112包括两个障壁层114及118以及位于障壁层114与障壁层118之间的金属层116。具体来说，障壁层114或118设置在金属层116与相邻的介电层52之间。障壁层114及118可防止金属层扩散到相邻的介电层52。障壁层114及118也可提供增强金属层116与相邻的介电层52之间的粘合性的功能，且在一些实例中可被称为胶层。在一些实施例中，视需要提供具有不同材料的障壁层及胶层两者。障壁层114及118由第一导电材料形成，例如金属氮化物(例如，氮化钛、氮化钽、氮化钼、氮化锆、氮化铪等)。金属层116可由第二导电材料形成，例如金属(例如钨、钌、钼、钴、铝、镍、铜、银、金、其合金等)。障壁层114、118及金属层116可各自通过可接受的沉积工艺(例如CVD、PVD、ALD、PECVD等)形成。障壁层114及118的第一导电材料以及金属层116的第二导电材料进一步沉积在多层堆叠58的侧壁上。此后，通过回蚀工艺和/或回位工艺(pull back process)移除沟槽110中的障壁层114及118的第一导电材料及金属层116的第二导电材料，以避免导电线112之间发生短路。可执行可接受的回蚀工艺和/或回位工艺以从介电层52的侧壁及沟槽110的底表面移除多余材料。可接受的回蚀工艺和/或回位工艺可包括干式蚀刻(例如RIE、NBE等)、湿式蚀刻等或其组合。可接受的回蚀工艺和/或回位工艺可以是各向异性的。

在图26A(在图26A中，为清晰起见省略介电层52E)及图26B中，在沟槽110中形成介电层120以对相邻的共同导电线112进行隔离。在一些实施例中，在多层堆叠58之上沉积介电层，从而填充在沟槽110中。所述介电层可包含例如氧化硅、氮化硅、氮氧化硅等，所述介电层可通过CVD、PVD、ALD、PECVD等来沉积。介电层可沿着沟槽110的侧壁及底表面延伸。在沉积之后，可执行平坦化工艺(例如CMP、回蚀等)以移除介电层的多余部分。在所得的结构中，多层堆叠58(例如介电层52E)的顶表面、存储器材料层90的顶表面、沟道层92的顶表面及介电层120的顶表面可实质上处于同一水平高度(例如，处于工艺变化内)。

因此，可在存储器器件200中形成堆叠的存储单元202，如图1A中所示。每一存储单元202包括栅极电极(例如，对应导电线112的一部分)、栅极介电质(例如，对应存储器材料层90的一部分)、沟道区(例如，对应沟道层92的一部分)及源极/漏极柱(例如，对应导电柱106A、106B及108的部分)。存储单元202可被设置成垂直堆叠的行及列的阵列。在一些实施例中，相邻的几行存储单元202共用位于其之间的共同导电线112(例如，字线)，且共同导电线112被位于其之间的介电层120隔离。然而，本公开并不仅限于此。

在图27A、图27B、图27C及图27D中，在多层堆叠58(例如介电层52E)的顶表面、存储器材料层90的顶表面、沟道层92的顶表面、导电柱106A、106B的顶表面、导电柱108的顶表面及IMD 70的顶表面上形成IMD121。在导电线112、导电柱106A、106B及导电柱108上分别布置导电接触件122A、122B、124及126。图27A说明存储器器件200的立体图；图27B说明器件的沿着图1A的横截面C-C’的剖视图；图27C说明器件的沿着图27A的横截面E-E’的剖视图；且图27D说明器件的沿着图1A的横截面B-B’的剖视图。

IMD 121可由介电材料形成，且可通过任何适合的方法(例如CVD、PECVD、可流动CVD(FCVD)等)来沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未经掺杂的硅酸盐玻璃(USG)、低介电常数介电材料等。在一些实施例中，IMD 121可包含氧化物(例如氧化硅等)、氮化物(例如氮化硅等)、其组合等。可使用通过任何可接受的工艺形成的其他介电材料。此后，对IMD 121应用移除工艺以移除多层堆叠58及IMD 70之上的多余介电材料。在一些实施例中，移除工艺可以是平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。

在一些实施例中，导电线112的阶梯形状在导电线112中的每一者上提供供导电接触件126搭接的表面。在一些实施例中，举例来说，形成导电接触件126可包括使用光刻及蚀刻的组合在IMD 121及IMD 70中图案化出开口以暴露出导电线112的一些部分。在所述开口中形成例如扩散障壁层、粘合层等衬层(未示出)及导电材料。衬层可包含钛、氮化钛、钽、氮化钽等。导电材料可包括铜、铜合金、银、金、钨、钴、铝、镍等。可执行例如CMP等平坦化工艺以从IMD 121的表面移除多余材料。剩余衬层及导电材料在开口中形成导电接触件126。

图27A的立体图还说明，也可在导电柱106A、106B及导电柱108上分别布置导电接触件122A、122B及124。导电接触件122A、122B、124及126可分别电连接到导电线128A1、128A2、128B及128C，导电线128A1、128A2、128B及128C将存储阵列连接到下伏/上覆的电路系统(例如，控制电路系统)和/或半导体管芯中的信号线、电力线及接地线。举例来说，如图27C中所示，导电接触件126延伸穿过IMD 121及IMD 70，以将导电线128C电连接到导电线112。其他导电接触件或导通孔可被形成为穿过IMD 121，以将导电线128A1、128A2、128B及128C电连接到衬底上的下伏有源器件。在替代实施例中，除内连结构320之外或代替内连结构320，可通过形成在存储器器件200之上的内连结构提供去向及来自存储阵列的布线和/或电力线。因此，可完成存储器器件200。在一些实施例中，电连接到共同源极线的共同导电柱(即，导电柱108)设置在电连接到位线的两个导电柱(即，导电柱106A、106B)之间。在此配置中，通过改变源极线/位线的电压，可将所捕获的电荷寻址到一个存储单元中的4个位。即，举例来说存储单元202用作4位存储单元。因此，存储单元的操作速度更快，且因此提高器件性能。

尽管图1A到27B的实施例说明导电柱106A、106B及108的特定图案，但也可使用其他配置。举例来说，在这些实施例中，导电柱106A、106B及108具有交错图案。然而，在其他实施例中，阵列的同一行中的导电柱106A、106B及108全部彼此对齐，如图28的存储器器件200A中所示。

在一些实施例中，相邻的几行存储单元202共用位于其之间的共同导电线112(例如，字线)。然而，本公开并不仅限于此。在替代实施例中，如图29A及图29B的存储器器件200B中所示，为每一行存储单元202形成分离的导电线112(例如，字线)，且介电层130设置在相邻的几组导电柱106A、106B及108之间且对所述相邻的几组导电柱106A、106B及108进行隔离。图30A到图30C说明制造根据一些实施例的存储器器件的不同俯视图，且为清晰起见省略介电层52E。在这些实施例中，如图30A中所示，在形成图12中所示的多层堆叠58之后，形成多个沟槽，且然后使用介电层130填充沟槽。在一些实施例中，介电层130包含氮化硅。然后，如图30B中所示，形成导电柱106A、106B及108、介电柱102及存储器材料层90、沟道层92。此后，如图30C中所示，在介电层130中形成多个沟槽107，且使用导电材料穿过沟槽107取代牺牲层53以界定导电线112。此步骤类似于图25。在形成导电线112之后，在沟槽107中形成介电层132。在一些实施例中，介电层132的材料与介电层130的材料相同。然而，本公开不受限制。

在一些实施例中，导电柱106A、106B及108被排列为类椭圆形形状。在替代实施例中，对导电柱106A、106B及108进行排列以形成其他形状，例如矩形形状，如图31中所示。在这些实施例中，导电柱106A及106B设置在导电柱108的相对侧处。导电柱106A、106B可电连接到第一导电线(例如，位线)，且导电柱108可电连接到第二导电线(例如，源极线)。在替代实施例中，导电柱106A、106B电连接到源极线，且导电柱108电连接到位线。在以上实施例中，说明了三个导电柱106A、106B及108。然而，其他实施例可包括其他数目的导电柱。举例来说，在图32中，存在四个导电柱106A、106B、108A及108B。导电柱108A及108B设置在导电柱106A与导电柱106B之间。导电柱106A、106B可电连接到第一导电线(例如，位线)，且导电柱108A、108B可电连接到第二导电线(例如，源极线)。在替代实施例中，导电柱106A、106B电连接到源极线，且导电柱108A、108B电连接到位线。

在一些实施例中，如图33及图34中所示，存在四个导电柱106A、106B、106C及108。中心导电柱(例如，导电柱108)是多边形柱，且其他导电柱(例如，导电柱106A、106B、106C)分别设置在所述多边形柱的不同侧处。举例来说，如图33中所示，导电柱108是三角形柱，且导电柱106A、106B、106C分别设置在导电柱108的所有侧处。导电柱106A、106B、106C可电连接到第一导电线(例如，位线)，且导电柱108可电连接到第二导电线(例如，源极线)。在替代实施例中，导电柱106A、106B、106C电连接到源极线，且导电柱108电连接到位线。在一些实施例中，如图34中所示，导电柱108是六边形柱，且导电柱106A、106B、106C分别设置在导电柱108的三侧处。导电柱106A、106B、106C可电连接到第一导电线(例如，位线)，且导电柱108可电连接到第二导电线(例如，源极线)。在替代实施例中，导电柱106A、106B、106C电连接到源极线，且导电柱108电连接到位线。

在图31到图34中，导电柱由沟道层92及存储器材料层90环绕。举例来说，沟道层92及存储器材料层90连续地设置在导电柱(例如，导电柱106A、106B、106C、108A、108B)的外侧壁表面、导电柱(例如，导电柱106A、106B、106C、108A、108B)中的相邻导电柱之间的介电柱102的外侧壁表面之上。沟道层92可直接接触导电柱(例如，导电柱106A、106B、106C、108A、108B)及位于导电柱之间的介电柱102。存储器材料层90可连续地设置在沟道层92的外侧壁表面上，且存储器材料层90可直接接触沟道层92的外侧壁表面。尽管将导电柱(例如，导电柱106A、106B、106C、108A、108B)的隅角说明为尖锐隅角，但导电柱(例如，导电柱106A、106B、106C、108A、108B)的隅角可以是修圆的隅角。从图31到图34的这些配置来看，通过改变源极线/位线的电压，可将所捕获的电荷寻址到一个存储单元中的两个以上位。即，举例来说存储单元用作多位存储单元。因此，存储单元的操作速度更快，且因此提高器件性能。

图35说明形成根据一些实施例的存储器器件的方法。尽管将方法说明和/或阐述为一系列动作或事件，但将了解所述方法并不仅限于所说明的次序或动作。因此，在一些实施例中，动作可按照与所说明的次序不同的次序施行和/或可同时施行。此外，在一些实施例中，所说明的动作或事件可被细分成多个动作或事件，所述多个动作或事件可在单独的时间施行或与其他动作或子动作同时施行。在一些实施例中，可省略一些所说明的动作或事件，且可包括其他未说明的动作或事件。

在动作S400处，在衬底上形成多层堆叠，且多层堆叠包括交替堆叠的多个介电层及多个第一牺牲层且具有穿透过所述多层堆叠的多个第一沟槽。图4到图14B说明与动作S400的一些实施例对应的不同视图。

在动作S402处，沿着沟槽的侧壁及底表面形成多个存储器材料层。图15A到图16B说明与动作S402的一些实施例对应的不同视图。

在动作S404处，沿着沟槽的侧壁及底表面在存储器材料层之上形成多个沟道层。图15A到图16B说明与动作S404的一些实施例对应的不同视图。

在动作S406处，形成多个第二牺牲层以分别填充第一沟槽。图17A及图17B说明与动作S406的一些实施例对应的剖视图。

在动作S408处，在所述多个第二牺牲层中的每一者中形成多个第二沟槽。图18A到图19B说明与动作S408的一些实施例对应的不同视图。

在动作S410处，在第二沟槽中分别形成多个介电柱。图21A及图21B说明与动作S410的一些实施例对应的不同视图。

在动作S412处，使用多个导电柱取代剩余第二牺牲层。图22A及图23B说明与动作S412的一些实施例对应的不同视图。

在动作S414处，使用多条导电线取代第一牺牲层。图24A及图25说明与动作S414的一些实施例对应的不同视图。

在本公开的一些实施例中，形成可堆叠的3D非易失性存储器(non-volatilememory，NVM)架构以提供超高密度，且3D阵列中的所有存储单元并联连接。因此，能够进行积和运算(sum-of-product operation)。在本公开的一些实施例中，所述单元形成有共同源极线。举例来说，每一存储单元中形成有2个以上的位。在一些实施例中，每单元形成有2n(n是大于1的整数)个位。因此，存储单元的操作速度更快，且因此提高器件性能。

在以上实施例中，通过在形成存储单元之前先形成阶梯结构的“先阶梯工艺”形成存储器器件。然而，本公开并不仅限于此。在其他实施例中，可通过在形成存储单元之后再形成阶梯结构的“后阶梯工艺”形成存储器器件。

在以上实施例中，通过沉积牺牲介电层后续接着通过使用导电层取代牺牲介电层来形成栅极电极(例如，字线)。然而，本公开并不仅限于此。在其他实施例中，可视需要在第一阶段中形成栅极电极(例如，字线)而无需取代步骤。

根据本公开的一些实施例，一种存储器器件包括多层堆叠、沟道层、存储器材料层及至少三个导电柱。所述多层堆叠设置在衬底上且包括交替堆叠的多个导电层及多个介电层。所述沟道层穿透过所述多个导电层及所述多个介电层。所述存储器材料层设置在所述沟道层与所述多个导电层及所述多个介电层中的每一者之间。所述导电柱由所述沟道层及所述存储器材料层环绕，其中所述至少三个导电柱分别电连接到导电线。

根据本公开的一些实施例，所述至少三个导电柱包括：多个第一导电柱，分别电连接到位线；及一个第二导电柱，位于所述多个第一导电柱之间且电连接到源极线。

根据本公开的一些实施例，所述至少三个导电柱包括：多个第一导电柱，分别电连接到位线；及多个第二导电柱，位于所述多个第一导电柱之间且分别电连接到源极线。

根据本公开的一些实施例，所述存储器器件还包含位于所述至少三个导电柱中的每相邻两者之间的介电材料。

根据本公开的一些实施例，所述沟道层连续地环绕所述至少三个导电柱的外侧壁。

根据本公开的一些实施例，所述存储器材料层连续地环绕所述至少三个导电柱的外侧壁。

根据本公开的替代实施例，一种存储器器件包括多层堆叠、第一导电柱、多个第二导电柱、多个介电柱、沟道层及存储器材料层。所述多层堆叠设置在衬底上且包括交替堆叠的多个栅极电极层及多个介电层。所述第一导电柱穿透过所述多层堆叠。所述第二导电柱位于所述第一导电柱的不同侧处。所述第一导电柱及所述第二导电柱分别电连接到导电线。所述介电柱穿透过所述多层堆叠且设置在所述第一导电柱与所述第二导电柱中的每一者之间。所述沟道层环绕所述第一导电柱、所述第二导电柱及所述介电柱。所述存储器材料层设置在所述沟道层与所述多层堆叠之间。

根据本公开的一些实施例，所述多个第二导电柱设置在所述第一导电柱的相对侧处。

根据本公开的一些实施例，所述第一导电柱由所述多个第二导电柱环绕。

根据本公开的一些实施例，所述第一导电柱是多边形柱，且所述多个第二导电柱分别设置在所述多边形柱的所有侧处。

根据本公开的一些实施例，所述第一导电柱电连接到源极线，且所述多个第二导电柱分别电连接到位线。

根据本公开的一些实施例，所述沟道层的俯视图及所述存储器材料层的俯视图是环形的。

根据本公开的又一些替代实施例，一种形成存储器器件的方法包括以下步骤。在衬底上形成多层堆叠，其中所述多层堆叠包括交替堆叠的多个介电层及多个第一牺牲层且具有穿透过所述多层堆叠的多个第一沟槽。沿着所述多个第一沟槽的侧壁及底表面形成多个存储器材料层。沿着所述多个第一沟槽的所述侧壁及所述底表面在所述多个存储器材料层之上形成多个沟道层。形成多个第二牺牲层以分别填充所述多个第一沟槽。在所述多个第二牺牲层中的每一者中形成多个第二沟槽。在所述多个第二沟槽中分别形成多个介电柱。使用多个导电柱分别取代剩余的第二牺牲层。使用多条导电线分别取代所述多个第一牺牲层。

根据本公开的一些实施例，所述方法还包括：移除所述多层堆叠的位于所述多个第一沟槽之间的部分，以形成多个第三沟槽；以及在所述多个第三沟槽中分别形成多个隔离柱。

根据本公开的一些实施例，在使用所述多条导电线取代所述多个第一牺牲层期间，所述多个隔离柱相对于所述多个第一牺牲层来说具有蚀刻选择性。

根据本公开的一些实施例，在使用所述多条导电线取代所述多个第一牺牲层期间，所述多个介电柱相对于所述多个第一牺牲层来说具有蚀刻选择性。

根据本公开的一些实施例，使用所述多个导电柱取代剩余的所述多个第二牺牲层包括：移除剩余的所述多个第二牺牲层，以在所述多个介电柱之间形成多个第三沟槽；形成导电材料以填充所述多个第三沟槽；以及移除在所述多个第三沟槽之外的所述导电材料，以在所述多个第三沟槽中分别形成所述多个导电柱。

根据本公开的一些实施例，使用所述多条导电线取代所述多个第一牺牲层包括：在所述多层堆叠中形成多个第三沟槽；移除所述多个第一牺牲层；以及在所述多个介电层之间的空间中形成所述多条导电线。

根据本公开的一些实施例，形成所述多个沟道层、所述多个存储器材料层及所述多个第二牺牲层包括：沿着所述多个第一沟槽的所述侧壁及所述底表面以及所述多层堆叠的位于所述多个第一沟槽之间的顶表面形成沟道材料；沿着所述多个第一沟槽的所述侧壁及所述底表面在所述沟道材料之上且在所述多层堆叠的位于所述多个第一沟槽之间的所述顶表面之上形成存储器材料；在所述存储器材料之上形成牺牲材料以填充所述多个第一沟槽；以及移除在所述多个第一沟槽之外的所述沟道材料、所述存储器材料及所述牺牲材料。

根据本公开的一些实施例，所述多个第一沟槽的俯视图是环形的。

上述内容概述了若干实施例的特征，以使所属领域的技术人员可更好地理解本公开的各个方面。所属领域的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础以施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的情况下在本文中做出各种变化、代替及变动。