图像传感器及其形成方法

技术领域

本揭露是涉及一种图像传感器及其形成方法。

背景技术

v数字照相机及光学成像器件采用图像传感器。图像传感器将光学图像转换成可以数字图像形式表示的数字数据。图像传感器通常包括像素传感器阵列，像素传感器是用于将光学图像转换成电信号的单位器件。像素传感器通常呈现为电荷耦合器件(charge-coupled device，CCD)或互补金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)器件。然而，CMOS像素传感器最近已受到更多的关注。相对于CCD像素传感器来说，CMOS像素传感器提供较低的功耗、较小的大小及更快的数据处理。此外，与CCD像素传感器相比，CMOS像素传感器提供数据的直接数字输出且一般来说具有较低的制造成本。

发明内容

在一些实施例中，本申请提供一种图像传感器，所述图像传感器包括：光电探测器，设置在半导体衬底中，其中所述光电探测器包括具有第一掺杂类型的第一掺杂区；深阱区，设置在所述半导体衬底内，其中所述深阱区从所述半导体衬底的背侧表面延伸到所述第一掺杂区的顶表面；以及第二掺杂区，设置在所述半导体衬底内且毗邻所述第一掺杂区，其中所述第二掺杂区及所述深阱区包括具有第二掺杂类型的第一掺杂剂，所述第二掺杂类型与所述第一掺杂类型相反，其中所述第一掺杂剂包括镓。

在一些实施例中，本申请提供一种图像传感器，所述图像传感器包括第一光电探测器及第二光电探测器，设置在半导体衬底中，其中所述第一光电探测器及所述第二光电探测器分别包括具有第一掺杂类型的第一掺杂区；多个像素器件，沿着所述半导体衬底的前侧表面设置；隔离结构，延伸到所述半导体衬底中，其中所述隔离结构在侧向上环绕所述第一光电探测器及所述第二光电探测器，其中所述隔离结构包括沟槽填充层及设置在所述半导体衬底与所述沟槽填充层之间的钝化层；深阱区，设置在所述半导体衬底内且上覆在所述第一光电探测器及所述第二光电探测器上，其中所述深阱区包括与所述第一掺杂类型相反的第二掺杂类型；以及第二掺杂区，设置在所述半导体衬底内且沿着所述隔离结构的侧壁延伸，其中所述第二掺杂区包括所述第二掺杂类型且毗邻所述第一光电探测器的所述第一掺杂区及所述第二光电探测器的所述第一掺杂区，其中所述第二掺杂区设置在所述隔离结构与所述深阱区之间，且其中所述第二掺杂类型包括镓。

在一些实施例中，本申请提供一种形成图像传感器的方法，所述方法包括：对半导体衬底的前侧表面执行第一离子植入工艺，以在所述半导体衬底内形成第一掺杂区，其中所述第一掺杂区包括第一掺杂类型；在所述半导体衬底内形成第二掺杂区，使得所述第二掺杂区毗邻所述第一掺杂区，其中所述第二掺杂区包括具有第二掺杂类型的第一掺杂剂，所述第二掺杂类型与所述第一掺杂类型相反，其中所述第一掺杂剂包括镓；以及沿着所述半导体衬底的所述前侧表面形成多个半导体器件。

附图说明

结合附图阅读以下详细说明，能最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征未按比例绘制。事实上，为论述的清晰起见，可任意增大或减小各种特征的尺寸。

图1说明包括多个光电探测器的图像传感器的一些实施例的剖视图，所述多个光电探测器具有第一掺杂区及在侧向上环绕所述第一掺杂区的第二掺杂区，其中第二掺杂区包括被配置成改善光电探测器的满阱容量的第一掺杂剂。

图2说明图像传感器的一些实施例的剖视图，所述图像传感器包括设置在第一掺杂区之间的隔离结构，其中第二掺杂区沿着隔离结构的侧壁延伸。

图3A到图3C、图4A到图4B及图5A到图5B说明根据图2所示图像传感器的一些替代实施例的图像传感器的一些实施例的剖视图。

图6A到图6C说明图像传感器的一些实施例的剖视图，所述图像传感器包括多个第一掺杂区及在侧向上包围所述第一掺杂区的隔离结构，其中隔离结构与第一掺杂区之间设置有第二掺杂区。

图7到图11说明形成包括多个光电探测器的图像传感器的第一方法的一些实施例的剖视图，所述多个光电探测器具有第一掺杂区及在侧向上环绕所述第一掺杂区的第二掺杂区，其中第二掺杂区包括被配置成改善光电探测器的满阱容量的第一掺杂剂。

图12到图22说明形成包括多个光电探测器的图像传感器的第二方法的一些实施例的剖视图，所述多个光电探测器具有第一掺杂区及在侧向上环绕所述第一掺杂区的第二掺杂区，其中第二掺杂区包括被配置成改善光电探测器的满阱容量的第一掺杂剂。

图23到图26说明图12到图22的第二方法的一些替代实施例的剖视图。

图27到图31说明图12到图22的第二方法的一些额外替代实施例的剖视图。

图32说明根据形成包括多个光电探测器的图像传感器的方法的一些实施例的流程图，所述多个光电探测器具有第一掺杂区及在侧向上环绕所述第一掺杂区的第二掺杂区，其中第二掺杂区包括被配置成改善光电探测器的满阱容量的第一掺杂剂。

具体实施方式

本公开提供诸多不同的实施例或实例以实施本公开的不同特征。下文阐述组件及排列的具体实例以简化本公开。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且还可包括其中在第一特征与第二特征之间可形成额外特征以使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。此重复是出于简明及清晰目的，而并非自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明起见，本文中可使用例如“在…下面(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所说明的一个元件或特征与另一(其他)元件或特征之间的关系。除图中所绘示的定向之外，所述空间相对性用语还旨在囊括器件在使用或操作中的不同定向。可以其他方式对设备进行定向(旋转90度或处于其他定向)，且同样地可据此对本文中所使用的空间相对性描述语加以解释。

许多便携式电子器件(例如，照相机、手机等)均包括用于拍摄图像的图像传感器。此种图像传感器的一个实例是包括有源像素传感器阵列的互补金属氧化物半导体(CMOS)图像传感器。有源像素传感器中的每一者包括设置在半导体衬底中的光电探测器。光电探测器包括存在于第一掺杂区与第二掺杂区之间的p-n结，所述第一掺杂区具有第一掺杂类型(例如，n型掺杂)，且第二掺杂区具有与所述第一掺杂类型相反的第二掺杂类型(例如，p型掺杂)。

在CMOS图像传感器的情形中，在前段制程(front-end of line)处理步骤期间可能会发生第二掺杂区内的掺杂剂向外扩散。举例来说，用于形成CMOS图像传感器的工艺可包括在半导体衬底的前侧表面中执行第一离子植入工艺以界定第一掺杂区。此外，在半导体衬底的前侧表面中执行第二离子植入工艺以界定第二掺杂区。第二离子植入工艺可包括植入在后续的前段制程处理步骤期间(例如，在形成像素器件(例如，晶体管)和/或在前侧表面之上形成内连线结构期间)从第二掺杂区向外扩散的可能性高的掺杂剂(例如硼)。此可扩大半导体衬底被第二掺杂区占据的面积，从而减小第一掺杂区的大小，使得光电探测器的体积减小。此外，由于第一掺杂区的大小减小，因此掺杂剂(例如硼)向外扩散会减小光电探测器的满阱容量(例如，在饱和之前光电探测器可累积的电荷量)。光电探测器的满阱容量减小可例如由于会减小有源像素传感器的高动态范围而对CMOS图像传感器的性能造成负面影响。

在各种实施例中，本公开涉及一种在第二掺杂区内包括向外扩散的可能性低的掺杂剂(例如镓)以改善满阱容量的图像传感器。在一些实施例中，所述图像传感器具有光电探测器，所述光电探测器具有设置在半导体衬底中的第一掺杂区。第一掺杂区具有第一掺杂类型。第二掺杂区设置在半导体衬底内且毗邻第一掺杂区。第二掺杂区包括与所述第一掺杂类型相反的第二掺杂类型。此外，第二掺杂区包括扩散性相对低的掺杂剂(例如镓)，从而减小在图像传感器的前段制程处理步骤和/或操作期间掺杂剂从第二掺杂区的扩散。此部分地增大第一掺杂区与第二掺杂区之间的隔离且增大光电探测器的满阱容量，从而改善图像传感器的性能。

图1说明包括多个光电探测器126的图像传感器100的一些实施例的剖视图，所述多个光电探测器126具有第一掺杂区128及在侧向上环绕第一掺杂区128的第二掺杂区120，其中第二掺杂区120包括被配置成改善光电探测器126的满阱容量的第一掺杂剂(例如镓)。

图像传感器100包括：半导体衬底104，具有与背侧表面104b相对的前侧表面104f；及内连线结构102，沿着前侧表面104f设置。举例来说，半导体衬底104可以是或包括任何类型的半导体主体(例如，单晶硅、外延硅、CMOS块、硅锗(SiGe)、绝缘体上硅(silicon oninsulator，SOI)等)。所述多个光电探测器126设置在半导体衬底104内。在一些实施例中，所述多个光电探测器126排列成包括多个光电探测器行(例如，沿着x轴)及多个光电探测器列(例如，沿着y轴)的阵列。光电探测器126被配置成转换入射辐射或入射光134(例如，光子)并产生与入射光134对应的相应电信号。

内连线结构102包括内连线介电结构106、多个导电配线108及多个导通孔110。此外，多个像素器件112设置在半导体衬底104的前侧表面104f内/上。像素器件112各自包括栅极电极116、栅极介电层114及侧壁间隔件结构118。像素器件112被配置成便于读出由光电探测器126生成的电信号。

光电探测器126各自包括具有第一掺杂类型(例如，n型)的第一掺杂区128(例如，被称为光电探测器集极区)。此外，第二掺杂区120(例如，被称为光电探测器阱区)设置在半导体衬底104内且与第一掺杂区128毗连。第二掺杂区120具有与第一掺杂类型相反的第二掺杂类型(例如，p型)。在一些实施例中，第一掺杂类型是n型且第二掺杂类型是p型，或者反之。在一些实施例中，每一光电探测器126内形成耗尽区(例如，由于第一掺杂区128与第二掺杂区120之间的p-n结)。

另外，深阱区122设置在半导体衬底104中且沿着半导体衬底104的背侧表面104b设置。深阱区122从半导体衬底104的背侧表面104b而延伸到半导体衬底104中的位于背侧表面104b下方的位置。在一些实施例中，深阱区122包括第二掺杂类型(例如，p型)。多个滤光器130(例如，彩色滤波器)设置在半导体衬底104的背侧表面104b之上。所述多个滤光器130分别被配置成透射特定波长的入射光134。多个微透镜132设置在所述多个滤光器130之上。微透镜132被配置成朝向光电探测器126聚焦入射光134。

在一些实施例中，第二掺杂区120和/或深阱区122分别包括具有第二掺杂类型(例如，p型)且向外扩散的可能性低的第一掺杂剂。举例来说，第一掺杂剂可以是或包括在图像传感器100的制作和/或操作期间从第二掺杂区120和/或深阱区122向外扩散的可能性低的镓(Ga)。举例来说，在图像传感器100的制作期间，可在半导体衬底104内形成第一掺杂区128。随后，可通过例如植入具有足够大的原子大小(例如，约62皮米(pm))的第一掺杂剂(例如，Ga

在又一些实施例中，第一掺杂剂(例如镓)在相对高的温度(例如，约700摄氏度或高于700摄氏度)下的扩散性相对低(例如，小于约5.4*10

另外，沿着每一第一掺杂区128的周界形成耗尽区(例如，由于第一掺杂区128与第二掺杂区120和/或深阱区122之间的p-n结)。在一些实施例中，当入射光134(含有具有足够能量的光子)照射对应的光电探测器126时，会形成电子空穴对。如果在结的耗尽区中发生吸收(例如，离所述结的一个或多个扩散长度处)，则耗尽区的内置电场将电子空穴对载流子从所述结清除走。因此，空穴朝向对应光电探测器126的阳极区移动，且电子朝向对应光电探测器126的阴极区移动，从而生成光电流。由于第一掺杂剂(例如镓)的扩散性相对低，因此增大耗尽区的内置电场的强度，从而确保电子朝向光电探测器126的阴极区移动。此部分地增强相邻的光电探测器126之间的隔离且防止电荷载流子(例如，电子)在隔离结构的侧壁(例如，图2所示隔离结构206的侧壁)处重组。

图2说明与图1所示图像传感器100的一些替代实施例对应的图像传感器200的一些实施例的剖视图。

图像传感器200包括沿着半导体衬底104的前侧表面104f设置的内连线结构102。在一些实施例中，举例来说，半导体衬底104可以是或包括块状衬底(例如，块状硅衬底)、绝缘体上硅衬底、晶体硅、单晶硅、外延硅、经掺杂外延硅、不含氧硅衬底、富氧硅衬底、经P掺杂硅或另一适合的半导体材料。内连线结构102包括内连线介电结构106、多个导电配线108及多个导通孔110。在一些实施例中，内连线介电结构106包括一个或多个金属间介电(inter-metal dielectric，IMD)层。内连线结构102被配置成使设置在半导体衬底104内和/或上的半导体器件彼此电耦合。在再一些实施例中，举例来说，导电配线108和/或导通孔110可以是或包括铝、铜、钨、钛、钽、氮化钛、氮化钽、钌、另一导电材料或前述材料的任何组合。在又一些实施例中，举例来说，IMD层可以是或包括氧化物(例如二氧化硅)、低介电常数介电材料、极低介电常数介电材料、另一介电材料或前述材料的任何组合。如本文中所使用，低介电常数介电材料是介电常数小于3.9的介电材料。

此外，多个像素器件112沿着半导体衬底104的前侧表面104f设置。举例来说，像素器件112可被配置为晶体管且包括栅极电极116、栅极介电层114及侧壁间隔件结构118。栅极介电层114设置在栅极电极116与半导体衬底104之间。此外，侧壁间隔件结构118沿着栅极电极116的侧壁及栅极介电层114的侧壁设置。举例来说，所述多个像素器件112可以是或包括转移晶体管、源极跟随器晶体管、行选择晶体管、复位晶体管、另一适合的像素器件或前述器件的任何组合。所述多个像素器件112电耦合到导电配线108及导通孔110。举例来说，栅极电极116可以是或包括多晶硅、经掺杂多晶硅、金属材料(例如铝、铜、钛、钽、钨)、氮化钛、氮化钽、另一适合的材料或前述材料的任何组合。举例来说，栅极介电层可以是二氧化硅、高介电常数介电材料、前述材料的组合等。如本文中所使用，高介电常数介电材料是介电常数大于3.9的介电材料。此外，举例来说，侧壁间隔件结构118可以是或包括氮化硅、碳化硅、另一介电材料或前述材料的任何组合。

多个光电探测器126设置在半导体衬底104内。光电探测器126各自包括第一掺杂区128，第一掺杂区128具有掺杂浓度处于约10

在一些实施例中，第二掺杂区120及深阱区122具有处于约10

另外，隔离结构206从半导体衬底104的背侧表面104b延伸到位于背侧表面104b下方的位置。举例来说，隔离结构206可被配置为深沟槽隔离(deep trench isolation，DTI)结构、背侧深沟槽隔离(back-side deep trench isolation，BDTI)结构、前侧深沟槽隔离(front-side deep trench isolation，FDTI)结构或另一适合的隔离结构。隔离结构206设置在相邻的光电探测器126之间且被配置成将光电探测器126彼此电隔离。此外，隔离结构206包括钝化层202、沟槽填充层204。钝化层202设置在沟槽填充层204与半导体衬底104之间。举例来说，钝化层202可以是或包括氧化铝(Al

多个滤光器130(例如，彩色滤波器)设置在半导体衬底104的背侧表面104b之上。滤光器130分别被配置成透射特定波长的入射光134。举例来说，第一滤光器(例如，红色滤光器)可透射波长在第一范围内的光，而第二滤光器(例如，绿色滤光器)可透射波长在与第一范围不同的第二范围内的光。在一些实施例中，所述多个滤光器130可排列在上覆在光电探测器126上的栅格结构内。多个微透镜132排列在所述多个滤光器130之上。在一些实施例中，所述多个微透镜132具有毗邻所述多个滤光器130的实质上平坦的底表面且具有弯曲的上表面。弯曲的上表面被配置成朝向下伏的光电探测器126聚焦入射光134。

图3A说明与图2所示图像传感器200的一些替代实施例对应的图像传感器300a的一些实施例的剖视图，其中像素器件112被配置为垂直晶体管。在这些实施例中，像素器件112可被配置为垂直转移晶体管，其中栅极电极116从半导体衬底104的前侧表面104f连续地延伸到位于前侧表面104f上方的位置。在一些实施例中，所述位置在第一掺杂区128的底表面上方，使得栅极电极116延伸到第一掺杂区128中。此外，栅极介电层114设置在栅极电极116与第一掺杂区128之间。半导体衬底104的第三掺杂区302设置在第一掺杂区128与半导体衬底104的前侧表面104f之间。在又一些实施例中，第三掺杂区302包括第二掺杂类型(例如，p型)。在又一些实施例中，第三掺杂区302包括掺杂浓度处于约10

在图像传感器300a的操作期间，举例来说，像素器件112可被配置成将收集在对应光电探测器126中的电荷转移到设置在半导体衬底104内的浮置节点(未示出)。如果在浮置节点内电荷电位(charge level)足够高，则源极跟随器晶体管(未示出)被激活且根据用于定址(addressing)的行选择晶体管(未示出)的操作而选择性地输出电荷。可在曝光周期之间使用复位晶体管(未示出)将光电探测器126复位。

图3B说明与图3A所示图像传感器300a的一些替代实施例对应的图像传感器300b的一些实施例的剖视图，其中隔离结构206从半导体衬底104的背侧表面104b连续地延伸到半导体衬底104的前侧表面104f。

图3C说明与图3A所示图像传感器300a的一些替代实施例对应的图像传感器300c的一些实施例的剖视图，其中在钝化层202与半导体衬底104之间设置有经掺杂衬层304。在一些实施例中，经掺杂衬层304包括掺杂浓度处于约10

图4A说明与图2所示图像传感器200的一些替代实施例对应的图像传感器400a的一些实施例的剖视图，其中钝化层202及沟槽填充层204沿着半导体衬底104的背侧表面104b连续地延伸。

图4B说明与图4A所示图像传感器400a的一些替代实施例对应的图像传感器400b的一些实施例的剖视图，其中半导体衬底104与钝化层202之间设置有经掺杂衬层304。在这些实施例中，经掺杂衬层304沿着半导体衬底104的背侧表面104b连续地延伸。

图5A说明与图2所示图像传感器200的一些替代实施例对应的图像传感器500a的一些实施例的剖视图，其中隔离结构206的底表面是弯曲的。此外，钝化层202沿着半导体衬底104的背侧表面104b连续地延伸。

图5B说明与图5A所示图像传感器500a的一些替代实施例对应的图像传感器500b的一些实施例的剖视图，其中半导体衬底104与钝化层202之间设置有经掺杂衬层304。

图6A说明图像传感器600a的一些实施例的剖视图，图像传感器600a包括多个第一掺杂区128及在侧向上包围第一掺杂区128的隔离结构206，其中隔离结构206与第一掺杂区128之间设置有包括第一掺杂剂(例如镓)的第二掺杂区120。

在一些实施例中，图像传感器600a包括设置在半导体衬底104内的浅沟槽隔离(STI)结构602。在一些实施例中，举例来说，半导体衬底104可以是或包括任何类型的半导体主体(例如，硅/锗/CMOS块、SiGe、SOI等)，例如半导体晶片或位于晶片上的一个或多个管芯以及任何其他类型的半导体和/或外延层。举例来说，半导体衬底104可以是或包括位于第二外延层606之下的第一外延层604。在一些实施例中，第一外延层604可以是或包括厚度为约5.4微米(um)、约6um、处于约5.4um到6um范围内或是另一适合的值的p型外延硅层。在又一些实施例中，第一外延层604可以是或包括厚度为约11um、处于约10.5um到11.5um范围内或是另一适合的值的n型外延硅层。在再一些实施例中，第二外延层606可以是或包括厚度为约2um、4um、6um、8um、10um、处于约4um到11um范围内或是另一适合的值的p型外延硅层。在又一些实施例中，第一外延层604及第二外延层606是晶体硅。

此外，深阱区122被设置成从第二外延层606的底表面到第二外延层606的顶表面。第一掺杂区128设置在第一外延层604内且位于深阱区122之下。此外，第二掺杂区120从STI结构602的侧壁延伸到第二外延层606的顶表面。在一些实施例中，深阱区122及第二掺杂区120包括具有第二掺杂类型(例如，p型)的第一掺杂剂(例如镓)。此外，隔离结构206从半导体衬底104的前侧表面104f穿过STI结构602延伸到半导体衬底104的背侧表面104b。在一些实施例中，设置在隔离结构206与对应第一掺杂区128之间的STI结构602的区602a可包括第一掺杂剂(例如镓)。在这些实施例中，可通过退火工艺和/或氧化工艺形成第二掺杂区120(例如，参见图17、图25和/或图30)，使得将第一掺杂剂(例如镓)驱动到STI结构602的区602a中。另外，隔离结构206从半导体衬底104的前侧表面104f连续地延伸到半导体衬底104的背侧表面104b。在一些实施例中，隔离结构206的宽度从半导体衬底104的前侧表面104f到背侧表面104b连续地减小。

图6B说明与图6A所示图像传感器600a的一些替代实施例对应的图像传感器600b的一些实施例的剖视图，其中隔离结构206与半导体衬底104之间设置有经掺杂衬层304。经掺杂衬层304从STI结构602的顶表面连续地延伸到半导体衬底104的背侧表面104b。

图6C说明与图6B所示图像传感器600b的一些替代实施例对应的图像传感器600c的一些实施例的剖视图，其中钝化层202的宽度及沟槽填充层204的宽度从半导体衬底的前侧表面104f到背侧表面104b离散地(discretely)减小。在此，举例来说，经掺杂衬层304可以是或包括掺杂有第一掺杂剂(例如镓)的外延硅层。

图7到图11说明形成包括多个光电探测器的图像传感器的第一方法的一些实施例的剖视图700到剖视图1100，所述多个光电探测器具有第一掺杂区及在侧向上环绕所述第一掺杂区的第二掺杂区，其中根据本公开第二掺杂区包括被配置成改善光电探测器的满阱容量的第一掺杂剂。尽管图7到图11中所示的剖视图700到剖视图1100是参考第一方法加以阐述，但应了解，图7到图11中所示的结构并不仅限于第一方法而是可独立于所述第一方法而单独存在。此外，尽管将图7到图11阐述为一系列动作，但应了解，这些动作并不受限制，原因在于动作的次序在其他实施例中可发生更改，且所公开的方法也适用于其他结构。在其他实施例中，所说明和/或所述的一些动作可全部或部分地省略。

如图7的剖视图700中所说明，在半导体衬底104内形成多个光电探测器126。在一些实施例中，举例来说，半导体衬底104可以是或包括块状衬底(例如，块状硅衬底)、绝缘体上硅(SOI)衬底、晶体硅、单晶硅、外延硅、硅锗(SiGe)、经掺杂外延硅、不含氧硅衬底、富氧硅衬底、经P掺杂硅或另一适合的半导体材料。此外，半导体衬底104包括与背侧表面104b相对的前侧表面104f。所述多个光电探测器126分别包括设置在半导体衬底104内的第一掺杂区128。在各种实施例中，用于形成所述多个光电探测器126的工艺包括：在半导体衬底104的前侧表面104f之上选择性地形成掩蔽层702；根据掩蔽层702执行选择性离子植入工艺，从而在半导体衬底104内植入一种或多种掺杂剂并形成第一掺杂区128；及执行移除工艺以移除掩蔽层702(未示出)。举例来说，所述一种或多种掺杂剂可以是或包括磷、砷、锑、另一适合的n型掺杂剂或具有第一掺杂类型(例如，n型)的前述掺杂剂的任何组合。因此，第一掺杂区128具有第一掺杂类型(例如，n型)。

如图8的剖视图800中所说明，在半导体衬底104内形成第二掺杂区120及深阱区122。在一些实施例中，用于形成第二掺杂区120和/或深阱区122的工艺包括：在前侧表面104f之上选择性地形成掩蔽层802；根据掩蔽层802执行选择性离子植入工艺，从而在半导体衬底104内植入第一掺杂剂804并形成第二掺杂区120及深阱区122；及执行移除工艺以移除掩蔽层802(未示出)。举例来说，第一掺杂剂804可以是或包括具有第二掺杂类型(例如，p型)且在光电探测器126的后续处理步骤期间和/或在光电探测器126的操作期间从第二掺杂区120和/或深阱区122向外扩散的可能性低的镓(例如，Ga

在又一些实施例中，第一掺杂剂(例如镓)的扩散性在相对高的温度(例如，约700摄氏度或高于700摄氏度)下相对低(例如，小于约5.4*10

如图9的剖视图900中所说明，沿着半导体衬底104的前侧表面104f形成多个像素器件112及内连线结构102。在一些实施例中，每一像素器件112包括栅极介电层114、栅极电极116及侧壁间隔件结构118。栅极介电层114设置在栅极电极116与半导体衬底104之间。此外，内连线结构102包括内连线介电结构106、多个导电配线108及多个导通孔110。在一些实施例中，内连线介电结构106可通过一种或多种沉积工艺(例如，物理气相沉积(physicalvapor deposition，PVD)工艺、化学气相沉积(chemical vapor deposition，CVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、另一适合的生长或沉积工艺或前述工艺的任何组合)形成。在再一些实施例中，举例来说，所述多个导电配线108和/或所述多个导通孔110可通过单镶嵌工艺、双镶嵌工艺或另一适合的形成工艺形成。此外，如图9中所说明，对半导体衬底104执行薄化工艺以将半导体衬底104从初始厚度Ti减小到厚度Ts。举例来说，所述薄化工艺可包括执行化学机械平坦化(chemical mechanical planarization，CMP)工艺、机械研磨工艺、另一适合的薄化工艺或前述工艺的任何组合。

如图10的剖视图1000中所说明，在半导体衬底104的背侧表面104b中形成隔离结构206。在一些实施例中，隔离结构206包括钝化层202及沟槽填充层204，其中钝化层202设置在半导体衬底104与沟槽填充层204之间。在一些实施例中，用于形成隔离结构206的工艺包括：选择性地对半导体衬底104的背侧表面104b进行刻蚀以在半导体衬底104内形成隔离结构开口；在半导体衬底104之上沉积(例如，通过CVD、PVD、ALD等)钝化层202，从而给隔离结构开口加衬；在钝化层202之上沉积(例如，通过CVD、PVD、ALD等)沟槽填充层204；及对钝化层202及沟槽填充层204执行平坦化工艺，从而形成隔离结构206。

如图11的剖视图1100中所说明，在半导体衬底104的背侧表面104b及隔离结构206之上形成多个滤光器130(例如，彩色滤波器)。此外，在所述多个滤光器130之上形成多个微透镜132。在一些实施例中，可通过例如CVD、PVD、ALD或另一适合的沉积或生长工艺沉积滤光器130及微透镜132。

图12到图22说明形成包括多个光电探测器的图像传感器的第二方法的一些实施例的剖视图1200到剖视图2200，所述多个光电探测器具有第一掺杂区及在侧向上环绕所述第一掺杂区的第二掺杂区，其中根据本公开第二掺杂区包括被配置成改善光电探测器的满阱容量的第一掺杂剂。尽管图12到图22中所示的剖视图1200到剖视图2200是参考第二方法加以阐述，但应了解，图12到图22中所示的结构并不仅限于第二方法，而是可独立于第二方法而单独存在。此外，尽管将图12到图22阐述为一系列动作，但应了解这些动作并不受限制，原因在于动作的次序在其他实施例中可发生更改，且所公开的方法也适用于其他结构。在其他实施例中，所说明和/或所述的一些动作可完全或部分地省略。

如图12的剖视图1200中所说明，在半导体衬底104内形成多个光电探测器126。所述多个光电探测器126分别包括设置在半导体衬底104内的第一掺杂区128，其中第一掺杂区128包括第一掺杂类型(例如，n型)。在一些实施例中，半导体衬底104可以是或包括任何类型的半导体主体(例如，硅/锗/CMOS块、SiGe、SOI等)，例如半导体晶片或位于晶片上的一个或多个管芯以及任何其他类型的半导体和/或与半导体相关联的外延层。举例来说，半导体衬底104可以是或包括上覆在第二外延层606上的第一外延层604。在一些实施例中，第一外延层604可以是或包括厚度Tf为约5.4微米(um)、约6um、处于约5.4um到6um范围内或是另一适合的值的p型外延硅层。在又一些实施例中，第一外延层604可以是或包括厚度Tf为约11um、处于约10.5um到11.5um范围内或是另一适合的值的n型外延硅层。在再一些实施例中，第二外延层606可以是或包括初始厚度Tie处于约4um到11um范围内或是另一适合的值的p型外延硅层。举例来说，第一外延层604可通过p型外延工艺、n型外延工艺或另一适合的外延工艺形成。在又一些实施例中，第一外延层604及第二外延层606是晶体硅。

在一些实施例中，第一外延层604和/或第二外延层606各自包括具有第二掺杂类型(例如，p型)的第一掺杂剂(例如镓)，所述第二掺杂类型与第一掺杂类型(例如，n型)相反。在一些实施例中，举例来说，第一外延层604的掺杂浓度可处于约10

如图13的剖视图1300中所说明，在半导体衬底104的前侧表面104f之上形成掩蔽层1302，在半导体衬底104及掩蔽层1302内形成浅沟槽隔离(STI)结构602，且在掩蔽层1302之上形成光刻胶结构1310。在一些实施例中，掩蔽层1302包括第一介电层1304、第二介电层1306及第三介电层1308。在一些实施例中，通过多种沉积工艺(例如，一种或多种PVD工艺、CVD工艺、ALD工艺、热氧化工艺、其他适合的沉积或生长工艺或前述工艺的任何组合)形成掩蔽层1302。举例来说，第一介电层1304可以是或包括二氧化硅、另一适合的介电材料，且可形成达约90埃或另一适合的厚度值的厚度。举例来说，第二介电层1306可以是或包括氮化硅或另一适合的介电材料，且可形成达约800埃或另一适合的厚度值的厚度。举例来说，第三介电层1308可以是或包括形成达约270埃的厚度的二氧化硅层或另一适合的介电材料层以及形成达约3,000埃厚度的氮氧化硅层或另一适合的介电材料层。应了解，第三介电层1308的具有其他厚度值的层处于本公开的范围内。

在一些实施例中，用于形成STI结构602的工艺可包括：选择性地对半导体衬底104、第一介电层1304及第二介电层1306进行刻蚀以形成STI开口；在STI开口内沉积(例如，通过CVD、PVD、ALD等)介电材料(例如，二氧化硅、氮化硅、碳化硅、氮氧化硅、碳氧化硅等)；及对介电材料执行平坦化工艺(例如，CMP工艺)和/或回蚀工艺，从而形成STI结构602。此外，在一些实施例中，光刻胶结构1310包括形成达约6900埃的厚度的光刻胶及形成达约800埃的厚度的抗反射层。应了解，光刻胶结构1310的具有其他厚度值的层处于本公开的范围内。举例来说，可通过PVD工艺、CVD工艺、ALD工艺、旋转涂布工艺、另一适合的生长或沉积工艺或前述工艺的任何组合来沉积光刻胶结构1310。

如图14的剖视图1400中所说明，对掩蔽层1302、STI结构602及半导体衬底104执行图案化工艺，从而在半导体衬底104内形成隔离结构开口1402。在一些实施例中，图案化工艺可包括执行湿式刻蚀工艺、干式刻蚀工艺、另一适合的刻蚀工艺或前述工艺的任何组合。隔离结构开口1402延伸而穿过半导体衬底104的前侧表面104f达距离d1且具有宽度w1。在一些实施例中，距离d1为约7um、8um、9um、10um、处于约7um到10um的范围内或是另一适合的值。在再一些实施例中，宽度w1为约0.3um、处于约0.25um到0.35um的范围内或是另一适合的值。

如图15的剖视图1500中所说明，沿着半导体衬底104的界定隔离结构开口1402的侧壁及下表面形成经掺杂衬层304。在又一些实施例中，经掺杂衬层304可被称为半导体衬底104的掺杂区。在一些实施例中，用于形成经掺杂衬层304的工艺可包括根据光刻胶结构1310执行等离子体掺杂工艺，从而使用第一掺杂剂(例如镓)对半导体衬底104的侧壁及下表面进行掺杂。在又一些实施例中，执行等离子体掺杂工艺，使得将半导体衬底104的晶体区无定形化，因此经掺杂衬层304包括掺杂有第一掺杂剂(例如镓)的非晶硅。举例来说，第一掺杂剂可以是或包括具有第二掺杂类型(例如，p型)的镓。在一些实施例中，经掺杂衬层304包括第一掺杂剂且具有处于约10

如图16的剖视图1600中所说明，对经掺杂衬层304执行氧化工艺，使得沿着半导体衬底104的界定隔离结构开口1402的侧壁及下表面形成经掺杂介电层1602。在一些实施例中，经掺杂介电层1602包括掺杂有第一掺杂剂(例如镓)的二氧化硅。在又一些实施例中，通过氧化工艺将经掺杂衬层304的至少一部分转换成掺杂有第一掺杂剂的二氧化硅。在一些实施例中，氧化工艺包括执行原位蒸汽产生(in-situ steam generation，ISSG)工艺或另一适合的氧化工艺。在又一些实施例中，所述氧化工艺可修复沿着半导体衬底104的侧壁及下表面的由于图15的等离子体掺杂工艺所致的缺陷(例如，晶体缺陷)。

如图17的剖视图1700中所说明，对半导体衬底104执行退火工艺，从而在半导体衬底104内形成第二掺杂区120。在一些实施例中，第二掺杂区120包括第一掺杂剂(例如镓)且具有处于约10

如图18的剖视图1800中所说明，执行移除工艺以移除经掺杂介电层(图17的经掺杂介电层1602)。在一些实施例中，所述移除工艺包括执行湿式刻蚀工艺并将半导体衬底104暴露于湿式刻蚀剂，例如氢氟酸。在各种实施例中，移除工艺被配置成移除经掺杂介电层(图17的经掺杂介电层1602)(例如，二氧化硅)且可移除包括二氧化硅的经掺杂衬层(图17的经掺杂衬层304)的至少一部分。在一些实施例中，经掺杂衬层304可保留，且经掺杂衬层304与第二掺杂区120是实质上相同的材料，因此经掺杂衬层304未另外标记。此外，对半导体衬底104执行平坦化工艺(例如，CMP工艺)和/或回蚀工艺以移除光刻胶结构(图17的光刻胶结构1310)和/或掩蔽层(图17的掩蔽层1302)。

如图19的剖视图1900中所说明，在半导体衬底104的前侧表面104f之上沉积钝化膜1902，且钝化膜1902给隔离结构开口(图18的隔离结构开口1402)加衬。此外，在钝化膜1902之上沉积沟槽填充结构1904且沟槽填充结构1904填充隔离结构开口(图18的隔离结构开口1402)的其余部分。在一些实施例中，通过CVD、PVD、ALD或另一适合的沉积或生长工艺来分别沉积钝化膜1902和/或沟槽填充结构1904。在一些实施例中，举例来说，钝化膜1902可以是或包括氧化铝(Al

如图20的剖视图2000中所说明，对(图19的钝化膜1902)及沟槽填充结构(图19的沟槽填充结构1904)执行平坦化工艺(例如，CMP工艺)，从而分别形成钝化层202及沟槽填充层204。此外，所述平坦化工艺形成从半导体衬底104的前侧表面104f延伸到位于前侧表面104f下方的点的隔离结构206。在一些实施例中，隔离结构206设置在相邻的光电探测器126之间且包括钝化层202、沟槽填充层204及STI结构602。

如图21的剖视图2100中所说明，沿着半导体衬底104的前侧表面104f形成多个像素器件112及内连线结构102。在一些实施例中，按照图9中所说明和/或所述地形成内连线结构102。此外，如图21中所说明，对半导体衬底104执行薄化工艺以将半导体衬底104从初始厚度Ti减小到厚度Ts。举例来说，薄化工艺可包括执行CMP工艺、机械研磨工艺、另一适合的薄化工艺或前述工艺的任何组合。在一些实施例中，薄化工艺移除隔离结构206的至少一部分和/或第二外延层606的至少一部分。

如图22的剖视图2200中所说明，在半导体衬底104的背侧表面104b及隔离结构206之上形成多个滤光器130(例如，彩色滤波器)。此外，在所述多个滤光器130之上形成多个微透镜132。在一些实施例中，可通过例如CVD、PVD、ALD或另一适合的沉积或生长工艺沉积滤光器130及微透镜132。

图23到图26说明图12到图22的第二方法的第二实施例的剖视图2300到剖视图2600。举例来说，图23到图26说明动作的一些替代实施例的剖视图2300到剖视图2600，可执行所述动作以代替图15到图18处的动作，使得图12到图22的第二方法可替代地从图12到图14进行到图23，从图23进行到图24到图26，且然后从图26进行到图19到图22(即，跳过图15到图18)。

如图23的剖视图2300中所说明，沿着半导体衬底104的侧壁及下表面形成介电层2302。在一些实施例中，通过CVD、PVD、热氧化、原位蒸汽产生(ISSG)或另一适合的沉积或生长工艺形成介电层2302。在一些实施例中，通过氧化工艺(例如，例如ISSG工艺)形成介电层2302，所述氧化工艺可修复沿着半导体衬底104的侧壁及下表面的由于图14的图案化工艺所致的缺陷(例如，晶体缺陷)。在各种实施例中，介电层2302可以是或包括氧化物(例如二氧化硅)、另一适合的介电材料等。在又一些实施例中，介电层2302可被称为保护层，其被配置成在后续处理步骤(例如，图24的等离子体掺杂工艺)期间减轻半导体衬底104的损坏。

如图24的剖视图2400中所说明，在介电层2302下形成经掺杂衬层304。可通过等离子体掺杂工艺形成经掺杂衬层304。在又一些实施例中，经掺杂衬层304包括第一掺杂剂(例如镓)且形成达大于10nm或另一适合的厚度值的厚度。在再一些实施例中，在等离子体掺杂工艺之后，介电层2302可包括第一掺杂剂(例如镓)。举例来说，第一掺杂剂可以是或包括具有第二掺杂类型(例如，p型)的镓。在一些实施例中，经掺杂衬层304具有处于约10

如图25的剖视图2500中所说明，对半导体衬底104执行退火工艺，从而在半导体衬底104内形成第二掺杂区120。在一些实施例中，第二掺杂区120包括第一掺杂剂(例如镓)且具有处于约10

如图26的剖视图2600中所说明，执行移除工艺以移除介电层(图25的介电层2302)。在一些实施例中，移除工艺包括执行湿式刻蚀工艺并将半导体衬底104暴露于湿式刻蚀剂，例如氢氟酸。此外，对半导体衬底104执行平坦化工艺(例如，CMP工艺)和/或回蚀工艺以移除光刻胶结构(图25的光刻胶结构1310)和/或掩蔽层(图25的掩蔽层1302)。

图27到图31说明图12到图22的第二方法的第三实施例的剖视图2700到3100。举例来说，图27到图31说明动作的一些替代实施例的剖视图2700到3100，可执行所述动作以代替图15到图20处的动作，使得图12到图22的第二方法可替代地从图12到图14进行到图27，从图27进行到图28到图31，且然后从图31进行到图21到图22(即，跳过图15到图20)。

如图27的剖视图2700中所说明，沿着半导体衬底104的侧壁及下表面形成介电层2702。在一些实施例中，通过CVD、PVD、热氧化、原位蒸汽产生(ISSG)或另一适合的沉积或生长工艺来形成介电层2702。在一些实施例中，通过氧化工艺(例如，例如ISSG工艺)形成介电层2702，所述氧化工艺可修复沿着半导体衬底104的侧壁及下表面的由于图14的图案化工艺所致的缺陷(例如，晶体缺陷)。在各种实施例中，介电层2702可以是或包括氧化物(例如二氧化硅)、另一适合的介电材料等。

如图28的剖视图2800中所说明，执行移除工艺以移除介电层(图27的2702)。在一些实施例中，所述移除工艺包括执行湿式刻蚀工艺并将半导体衬底104暴露于湿式刻蚀剂，例如氢氟酸。

如图29的剖视图2900中所说明，沿着半导体衬底104的界定隔离结构开口1402的侧壁及下表面形成经掺杂衬层304。在一些实施例中，通过选择性外延生长工艺形成经掺杂衬层304。举例来说，选择性外延生长工艺可以是外延工艺或另一形式的沉积工艺，例如CVD、等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，PE-CVD)、ALD、PVD或另一适合的生长或沉积工艺。在再一些实施例中，选择性地生长经掺杂衬层304，使得使用第一掺杂剂(例如镓)对经掺杂衬层304进行原位掺杂。举例来说，经掺杂衬层304可以是或包括掺杂有第一掺杂剂(例如镓)的外延硅且具有处于约10

如图30的剖视图3000中所说明，对经掺杂衬层304执行氧化工艺，从而在经掺杂衬层304之上形成介电层3002且在半导体衬底104内形成及第二掺杂区120。在一些实施例中，介电层3002可以是或包括氧化物(例如二氧化硅)及第一掺杂剂(例如镓)。在又一些实施例中，氧化工艺将经掺杂衬层304的至少一部分转换成掺杂有第一掺杂剂(例如镓)的二氧化硅。在一些实施例中，氧化工艺包括执行原位蒸汽产生(ISSG)工艺或另一适合的氧化工艺。在又一些实施例中，氧化工艺包括将半导体衬底104暴露于高温，所述高温例如处于约500摄氏度到950摄氏度的范围内或是另一适合的值。在这些实施例中，氧化工艺将第一掺杂剂(例如镓)从经掺杂衬层304和/或介电层3002驱动到半导体衬底104中，从而在半导体衬底104内形成第二掺杂区120。在各种实施例中，氧化工艺将第一掺杂剂(例如镓)从经掺杂衬层304驱动到半导体衬底104中达至少10nm的距离。应了解，将第一掺杂剂驱动到半导体衬底104中达其他距离值的退火工艺处于本公开的范围内。因此，第二掺杂区120沿着半导体衬底104的界定隔离结构开口1402的侧壁及下表面自对准。在一些实施例中，第二掺杂区120包括第一掺杂剂(例如镓)且具有处于约10

如图31的剖视图3100中所说明，在半导体衬底104内形成隔离结构206。在一些实施例中，隔离结构206包括钝化层202及沟槽填充层204。在再一些实施例中，用于形成隔离结构206的工艺可包括在隔离结构开口(图30的隔离结构开口1402)内沉积(例如，通过CVD、PVD、ALD等)钝化层202；在钝化层202之上沉积(例如，通过CVD、PVD、ALD等)沟槽填充层204，从而填充隔离结构开口(图30的隔离结构开口1402)；及执行平坦化工艺(例如，CMP工艺)和/或回蚀工艺以移除钝化层202的至少一部分和/或沟槽填充层204的至少一部分。在这些实施例中，平坦化工艺和/或回蚀工艺可从半导体衬底104的前侧表面104f之上移除光刻胶结构(图30的光刻胶结构1310)和/或掩蔽层(图30的掩蔽层1302)。

图32说明形成包括多个光电探测器的图像传感器的方法3200，所述多个光电探测器具有第一掺杂区及在侧向上环绕所述第一掺杂区的第二掺杂区，其中根据一些实施例第二掺杂区包括被配置成改善光电探测器的满阱容量的第一掺杂剂。尽管将方法3200说明和/或阐述为一系列动作或事件，但应了解，所述方法并不仅限于所说明的排序或动作。因此，在一些实施例中，所述动作可按照与所说明的不同的次序施行和/或可同时施行。此外，在一些实施例中，所说明的动作或事件可被细分成多个动作或事件，所述多个动作或事件可在单独的时间施行或与其他动作或子动作同时施行。在一些实施例中，可省略一些所说明的动作或事件，且可包括其他未说明的动作或事件。

在动作3202处，在半导体衬底内形成第一掺杂区。所述第一掺杂区包括第一掺杂类型。图7说明对应于动作3202的一些实施例的剖视图700。图12说明对应于动作3202的一些替代实施例的剖视图1200。

在动作3204处，在半导体衬底内形成深阱区。所述深阱区包括与第一掺杂类型相反的第二掺杂类型。图8说明对应于动作3204的一些实施例的剖视图800。图12说明对应于动作3204的一些替代实施例的剖视图1200。

在动作3206处，在半导体衬底内形成第二掺杂区。第二掺杂区毗邻第一掺杂区且包括具有第二掺杂类型的第一掺杂剂。所述第一掺杂剂包括镓。在一些实施例中，深阱区包括第一掺杂剂。图8说明对应于动作3206的一些实施例的剖视图800。图15到图18说明对应于动作3206的一些替代实施例的剖视图1500到剖视图1800。此外，图23到图26说明对应于动作3206的一些另外替代实施例的剖视图2300到剖视图2600。此外，图27到图30说明对应于动作3206的又一替代实施例的剖视图2700到剖视图3000。

在动作3208处，在半导体衬底的前侧表面之上形成内连线结构及多个像素器件。图9说明对应于动作3208的一些实施例的剖视图900。图21说明对应于动作3208的一些替代实施例的剖视图2100。

在动作3210处，在半导体衬底内形成隔离结构，使得所述隔离结构在侧向上环绕第一掺杂区。图10说明对应于动作3210的一些实施例的剖视图1000。图14、图19及图20说明对应于动作3210的一些替代实施例的剖视图1400、剖视图1900及剖视图2000。

在动作3212处，在半导体衬底的背侧表面之上形成多个滤光器且在所述多个滤光器之上形成多个微透镜。图11说明对应于动作3212的一些实施例的剖视图1100。图22说明对应于动作3212的一些替代实施例的剖视图2200。

因此，在一些实施例中，本公开涉及一种包括设置在半导体衬底内的第一掺杂区的图像传感器，其中所述第一掺杂区具有第一掺杂类型。第二掺杂区毗邻第一掺杂区且包括具有第二掺杂类型的第一掺杂剂，所述第二掺杂类型与第一掺杂类型相反，其中第一掺杂剂包括镓。

在一些实施例中，本申请提供一种图像传感器，所述图像传感器包括：光电探测器，设置在半导体衬底中，其中所述光电探测器包括具有第一掺杂类型的第一掺杂区；深阱区，设置在所述半导体衬底内，其中所述深阱区从所述半导体衬底的背侧表面延伸到所述第一掺杂区的顶表面；以及第二掺杂区，设置在所述半导体衬底内且毗邻所述第一掺杂区，其中所述第二掺杂区及所述深阱区包括具有第二掺杂类型的第一掺杂剂，所述第二掺杂类型与所述第一掺杂类型相反，其中所述第一掺杂剂包括镓。

在一些实施例中，所述第二掺杂区及所述深阱区内的所述第一掺杂剂的掺杂浓度处于10

在一些实施例中，本申请提供一种图像传感器，所述图像传感器包括第一光电探测器及第二光电探测器，设置在半导体衬底中，其中所述第一光电探测器及所述第二光电探测器分别包括具有第一掺杂类型的第一掺杂区；多个像素器件，沿着所述半导体衬底的前侧表面设置；隔离结构，延伸到所述半导体衬底中，其中所述隔离结构在侧向上环绕所述第一光电探测器及所述第二光电探测器，其中所述隔离结构包括沟槽填充层及设置在所述半导体衬底与所述沟槽填充层之间的钝化层；深阱区，设置在所述半导体衬底内且上覆在所述第一光电探测器及所述第二光电探测器上，其中所述深阱区包括与所述第一掺杂类型相反的第二掺杂类型；以及第二掺杂区，设置在所述半导体衬底内且沿着所述隔离结构的侧壁延伸，其中所述第二掺杂区包括所述第二掺杂类型且毗邻所述第一光电探测器的所述第一掺杂区及所述第二光电探测器的所述第一掺杂区，其中所述第二掺杂区设置在所述隔离结构与所述深阱区之间，且其中所述第二掺杂类型包括镓。

在一些实施例中，其中所述隔离结构从所述半导体衬底的所述前侧表面连续地延伸到所述半导体衬底的背侧表面，其中所述第二掺杂区沿着所述隔离结构的侧壁从所述背侧表面连续地延伸到所述前侧表面。在一些实施例中，图像传感器还包括：经掺杂衬层，设置在所述钝化层与所述半导体衬底之间，其中所述经掺杂衬层包括所述第二掺杂类型。在一些实施例中，其中所述经掺杂衬层包括外延硅。在一些实施例中，图像传感器还包括：浅沟槽隔离结构，设置在所述半导体衬底内，从所述半导体衬底的所述前侧表面延伸到位于所述前侧表面上方的位置；且其中所述隔离结构延伸穿过所述浅沟槽隔离结构，且其中所述第二掺杂区从所述浅沟槽隔离结构的侧壁延伸到所述浅沟槽隔离结构的顶表面。在一些实施例中，所述第二掺杂区从所述隔离结构的底表面连续地延伸到所述深阱区的底表面。

在一些实施例中，本申请提供一种形成图像传感器的方法，所述方法包括：对半导体衬底的前侧表面执行第一离子植入工艺，以在所述半导体衬底内形成第一掺杂区，其中所述第一掺杂区包括第一掺杂类型；在所述半导体衬底内形成第二掺杂区，使得所述第二掺杂区毗邻所述第一掺杂区，其中所述第二掺杂区包括具有第二掺杂类型的第一掺杂剂，所述第二掺杂类型与所述第一掺杂类型相反，其中所述第一掺杂剂包括镓；以及沿着所述半导体衬底的所述前侧表面形成多个半导体器件。

在一些实施例中，其中所述第二掺杂区内的所述第一掺杂剂的掺杂浓度处于10

上述内容概述了数个实施例的特征，以使所属领域的技术人员可更好地理解本公开的各方面。所属领域的技术人员应了解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或达成与本文中所介绍的实施例相同的优点。所属领域的技术人员还应意识到这些等效构造并不背离本公开的精神及范围，且其可在不背离本公开的精神及范围的情况下在本文中做出各种改变、替代及更改。