具有分段沟槽和屏蔽件的沟槽功率器件

优先权要求

本申请要求于2020年4月30日在美国专利商标局提交的美国专利申请序列号16/863,399的优先权权益，该美国专利申请的公开内容通过引用整体并入本文。

技术领域

本发明涉及功率半导体器件，并且更具体地，涉及具有栅极沟槽的功率半导体器件和制造这种器件的方法。

背景技术

功率半导体器件用于承载大电流和支持高电压。在本领域中可以使用各种各样的功率半导体器件，包括例如功率金属氧化物半导体场效应晶体管(“MOSFET”)、双极结型晶体管(“BJT”)、绝缘栅极双极型晶体管(“IGBT”)、结势垒肖特基二极管、栅极关断晶体管(“GTO”)、MOS控制的晶闸管和各种其他器件。这些功率半导体器件通常由诸如基于碳化硅(“SiC”)或氮化镓(“GaN”)的半导体材料之类的宽带隙半导体材料制成。本文中，宽带隙半导体材料是指带隙大于约1.40eV(例如，大于约2eV)的半导体材料。

功率半导体器件可以具有横向结构或垂直结构。在具有横向结构的器件中，器件的端子(例如，功率MOSFET器件的漏极端子、栅极端子和源极端子)位于半导体层结构的同一主表面(例如，顶部或底部)上。相比之下，在具有垂直结构的器件中，在半导体层结构的每个主表面上设置至少一个端子(例如，在垂直MOSFET器件中，源极可以位于半导体层结构的顶表面上并且漏极可以位于半导体层结构的底表面上)。半导体层结构可以包括或可以不包括下面的衬底。本文中，术语“半导体层结构”是指包括诸如半导体衬底和/或半导体外延层之类的一个或多个半导体层的结构。

常规的功率半导体器件通常具有诸如碳化硅衬底之类的半导体衬底，该半导体衬底具有第一导电类型(例如，n型衬底)，在该半导体衬底上形成具有第一导电类型(例如，n型)的外延层结构。该外延层结构的一部分(可以包括一个或多个单独的层)用作功率半导体器件的漂移区。器件通常包括“有源区”，有源区包括具有诸如p-n结之类的结的一个或多个功率半导体器件。有源区可以形成在漂移区上和/或形成在漂移区中。有源区充当用于阻断反向偏置方向上的电压并提供正向偏置方向上的电流流动的主结。功率半导体器件还可以在与有源区相邻的端接区中具有边缘端接部。一个或多个功率半导体器件可以形成在衬底上，并且每个功率半导体器件通常将具有它自己的边缘端接部。在衬底被完全处理之后，所得到的结构可以被切片，以分离各个边缘端接的功率半导体器件。功率半导体器件可以具有单位单元结构，在单位单元结构中每个功率半导体器件的有源区包括彼此平行地设置并一起可以用作单个功率半导体器件的多个个体“单位单元”结构。

功率半导体器件被设计为阻断(在正向或反向阻断状态下)或通过(在正向操作状态下)大的电压和/或电流。例如，在阻断状态下，功率半导体器件可以被设计为维持数百或数千伏特的电势。然而，随着施加的电压接近或越过器件被设计为阻断的电压水平，非平凡水平的电流可能开始流过功率半导体器件。通常被称为“漏电流”的这种电流可以是非常不期望的。如果电压增大超过了器件的设计电压阻断能力，则漏电流可能开始流动，该设计电压阻断能力可以是漂移区的掺杂和厚度等的函数。漏电流也可能由于其他原因而出现，诸如器件的边缘端接部和/或主结故障。如果施加到器件的电压增大越过击穿电压到达临界水平，则增大的电场可以导致半导体器件内产生电荷载流子的不可控制且不期望的失控，从而造成称为雪崩击穿的状况。

功率半导体器件也可以开始使非平凡量的漏电流能够以比设计的器件击穿电压低的电压水平流动。特别地，漏电流可能开始在有源区的边缘处流动，在那里可能由于电场拥挤效应而出现高电场。为了减少该电场拥挤(以及所得的增大的漏电流)，可以设置以上提到的围绕功率半导体器件的有源区的部分或全部的边缘端接部。这些边缘端接部可以将电场散布出去到更大的区域上，由此减少电场拥挤。

包括MOSFET晶体管的垂直功率半导体器件可以具有其中晶体管的栅极电极形成在半导体层结构的顶部上的标准栅极电极设计，或者可替代地，可以具有掩埋在半导体层结构内的沟槽中的栅极电极。具有掩埋的栅极电极的MOSFET通常被称为栅极沟槽MOSFET。用标准栅极电极设计，每个单位单元晶体管的沟道区水平地设置在栅极电极下面。相比之下，在栅极沟槽MOSFET设计中，沟道是垂直设置的。栅极沟槽MOSFET可以提供增强的性能，但通常需要更复杂的制造工艺。

发明内容

根据本公开的一些实施例，一种半导体器件包括：半导体层结构，所述半导体层结构包括宽带隙半导体材料；以及多个分段栅极沟槽，所述多个分段栅极沟槽在第一方向上在半导体层结构中延伸。半导体层结构包括具有第一导电类型的漂移区和具有第二导电类型的阱区。分段栅极沟槽包括在第一方向上彼此间隔开的相应的栅极沟槽段，其中半导体层结构的中间区位于相应的栅极沟槽段之间。

在一些实施例中，半导体器件还可以包括具有第二导电类型的多个屏蔽图案，所述多个屏蔽图案在第一方向上在相应的栅极沟槽段下面和在相应的栅极沟槽段之间的中间区中延伸。

在一些实施例中，半导体器件还可以包括具有第二导电类型的相应的屏蔽连接图案，相应的屏蔽连接图案在相应的栅极沟槽段之间的中间区中的屏蔽图案上。相应的屏蔽连接图案可以在与第一方向不同的第二方向上延伸。

在一些实施例中，相应的屏蔽连接图案可以在半导体层结构的上部部分中。相应的源极接触部可以设置在相应的屏蔽连接图案上，并且相应的屏蔽连接图案可以将相应的源极接触部电连接到屏蔽图案。

在一些实施例中，分段栅极沟槽中的至少两个分段栅极沟槽的相应的栅极沟槽段可以沿着第二方向对准，并且相应的屏蔽连接图案可以在第二方向上连续地延伸。

在一些实施例中，分段栅极沟槽中的至少两个分段栅极沟槽的相应的栅极沟槽段可以沿着第二方向偏移，并且相应的屏蔽连接图案可以在第二方向上不连续地延伸。

在一些实施例中，相应的栅极沟槽段可以包括在第一方向上延伸的相对侧壁。相对侧壁可以限定具有第一导电类型的相应的半导体沟道区。

在一些实施例中，相对侧壁的相应部分上可以没有屏蔽图案。

在一些实施例中，相应的栅极沟槽段中可以包括相应的栅极电极。相应的栅极电极连接器可以设置在相应的栅极电极上，并且可以在第二方向上在相应的屏蔽连接图案之间延伸。

根据本公开的一些实施例，一种半导体器件包括半导体层结构，所述半导体层结构包括宽带隙半导体材料。半导体层结构包括具有第一导电类型的漂移区和具有第二导电类型的阱区。多个栅极沟槽在第一方向上在半导体层结构中延伸。栅极沟槽分别包括在第一方向上延伸的相对侧壁和在相对侧壁之间的底部。具有第二导电类型的多个屏蔽图案在第一方向上在栅极沟槽的底部下面延伸。相对侧壁限定具有第一导电类型的相应的半导体沟道区。

在一些实施例中，相对侧壁的相应部分上可以没有屏蔽图案。

在一些实施例中，栅极沟槽可以是分段栅极沟槽，所述分段栅极沟槽包括在第一方向上彼此间隔开的相应的栅极沟槽段，其中半导体层结构的中间区位于相应的栅极沟槽段之间，并且屏蔽图案可以延伸到中间区中。

在一些实施例中，具有第二导电类型的相应的屏蔽连接图案可以设置在相应的栅极沟槽段之间的中间区中的屏蔽图案上。相应的屏蔽连接图案可以在与第一方向不同的第二方向上延伸。

在一些实施例中，相应的屏蔽连接图案可以在半导体层结构的上部部分中。相应的源极接触部可以设置在半导体层结构的上部部分中的相应的屏蔽连接图案上。相应的屏蔽连接图案可以将相应的源极接触部电连接到屏蔽图案。漏极接触部可以设置在半导体层结构的与上部部分相对的下部部分上。

在一些实施例中，分别包括相对侧壁的栅极沟槽可以彼此紧邻。

根据本公开的一些实施例，一种半导体器件包括半导体层结构，所述半导体层结构包括宽带隙半导体材料。半导体层结构包括具有第一导电类型的漂移区和具有第二导电类型的阱区。多个栅极沟槽在第一方向上在半导体层结构中延伸。栅极沟槽分别包括限定相应的半导体沟道区的相对侧壁。由栅极沟槽的相对侧壁限定的相应的半导体沟道区的总体导电面积大于所述多个栅极沟槽的总侧壁面积的一半。

在一些实施例中，具有第二导电类型的多个屏蔽图案可以在第一方向上在栅极沟槽下面延伸。分别包括相对侧壁的栅极沟槽可以彼此紧邻。

在一些实施例中，栅极沟槽可以是分段栅极沟槽，所述分段栅极沟槽包括在第一方向上彼此间隔开的相应的栅极沟槽段，其中半导体层结构的中间区位于相应的栅极沟槽段之间，并且屏蔽图案可以延伸到中间区中。

在一些实施例中，相对侧壁的相应部分上可以没有屏蔽图案。

在一些实施例中，具有第二导电类型的相应的屏蔽连接图案可以设置在相应的栅极沟槽段之间的中间区中的屏蔽图案上。相应的屏蔽连接图案可以在与第一方向不同的第二方向上延伸。

在一些实施例中，相应的屏蔽连接图案可以在半导体层结构的上部部分中。相应的源极接触部可以设置在半导体层结构的上部部分中的相应的屏蔽连接图案上。相应的屏蔽连接图案可以将相应的源极接触部电连接到屏蔽图案。漏极接触部可以设置在半导体层结构的与上部部分相对的下部部分上。

根据本公开的一些实施例，一种制造半导体器件的方法包括提供半导体层结构，所述半导体层结构包括宽带隙半导体材料，其中半导体层结构包括具有第一导电类型的漂移区和具有第二导电类型的阱区。方法还包括形成在第一方向上在半导体层结构中延伸的多个分段栅极沟槽，分段栅极沟槽包括在第一方向上彼此间隔开的相应的栅极沟槽段，其中半导体层结构的中间区位于相应的栅极沟槽段之间。

在一些实施例中，可以形成具有第二导电类型的多个屏蔽图案，所述多个屏蔽图案在第一方向上在相应的栅极沟槽段下面和在相应的栅极沟槽段之间的中间区中延伸。

在一些实施例中，可以在相应的栅极沟槽段之间的中间区中的屏蔽图案上形成具有第二导电类型的相应的屏蔽连接图案。相应的屏蔽连接图案可以在与第一方向不同的第二方向上延伸。

在一些实施例中，相应的栅极沟槽段可以包括限定具有第一导电类型的相应的半导体沟道区的相对侧壁，并且所述多个屏蔽图案可以被形成为使得相对侧壁的相应部分上没有屏蔽图案。

在一些实施例中，形成所述多个屏蔽图案和相应的屏蔽连接图案可以包括：执行第一注入工艺，以将第一浓度的第二导电类型的掺杂物注入到相应的栅极沟槽段中和相应的栅极沟槽段之间的中间区中，以形成所述多个屏蔽图案；以及执行第二注入工艺，以将第二浓度的第二导电类型的掺杂物注入到半导体层结构的上部部分处的相应的栅极沟槽段之间的中间区中，以形成相应的屏蔽连接图案。

在一些实施例中，可以在相应的屏蔽连接图案的在分段栅极沟槽之间的部分上形成相应的源极接触部。相应的屏蔽连接图案可以将相应的源极接触部电连接到屏蔽图案。

在查看以下附图和详细描述后，根据一些实施例的其他器件、装置和/或方法对于本领域技术人员而言将变得清楚。除了以上实施例的任何和所有组合之外，所有这种另外的实施例旨在被包括在本描述内，在本发明的范围内，并受所附权利要求的保护。

附图说明

图1是图示了包括阻断沟槽一侧的屏蔽区的栅极沟槽功率半导体器件的示例的截面图。

图2是图示了包括交替的屏蔽区和栅极沟槽区的栅极沟槽功率半导体器件的示例的截面图。

图3A是图示了根据本公开的一些实施例的包括具有分段沟槽的沟道区的栅极沟槽功率半导体器件的示例的平面图。图3B是沿着图3A的分段沟槽之一的截面图。图3C是沿着与图3A的分段沟槽垂直的方向的截面图。

图4A是图示了根据本公开的其他实施例的包括具有分段沟槽的沟道区的栅极沟槽功率半导体器件的示例的平面图。图4B是沿着图4A的分段沟槽之一的截面图。图4C是沿着与图4A的分段沟槽垂直的方向的截面图。

图5A和图5B是根据本公开的其他实施例的分别沿着相对于栅极沟槽功率半导体器件中的分段沟槽的延伸方向的平行方向和垂直方向的截面图。

图6A和图6B是根据本公开的其他实施例的分别沿着相对于栅极沟槽功率半导体器件中的分段沟槽的延伸方向的平行方向和垂直方向的截面图。

图7A至图7H图示了根据本公开的一些实施例的制造栅极沟槽功率半导体器件的方法，其中，图7A、图7C、图7E和图7G是沿着与分段沟槽的延伸方向平行的方向的截面图，而图7B、图7D、图7F和图7H是沿着与分段沟槽的延伸方向垂直的方向的截面图。

图8A至图8H图示了根据本公开的一些实施例的制造栅极沟槽功率半导体器件的其他方法，其中，图8A、图8C、图8E和图8G是沿着与分段沟槽的延伸方向平行的方向的截面图，而图8B、图8D、图8F和图8H是沿着与分段沟槽的延伸方向垂直的方向的截面图。

图9是图示了根据本公开的实施例的用于制造栅极沟槽功率半导体器件的操作的流程图。

具体实施方式

本公开的一些实施例可以源于对一些现有的栅极沟槽功率半导体器件的限制的认识。例如，包括栅极沟槽的垂直功率半导体器件(也称为沟槽垂直功率器件)还可以包括在器件内的深层位处(诸如，例如，距器件的上表面1至5微米或更多)具有第二(p或n)导电类型的层内具有第一(n或p)导电类型的区域。特别地，可能期望在器件的阱区和/或栅极电极下面形成与(一个或多个)半导体材料层不同导电类型的深或“掩埋”屏蔽半导体区域(也称为屏蔽图案)。然而，这样的屏蔽图案(例如，深掩埋的p型或n型区)会限制器件的有源区域。

当在碳化硅或其他宽带隙半导体材料中制造沟槽垂直功率器件时，形成这种屏蔽图案可能带来挑战。用于用n型和/或p型掺杂物掺杂半导体材料的方法包括：(1)在其生长期间掺杂半导体材料，2)将掺杂物扩散到半导体材料中，以及(3)使用离子注入以选择性地将掺杂物注入到半导体材料中。当在外延生长期间掺杂碳化硅时，掺杂物往往会不均匀地积累，并且因此，掺杂物浓度可能变化例如±15％，这可能对器件操作和/或可靠性有负面影响。另外，在碳化硅、氮化镓和各种宽带隙半导体器件中，通过扩散进行掺杂不是选择，因为即使在高温下，n型和p型掺杂物也往往不会在这些材料中很好地扩散(或根本不会扩散)。

先前已使用各种方法在沟槽垂直功率半导体器件中形成屏蔽图案。图1和图2示意性图示了这样的不同方法的两个示例。尽管本文中以示例的方式参考特定导电类型(即，n型和p型)的区进行了描述和图示，但将理解的是，区的导电类型可以根据本公开的实施例而颠倒(即，p型和n型)。

图1和图2是图示了包括深掩埋p型半导体区域140、240的沟槽垂直功率器件(图示为功率MOSFET 100、200)的示例的截面图。如图1和图2中所示，功率MOSFET 100、200各自包括重掺杂(n

仍参照图1和图2，沟槽180形成在具有“条带状”栅极沟槽布局的半导体层结构106中，其中沟槽180在纵向方向上彼此平行地连续延伸。沟槽180(其中形成有栅极电极184)延伸通过中等掺杂的p型层170以限定p阱。例如，通过离子注入到被沟槽180暴露的部分中，在漂移区120中形成重掺杂(p

栅极电极184(或“栅极”)形成在每个栅极绝缘层182上，以填充相应的栅极沟槽180。垂直晶体管沟道区(具有由虚线箭头示出的传导)被限定在p阱172中与栅极绝缘层182相邻。例如，经由离子注入，在p阱170的上部部分中形成重掺杂的n

在图1和图2的示例中，深掩埋p型半导体区域或屏蔽图案140、240被配置为防止沟槽MOSFET 100、200在高电场下劣化，但也限制了器件100、200的有源导电面积。特别地，在器件100和200中，栅极沟槽180的底部处以及一个侧部178(在图1中)或两个侧部278(在图2中)处的深掩埋p型半导体区140、240被配置为通过与连接到地的相应源极接触部190连接来提供电压和/或电流阻断。在图1中，深掩埋p型半导体区140朝向沟槽180的一个侧部处的源极接触部190偏移。在图2中，深掩埋p型半导体区240和栅极184设置在交替的沟槽180中。因此，在器件100和200中，沟道区的相当多的部分可以专用于阻断，使得不到全部的可用沟道面积(例如，小于器件100、200的总沟槽侧壁面积的一半)可以用于传导。

本公开的实施例涉及包括以下的布局和设计布置的沟槽垂直功率半导体器件：沟槽被分段为沿着沟槽延伸的纵向方向(例如，沿着平行沟槽“条带”)的相应的不连续的沟槽部分(在本文称为沟槽段，各自具有相对侧壁以及在相对侧壁之间的底部或底表面)，这可以应对常规的栅极沟槽功率器件设计的一些限制。分段沟槽包括半导体层结构的在相应沟槽段之间的中间区，在沟槽段下方延伸并进入中间区中的深的屏蔽区(在本文中称为屏蔽图案)，以及在中间区中的屏蔽连接图案(在器件的“顶部”处，在沟槽段之间)，以提供与在沟槽段下方和在沟槽段之间的深的屏蔽图案的电连接。屏蔽连接图案可以使深的屏蔽图案能够电接地(例如，通过与设置在器件顶部处的连接图案上的源极接触部连接)。可以更容易地形成与沟槽下方的深的p或n屏蔽图案的电接触，因此可以简化器件制造。在一些实施例中，屏蔽图案和/或屏蔽连接图案可以是注入区。

如此，包括如本文所述的分段沟槽配置的沟槽垂直功率半导体器件可以在器件顶部处提供改进的与深的(p或n型)屏蔽区的电接触，该屏蔽区在器件处于阻断模式时提供沟槽下方的屏蔽。还可以提供在不同于(例如，垂直于)沟槽的方向上延伸的在栅极电极之间的导电连接(在本文中也称为栅极电极连接器)。在一些实施例中，可以实现关于沟槽沟道面积(用于传导)与屏蔽电阻的比率的严格设计控制，因此可以针对应用定制器件电阻和开关速度。例如，如果屏蔽图案的掺杂高并且连接图案的电导率高，则沟槽段的长度可以增加，段之间的连接图案更少(例如，如图5A中所示)。在一些实施例中，沟槽段的长度可以变化，例如，从约3微米至约1000微米；从约25微米至约800微米；从约100微米至约500微米；或从约200微米至约400微米。同样，连接图案的宽度可以变化，例如，从约0.5微米至约50微米；从约1微米至约45微米；从约2微米至约25微米；或从约5微米至约15微米。

由于与深的屏蔽图案的连接图案设置在沿着沟槽的纵向方向在沟槽段之间的中间区中，因此沟槽段的两个相对侧壁可以包括没有深的屏蔽图案的部分，并且因此，两个相对侧壁都可以用于半导体沟道区和增加的导电面积。由此，沿着栅极沟槽侧壁的部分不存在屏蔽图案可以增加本文描述的器件的电流能力，而没有降低阻断性能或增加导通电阻。在一些实施例中，可以通过在栅极沟槽的角部处设置深的屏蔽图案来改进阻断性能或导通电阻，以便在反向阻断操作期间保护栅极绝缘层的角部免受高电场的影响，其中相对沟槽侧壁没有深的屏蔽区或屏蔽图案，从而增加了沟道区。在一些实施例中，可以减小和/或最小化深的屏蔽图案的尺寸(例如，截面面积)，同时增加或最大化沟槽段的长度(在纵向方向上)。

尽管本文中以示例的方式参考特定导电类型(即，n型和p型)的屏蔽图案、屏蔽连接图案和/或其他半导体区进行了描述和图示，但将理解的是，区的导电类型可以根据本文描述的任一个实施例而颠倒(即，p型和n型)。此外，虽然栅极电极(包括栅极材料和栅极绝缘材料)被图示为包括位于栅极沟槽段之外的延伸区域，但将理解，在一些实施例中，这样的延伸区域可以不存在和/或可以在沟槽段之外是不连续的。

图3A、图3B和图3C图示了根据本公开的一些实施例的分段沟槽布局，该分段沟槽布局提供与沟槽垂直功率半导体器件的顶表面的上部部分处的屏蔽图案的连接。特别地，图3A是图示了根据本公开的一些实施例的包括具有分段沟槽的沟道区的栅极沟槽功率MOSFET 300的示例的平面图。图3B是沿着图3A的线B-B’(即沿着与分段沟槽的纵向延伸方向平行的方向)截取的截面图。图3C是沿着图3A的线C-C’(即沿着与分段沟槽的纵向延伸方向垂直的方向)截取的截面图。为了便于图示，栅极电极和栅极氧化物层在图3A中被示为透明的。

如图3A、图3B和图3C中所示，功率MOSFET 300包括有源区302和围绕有源区302的端接区(未示出)。图3A至图3C描绘了包括并联电连接的多个单位单元308的单个功率半导体器件300。一个示例单位单元308由图3C中的虚线矩形示出。功率MOSFET 300可以包括比图3C中示出的大致三个单位单元308更多的单位单元308。还将理解，在单个晶片上可以生长多个功率MOSFET 300。

功率MOSFET 300包括重掺杂(n

轻掺杂(n)n型漂移层或漂移区320(例如，碳化硅漂移区)设置在衬底310上。可以通过在衬底310上外延生长来形成漂移区320。漂移区320可以是相对厚的区，其在衬底310上方具有例如3至100微米的垂直高度。在一些实施例中，漂移区320的上部部分可以包括n型电流散布层(未示出)。中等掺杂的p型层(例如，通过外延生长或注入)形成在漂移区320上并充当器件300的p型阱区(“p阱”)370。例如，经由离子注入，在中等掺杂的p型层的上部部分中形成重掺杂的n

多个分段栅极沟槽380在半导体层结构306中在第一方向(例如，图3A中的y方向)上彼此平行地延伸。分段栅极沟槽380延伸的方向在本文中也可以称为分段栅极沟槽380的纵向方向或长轴。如图3B中所示，分段栅极沟槽380中的每一个包括不连续且沿着第一方向彼此间隔开的相应的栅极沟槽段381，半导体层结构306的中间区383位于相应的栅极沟槽段381之间。即，沟槽段381沿着纵向方向延伸并具有在纵向方向上相对的相应端部387，其中中间区383位于相邻的沟槽段381的端部387之间，如图3B中所示。沟槽段381还具有在纵向方向上延伸并在垂直于纵向方向的方向上相对的侧壁378，如图3C中所示。另外如图3C中所示，分段栅极沟槽380延伸通过中等掺杂的p型层和重掺杂的n

仍参照图3A至图3C，屏蔽图案340在第一方向(例如，y方向)上在沟槽段381下面和在沟槽段381之间的中间区383中延伸。例如，在形成分段栅极沟槽380之后，可以形成掩模以保护重掺杂的n

具有与屏蔽图案340相同的导电类型的屏蔽连接图案344设置在相应的栅极沟槽段381之间的中间区383中。特别地，如图3B中所示，例如，通过离子注入到中间区383的上部部分(相对于沟槽段381的底部)中，形成更重掺杂的(p

在图3A至图3C的示例功率MOSFET 300中，相邻的分段栅极沟槽380的相应的栅极沟槽段381沿着第二方向对准，并且屏蔽连接图案340在沟槽段381之间在第二方向上连续地延伸。即，一个分段栅极沟槽380的沟槽段381的相对端部387与相邻或邻近的分段栅极沟槽380的沟槽段381的相对端部387成一直线，并且屏蔽连接图案340在沟槽段381的相对端部387之间的中间区383中连续地延伸。因此，屏蔽连接图案344提供在与器件300的上表面或顶部相邻处与屏蔽图案340的电连接。特别地，如图3A中所示，相应的源极接触部390设置在相邻的分段栅极沟槽380之间的屏蔽连接图案344上，并可以用于将屏蔽图案340电连接到电气地。

如图3C中所示，栅极沟槽段381的相对侧壁378中的每一个包括没有屏蔽图案340的部分。例如，可以通过保护(例如，掩蔽)侧壁378和/或通过形成具有基本上垂直轮廓的侧壁378而选择性地在沟槽段381的底部处而不在侧壁378上形成屏蔽图案340，以便避免在形成屏蔽图案340时离子注入到侧壁378中。

在相对侧壁378的部分处不存在屏蔽图案340使在栅极沟槽段381的两个侧壁378处而非仅在一个侧壁178处(如图1中所示)都能够实现(这里，n型)沟道区和传导(由图3C中的虚线箭头示出)。即，相应栅极沟槽段381的两个侧壁378都提供器件300的沟道区或导电面积的部分。另外，由于源极区360(和源极接触部390，如图3A中所示)设置在半导体层结构306的在分段栅极沟槽380之间的区域的里面和上面，因此沟道区或导电面积设置在紧邻的分段栅极沟槽380的两个侧壁378处而非在交替的栅极沟槽180(如图2中所示)的侧壁278处。因此，将屏蔽图案340限制在沟槽段381的底表面下方可以提供具有比分段栅极沟槽380的总沟槽面积的一半大(特别地，比总沟槽侧壁面积的大约50％大，比总沟槽侧壁面积的大约66％大，或比总沟槽侧壁面积的大约75％大)的导电面积(特别地，沟槽段381的侧壁378的导电面积)的功率器件300。换句话说，器件300的总沟槽面积或总体沟槽面积(并且特别地，总沟槽侧壁面积)的多于一半用作导电面积，这在其中总体沟槽侧壁面积的相当多的部分(例如，50％或更多)可以专用于阻断而非传导的一些常规沟槽功率半导体器件中可能是不能实现的。

还可以调整沟槽段和在沟槽段之间的中间区的长度，以增加导电面积。例如，如果沟槽段的长度与其间的连接器区的长度相同，则沟槽侧壁(与未分段的沟槽相比)的50％可以用于传导。在沟槽段长度是连接器长度的两倍的情况下，潜在(例如，未分段的)沟槽长度的66％可以用于传导。在一些实施例中，沟槽段可以足够长以有效地利用可能的侧壁区域的75％或更多。

栅极绝缘层382设置在每个沟槽段381的底表面和侧壁上，并且栅极电极(或“栅极”)384设置在栅极绝缘层382上，以填充相应的沟槽段381。如图3B和图3C中所示，栅极绝缘层382和栅极384被图示为在沟槽段381之外的区域中延伸，但本公开的实施例不限于此。相应沟道区的部分被限定在p阱370中与栅极绝缘层382相邻。

功率MOSFET 300还包括栅极接触部、漏极接触部和源极接触部。特别地，漏极接触部392设置在衬底310的下表面上。栅极接触部设置在每个栅极电极384上。例如，在一些实施例中，栅极电极384可以被图案化以提供其间的连接。另外，如图3A和图3C中所示，栅极电极连接器385设置在相应的栅极电极384上。栅极电极连接器385可以是或者可以包括可选的(一个或多个)连接器层，连接器层可以被图案化或者以其他方式被配置为连接相应的栅极电极384，例如，以改进传导。在一些实施例中，栅极电极连接器385可以由在下面的栅极电极384(例如，Si)上的诸如氮化物(例如，TiN、TaN、WN)或金属层(例如，用于形成硅化物)之类的高电导率层形成。栅极电极连接器385在相应的屏蔽连接图案344和其上的源极接触部390之间在第二方向上延伸。

源极接触部390形成在相应的屏蔽连接图案344上。在一些实施例中，源极接触部390形成在相应的屏蔽连接图案344的在第二方向上延伸超过中间区383并进入半导体层结构306的在相邻的分段栅极沟槽380之间的部分中的部分上，使得源极接触部390的面积可以更大。源极接触部390可以在器件300的上表面处提供通过相应的屏蔽连接图案344到屏蔽图案340的电连接。源极接触部390在一些实施例中可以是欧姆金属，并可以被配置为将屏蔽图案340电连接到电气地。

图4A、图4B和图4C图示了根据本公开的其他实施例的在沟槽垂直功率半导体器件的顶部区处提供到屏蔽图案的连接的分段沟槽布局。特别地，图4A是图示了包括具有分段沟槽的沟道区的栅极沟槽功率MOSFET 400的示例的平面图，图4B是沿着图4A的线B-B’(沿着与分段沟槽的纵向延伸方向平行的方向)截取的截面图，并且图4C是沿着图4A的线C-C’(沿着与分段沟槽的纵向延伸方向垂直的方向)截取的截面图。为了便于图示，栅极电极和栅极氧化物层在图4A中被示为透明的。

与功率MOSFET 300相比，功率MOSFET 400包括栅极沟槽段481，栅极沟槽段481在与分段栅极沟槽480的延伸方向垂直的方向上相对于相邻或邻近的分段栅极沟槽480的沟槽段481错开或偏移(而非对准)。器件400的这种偏移沟槽段布置将屏蔽连接图案444定位成更靠近沟槽段481的中心区域，这可以减小沟槽侧壁478处的电阻，以提供改进的高频性能。

如图4A、图4B和图4C中所示，功率MOSFET400包括有源区402和围绕有源区402的端接区(未示出)，被描绘为包括并联设置的多个单位单元408的单个功率半导体器件400。一个示例单位单元408由图4C中的虚线矩形示出。功率MOSFET 400可以包括比图4C的截面中示出的大致两个单位单元408更多的单位单元308，并且在单个晶片上可以生长多个功率MOSFET 400。

功率MOSFET 400包括重掺杂(n

多个分段栅极沟槽480在半导体层结构406中在第一方向或纵向方向(例如，图4A中的y方向)上彼此平行地延伸。如图4B中所示，分段栅极沟槽480中的每一个包括不连续且沿着第一方向彼此间隔开的相应的栅极沟槽段481，半导体层结构406的中间区483位于相应的栅极沟槽段481之间。即，沟槽段481沿着纵向方向延伸并具有在纵向方向上相对的相应端部487，其中中间区483位于相邻的沟槽段481的端部487之间，如图4B中所示。沟槽段481还具有在纵向方向上延伸并在垂直于纵向方向的方向上相对的侧壁478，如图4C中所示。另外如图4C中所示，分段栅极沟槽480延伸通过中等掺杂的p型层和重掺杂的n

屏蔽图案440在沟槽段481下面和在沟槽段481之间的中间区483中在第一方向上延伸。例如，在形成分段栅极沟槽480之后，可以形成掩模以保护重掺杂的n

具有与屏蔽图案440相同的导电类型的屏蔽连接图案444设置在相应的栅极沟槽段481之间的中间区483中。特别地，如图4B中所示，例如，通过离子注入到中间区483的上部部分中，形成更重掺杂(p

换句话说，由于沟槽段481在第二方向上相对于彼此错开或偏移，因此相应的屏蔽连接图案444从沟槽段481之间的中间区483延伸到相邻的接触部(特别地，延伸到源极接触部490)，并且因此，屏蔽连接图案444是不连续的段(而非屏蔽连接图案344的连续“条带”)。因此，屏蔽连接图案444提供与器件400的上表面或顶部相邻处到屏蔽图案440的电连接。特别地，如图4A中所示，相应的源极接触部490设置在相邻的分段栅极沟槽480之间的屏蔽连接图案444上，并可以用于将屏蔽图案440电连接到电气地。图4A还图示了器件400不仅在沟槽段481的相对端部487处而且还在每个沟槽段481的中心部分的相邻处包括屏蔽连接图案444。因此，器件400对每个沟道区(如在沟槽段481的相对侧壁478处限定的)包括比器件300更多的连接图案444。每个沟道区的附加的屏蔽连接图案444的存在可以使器件400能够实现更低电阻的传导。特别地，在沟槽段481的中心区域的相邻处提供附加的屏蔽连接图案444可以减小电阻，并因此改进沟槽侧壁478处的传导，特别是在较高频应用中。

图4C图示了与栅极沟槽段481的侧壁478相邻的屏蔽连接图案444。另外，栅极沟槽段481的相对侧壁478中的每一个包括没有屏蔽图案440的部分。例如，可以通过保护(例如，掩蔽)侧壁478和/或通过形成具有基本上垂直轮廓的侧壁478而选择性地在沟槽段481的底部处而不在侧壁478上形成屏蔽图案440(以便避免在形成屏蔽图案340时离子注入到侧壁378中)，类似于侧壁478。

在相对侧壁478的部分处不存在屏蔽图案440使在栅极沟槽段481的两个侧壁478处都能够实现沟道区和传导(由图4C中的虚线箭头示出)，使得两个侧壁478提供器件400的沟道区或传导沟道区域的部分。另外，由于源极区460(和源极接触部490，如图4A中所示)设置在半导体层结构406的在分段栅极沟槽480之间的区域的里面和上面，因此传导沟道区或区域设置在紧邻的分段栅极沟槽480的两个侧壁478处。类似于对图3A的讨论，将屏蔽图案440限制在沟槽段481的底表面下方可以提供具有比分段栅极沟槽480的总沟槽面积(特别地，总沟槽侧壁面积)的一半大的导电面积(特别地，沟槽段481的侧壁处的导电面积)的沟槽垂直功率半导体器件400。

栅极绝缘层482设置在每个沟槽段481的底表面和侧壁上，并且栅极484设置在栅极绝缘层482上，以填充相应的沟槽段481。相应沟道区的部分被限定在p阱470中与栅极绝缘层482相邻。

功率MOSFET 400还包括栅极接触部、漏极接触部和源极接触部。特别地，漏极接触部492设置在衬底410的下表面上。栅极接触部设置在每个栅极电极484上，例如作为相应的栅极电极484上的栅极电极连接器485。栅极电极连接器485在相应的屏蔽连接图案444之间并且更特别地在屏蔽连接图案444上的源极接触部490之间在第二方向上延伸。源极接触部490形成在相应的屏蔽连接图案444的在第二方向上延伸超过中间区483并进入半导体层结构406的在相邻的分段栅极沟槽480之间的部分中的部分上。源极接触部490可以在器件400的上表面处提供通过相应的屏蔽连接图案444到屏蔽图案440的电连接，并可以是欧姆金属和/或被配置为将屏蔽图案440电连接到电气地。

虽然参考在其下方具有屏蔽图案并且在其间具有特定导电类型的屏蔽连接图案的沟槽段的特定布置在图3A至图3C和图4A至图4C中进行了描述和图示，但将理解，本公开的实施例不限于这些示例并可以变化。例如，栅极电极连接器385和485被图示为分别沿着图3A和图4A中的第一方向存在于每个相邻的源极接触部390和490之间，但在一些实施例中，栅极电极连接器385和/或485可以位于每个其他源极接触部(或每个第三源极接触部等)之间。同样地，栅极电极连接器385和485可以错开，以使得能够有更大面积的源极/欧姆接触。类似地，屏蔽连接图案344和444被图示为分别沿着图3A和图4A中的第一方向存在于每个沟槽段381和481之间，但在一些实施例中，屏蔽连接图案344和/或444可以布置在每个其他沟槽段(或每个第三沟槽段等)之间。

另外，虽然在图4A中被图示为在紧邻的分段栅极沟槽480之间偏移或错开(每个分段沟槽480的沟槽段481偏移达沟槽段481在y方向上的长度的一半)，但沟槽段481可以相对于每两个分段沟槽480(例如，每个分段沟槽480的沟槽段481偏移达沟槽段481在y方向上的长度的三分之一)、每三个分段沟槽480(例如，每个分段沟槽480的沟槽段481偏移达沟槽段481在y方向上的长度的四分之一)等偏移或错开。

更一般地，屏蔽连接图案和/或栅极电极连接器的周期性(例如，沿着y方向)和/或相邻的分段沟槽的沟槽段的错开或偏移的周期性(例如，沿着x方向)可以相对于图3A和图4A中示出的示例根据本公开的实施例变化。

图5A和图5B分别是根据本公开的其他实施例的沿着相对于沟槽垂直功率半导体器件500的分段栅极沟槽580的纵向延伸方向的平行方向和垂直方向的截面图。在器件500中，分段沟槽580的沟槽段581沿着第一纵向方向的相应长度可以变化，以提供每个单位单元508更少、更长的沟槽段581(每个沟槽段581或单位长度具有更大的传导沟道区域578)和/或在沟槽段581之间的中间区583中更少的屏蔽连接图案544。相反地，沟槽段581沿着第一纵向方向的相应长度可以变化，以提供更大数量的更短沟槽段(每个沟槽段或单位长度具有更小的传导沟道区域)和/或在沟槽段之间的中间区中更多的屏蔽连接图案。

图6A和图6B分别是根据本公开的其他实施例的沿着相对于沟槽垂直功率半导体器件600的分段栅极沟槽680的纵向延伸方向的平行方向和垂直方向的截面图。在器件600中，分段沟槽680沿着第二方向(垂直于沟槽680的纵向延伸方向)的相应宽度可以变化，以提供每个单位单元608更宽的沟槽段681和/或在分段沟槽680之间的半导体层结构上更窄的源极接触部390。相反地，分段沟槽680沿着第二垂直方向的相应宽度可以变化，以提供更窄的沟槽段和/或在分段沟槽之间更宽的源极接触部。

下面，将参考图7至图9描述根据本公开的实施例的制造沟槽功率半导体器件的方法，该沟槽功率半导体器件包括在相应的沟槽段之间具有半导体层结构的中间区的分段沟槽、深的屏蔽图案以及屏蔽连接图案。特别地，图7A至图7H图示了制造栅极沟槽功率MOSFET700的方法，其中，图7A、图7C、图7E和图7G是沿着与分段沟槽的纵向延伸方向平行的方向的截面图，而图7B、图7D、图7F和图7H是沿着与分段沟槽的纵向延伸方向垂直的方向的截面图。图8A至图8H图示了制造栅极沟槽功率MOSFET 800的其他方法，其中，图8A、图8C、图8E和图8G是沿着与分段沟槽的纵向延伸方向平行的方向的截面图，而图8B、图8D、图8F和图8H是沿着与分段沟槽的纵向延伸方向垂直的方向的截面图。图9是图示了根据本公开的实施例的用于制造栅极沟槽功率半导体器件的操作的流程图，并在下面参考形成MOSFET 700和800进行描述。

现在参照图9，在框900处，形成宽带隙半导体层结构。半导体层结构可以包括衬底和通过外延生长在衬底上生长的多个半导体层。半导体层结构可以包括具有第一导电类型的漂移区。半导体层结构还可以包括在漂移区上的具有第二导电类型的阱区。

例如，如图7A至图7B和图8A至图8B中所示，提供了包括有源区302(仅示出有源区302)的重掺杂(n

在框910处，在半导体层结构的上表面中形成分段栅极沟槽。分段栅极沟槽在第一方向上延伸，并在与第一方向垂直的第二方向上彼此间隔开。每个分段栅极沟槽包括在第一方向上彼此间隔开的多个栅极沟槽段，其中半导体层结构的中间区在相应的栅极沟槽段之间。相应的栅极沟槽段包括在第一方向上延伸的相对侧壁以及在相对侧壁之间的底表面或底部。

例如，仍参照图7A至图7B和图8A至图8B，通过蚀刻到半导体层结构306的上表面中，分别形成分段栅极沟槽380和880。分段栅极沟槽380和880各自可以在第一纵向方向上平行延伸，并可以在与第一方向垂直的第二方向上彼此间隔开。分段栅极沟槽380和880可以延伸通过中等掺杂的p型碳化硅层，以限定多个p阱370。分段栅极沟槽380、880各自包括沿着纵向延伸方向彼此间隔开的相应的栅极沟槽段381、881，其中半导体层结构的中间区383、883在沟槽段381、881之间。在图7A中，沟槽段381形成有相对于其底表面基本上竖直或垂直的端部，从而沿着纵向延伸方向限定U形截面。在图8A中，沟槽段881形成有相对于其底表面倾斜或歪斜的端部。

再次参照图9，在半导体层结构中形成分段栅极沟槽之后，在框920处，选择性地在相应的沟槽段的底部或底表面中以及在半导体层结构的在沟槽段之间的中间区中但不在相应的沟槽段的相对侧壁中形成具有与第一导电类型相反的第二导电类型的屏蔽图案。特别地，可以使用离子注入工艺以沿着分段沟槽的纵向延伸方向将掺杂物离子注入到每个沟槽段的底表面和相对端表面中而没有在垂直于纵向方向的方向上将离子注入到每个沟槽段的相对侧壁中来形成屏蔽图案。由于相应的沟槽段的相对侧壁没有被注入，因此在每个沟槽段的两个侧部上都提供了器件的沟道区。

例如，如图7C中所示，为了确保注入的屏蔽图案在沟槽段381之间的中间区383(在本文中也称为顶部连接区)中连接，可以执行成角度的离子注入步骤，以在相应的栅极沟槽段381下面和中间区383中形成重掺杂的p型的深的屏蔽图案340。特别地，第一成角度注入786可以沿着纵向方向将p型掺杂物离子注入到沟槽段381的第一侧壁和底表面中，并且第二成角度注入788可以沿着纵向方向将p型掺杂物离子注入到沟槽段381的第二侧壁和底表面中。离子注入786、788可以使用对称的相对成角度的注入(例如，取决于沟槽段间距和深度，在±5至45度、±10至30度或±15至25度的范围内)，以2个角度中的每个角度各进行注入的一半。由于掺杂物离子沿着纵向方向被注入到每个栅极沟槽段381的端部中以及其间的中间区383中，因此深的屏蔽图案在沟槽段381下方和之间在纵向方向上连续地延伸。

在其他实施例中，在框920处，可以执行垂直(而非成角度的)离子注入步骤，以形成上述屏蔽图案。例如，如图8C中所示，为了确保注入的屏蔽图案340在沟槽段881之间的中间区883中连接，沟槽段881的一个或两个端部可以是倾斜或歪斜的，并且可以使用基本上垂直的离子注入工艺886(例如，相对于结构306的表面，以小于约2度、小于约1度或小于约0.5度的角度)来形成在相应的栅极沟槽段881下面和中间区883中的重掺杂的p型的深的屏蔽图案340。由于倾斜的角度(例如，取决于沟槽段间距和深度，在±5度至45度的范围内)，沟槽段881的一个或两个端部可以被注入以在不使用成角度的离子注入的情况下形成屏蔽图案340。即，为了在垂直离子注入886的情况下确保注入的深的p型的屏蔽图案340沿着分段沟槽880的纵向方向连续地延伸并进入段之间的中间区883中，可以控制图8A至图8B中的蚀刻工艺，以使沟槽段881的端部(进而其间的中间区883的周边)成角度，使得注入886可以垂直于半导体层结构306的表面。

参照图7D和图8D，执行框920处的注入工艺，使得沟槽段381的相对侧壁378的部分(即，在深的p型的屏蔽图案340上方但在p阱370下方的部分)被保持为n型以提供传导，即，使得沟槽段381的两个侧壁378都提供器件700、800的沟道区或导电面积的部分。为了确保沟槽段381的相对侧壁378的在深的p型的屏蔽图案340上方但在p阱370下方的部分不受p型注入的影响，侧壁378可以被牺牲掩模层(其可以在注入之后被蚀刻掉)覆盖，和/或侧壁378可以被形成为几乎垂直。在侧壁被掩蔽的实施例中，侧壁378的一些材料可以在去除掩模之后按需要被蚀刻掉。在依赖于侧壁378的垂直度以避免注入的实施例中，成角度注入786、788可以是沿着纵向方向定向的，使得注入786、788没有沿着垂直于纵向方向的方向成角度。如此，每个沟槽段381的两个相对侧壁378的部分没有屏蔽图案340。

在图7C至图7D和图8C至图8D中，掺杂物离子被注入到可以为约0.5至约4微米深、约1至约3.5微米深或约2至约3微米深的每个栅极沟槽段381、881的底表面中，进入半导体层结构306中。可以控制注入条件，使得深的屏蔽图案340可以被容易地注入到所期望的深度，并且通常可以使用相对低的离子注入能量进行注入。这可以减少对半导体层结构306的晶格结构的损害，并可以在深的屏蔽图案340中提供更精确和均匀的掺杂浓度。

再次参照图9，在相应的沟槽段下面和其间的中间区中形成屏蔽图案之后，在框925处，选择性地在半导体层结构的在沟槽段之间的中间区中形成具有第二导电类型的相应的屏蔽连接图案。屏蔽连接图案可以沿着半导体层结构的上部部分在第二方向(例如，垂直于分段沟槽的纵向延伸方向)上连续地(例如，在相邻沟槽的沟槽段对准的实施例中，如图3A中所示)或不连续地(例如，在相邻沟槽的沟槽段偏移的实施例中，如图4A中所示)延伸，从而使得能够在器件顶部处实现到在沟槽段下方的深的屏蔽图案的电连接。

例如，可以使用离子注入工艺789、889以将p型掺杂物离子注入到半导体层结构的上部部分处的中间区383、883中来形成重掺杂(p

参照图9，在框930处，在分段沟槽中可以形成栅极绝缘层和栅极电极。例如，如图7G至图7H和图8G至图8H中所示，在每个栅极沟槽段381、881的底表面和侧壁上形成诸如氧化硅层之类的栅极绝缘层382。在每个栅极绝缘层382上形成栅极电极384。每个栅极电极384可以填充其相应的栅极沟槽段381、881的其余部分。栅极绝缘层382和栅极384被图示为在沟槽段381、881之外的区域中延伸，但本公开的实施例不限于此。在框940处，在阱区上可以形成具有第一导电类型的源极区。例如，通过离子注入到半导体层结构306的上部部分中，可以在每个沟槽段381、881的相对侧壁378处的p阱370上形成n型源极区360。

在框950处，可以在半导体层结构的顶表面和底表面上形成接触部。例如，如图7G至图7H和图8G至图8H中所示，在衬底310的下表面上可以形成漏极接触部392。在栅极电极384上，形成垂直于纵向延伸方向延伸的栅极电极连接器385作为栅极接触部。在中间区383、883中的重掺杂n型源极区360上和重掺杂p型屏蔽连接图案344上的半导体层结构的上部部分处，形成源极接触部390。源极接触部390可以通过相应的屏蔽连接图案344提供与屏蔽图案340的电连接。源极接触部390在一些实施例中可以是欧姆金属，并可以提供被配置为将屏蔽图案340电连接到电气地的公共源极。虽然在以上讨论中以一个示例顺序阐述了制造步骤，但应该理解，可以以不同的顺序执行制造步骤。例如，各种蚀刻和离子注入步骤的顺序可以相对于以上描述有改变。

依据本公开的实施例，诸如功率MOSFET或功率IGBT之类的沟槽宽带隙功率半导体器件被设置为具有在分段栅极沟槽下面延伸并延伸到半导体层结构的上表面以供器件顶部处的接触或连接的深屏蔽半导体区或图案。特别地，分段栅极沟槽包括多个间隔开的栅极沟槽段，其中屏蔽图案在栅极沟槽段下方延伸并在与器件的顶表面相邻处进入栅极沟槽段之间的中间区中。屏蔽图案可以沿着纵向方向形成在每个栅极沟槽段的下方及其相对端部中，但可以不形成在垂直于纵向方向的方向上的栅极沟槽段的相对侧壁上。因此，在每个栅极沟槽段的两个侧壁处都可以提供沟道区，从而增加沟槽侧壁处的可用导电面积。屏蔽连接图案可以形成在栅极沟槽段之间的中间区中的屏蔽图案上，以在器件的顶部处提供与屏蔽图案的电接触。

将理解，本文公开的不同实施例的特征可以以任何方式被组合，以提供许多额外的实施例。例如，本文描述的任何MOSFET实施例的特征可以被结合到SiC或诸如Si之类的其他半导体材料上制造的IGBT实施例中。因此，应该理解，本发明构思的各种特征在本文中相对于具体示例进行描述，但这些特征可以被添加到其他实施例和/或用于取代其他实施例的示例特征，以提供许多额外的实施例。因此，本发明应该被理解为涵盖这些不同的组合。

虽然以上相对于功率MOSFET实现方式描述了本发明，但应该理解，本文中描述的技术同样很好地适用于具有栅极沟槽的其他类似的垂直功率半导体器件。因此，本发明的实施例不限于MOSFET，并且本文公开的技术可以用于IGBT或任何其他合适的栅极沟槽器件。

在以上的描述中，每个示例实施例具有特定的导电类型。将理解，在以上实施例中的每一个中，可以通过简单地颠倒n型和p型层的导电性来形成相反导电类型的器件。因此，应该理解，本发明针对每个不同的器件结构(例如，MOSFET、IGBT等)覆盖了n沟道器件和p沟道器件二者。

以上主要相对于基于碳化硅的功率半导体器件讨论了本发明。然而，将理解，本文使用碳化硅作为示例，并且本文讨论的器件可以在任何合适的宽带隙半导体材料系统中形成。作为示例，在上述实施例中的任一个中，可以使用基于氮化镓的半导体材料(例如，氮化镓、氮化铝镓等)来代替碳化硅。

还应该理解，本文中描述的不同实施例的不同特征可以被组合，以提供额外的实施例。例如，以上相对于一个实施例讨论了结端接延伸部可以用来取代保护环。这在本文公开的每个实施例中都是正确的。实施例中的任一个还可以包括包含较低掺杂沟道区的具有变化掺杂物浓度的阱区。

以上已参照其中示出本发明实施例的附图描述了本发明的实施例。然而，将理解，本发明可以按许多不同的形式实施并不应该被理解为限于以上阐述的实施例。相反，提供这些实施方式，使得本公开将是彻底和完全的，并且将把本发明的范围充分传达给本领域的技术人员。类似的标号始终是指类似的元件。

将理解，尽管在整个本说明书中使用术语第一、第二等来描述各种元件，但这些元件不应该受这些术语限制。这些术语只是用于将一个元件与另一个元件区分开。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而没有脱离本发明的范围。术语“和/或”包括相关联的所列项中的一个或多个的任何和全部组合。

本文使用的术语只是出于描述特定实施例的目的，并且不旨在是限制本发明。如本文中使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外清楚指示。还将理解，术语“包括”、“包括了”、“包含”和/或“包含了”在本文中使用时，指明存在所述特征、整体、步骤、操作、元件和/或部件，而并不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组。

将理解，当诸如层、区或衬底之类的元件被称为“在”另一个元件“上”或者延伸“到”另一个元件“上”时，它可以直接在另一个元件上或者直接延伸到另一个元件上，或者也可以存在中间元件。相反，当元件被称为“直接在”另一个元件“上”或者“直接”延伸“到”另一个元件“上”时，不存在中间元件。还应该理解，当元件被称为“连接”或“耦合”到另一个元件时，它可以被直接连接或耦合到另一个元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。

在本文中可以使用诸如“下方”或“上方”或“上”或“下”或“顶部”或“底部”之类的相对术语来描述一个元件、层或区与另一个元件、层或区的关系，如图中图示的。应该理解，这些术语旨在除了图中描绘的方位之外还涵盖器件的不同方位。

本文参考截面图描述了本发明的实施例，截面图是本发明的理想化实施例(和中间结构)的示意性图示。为了清楚起见，附图中的层和区的厚度可以被夸大。另外，将预计由于例如制造技术和/或公差导致的图示形状的变化。还参考流程图描述了本发明的实施例。将理解，流程图中示出的步骤不需要按所示出的顺序执行。

参考其特征在于具有诸如n型或p型之类的导电类型的半导体层和/或区描述了本发明的一些实施例，导电类型是指层和/或区中的多数载流子浓度。因此，n型材料具有带负电电子的多数平衡浓度，而p型材料具有带正电空穴的多数平衡浓度。一些材料可以用“+”或“-”来命名(如在n

在附图和说明书中，已经公开了本发明的典型实施例，并且尽管采用了特定术语，但它们仅在一般性和描述性意义上使用，而不是出于限制的目的，在随附权利要求中阐述了本发明的范围。