集成电路芯片及其形成方法

技术领域

本发明的实施例涉及集成电路芯片及其形成方法。

背景技术

压电致动器和其他合适的压电器件可以响应于电信号创建物理运动。物理运动可用于控制各种机械系统和光学系统。例如，物理运动可用于控制可移动隔膜(membrane)的运动以创建扬声器。

发明内容

根据本发明的实施例的一个方面，提供了一种集成电路芯片，包括：衬底；压电器件，位于衬底上面；焊盘，位于压电器件上面；通孔，从焊盘延伸到压电器件；以及阻挡层，位于焊盘上面；其中，阻挡层被配置为阻止氢离子从阻挡层上方通过阻挡层扩散到压电器件。

根据本发明的实施例的另一个方面，提供了一种集成电路芯片，包括：衬底；压电结构，位于衬底上方，其中，压电结构包括底部电极、位于底部电极上面的压电层和位于压电层上面的顶部电极；第一氢阻挡层，位于压电结构上面；焊盘，具有第一端部和第二端部，其中，第一端部位于第一氢阻挡层和压电结构上面并且电耦合到顶部电极或底部电极，并且其中，第二端部与压电结构齐平；以及第二氢阻挡层，位于焊盘和压电结构上面。

根据本发明的实施例的又一个方面，提供了一种形成集成电路的方法，包括：在衬底上方形成压电结构，压电结构包括第一电极、位于第一电极上面的压电层和位于压电层上面的第二电极；沉积覆盖压电结构的电介质层；形成焊盘和通孔，其中，焊盘位于电介质层上面，并且其中，通孔从焊盘延伸穿过电介质层到压电结构；沉积覆盖焊盘和压电结构的阻挡层；以及在沉积阻挡层之后执行半导体制造工艺，其中，半导体制造工艺将阻挡层暴露于离子，并且其中，阻挡层阻止离子穿过阻挡层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1图示了集成电路(IC)芯片的一些实施例的截面图，在IC中阻挡层覆盖压电器件的焊盘。

图2图示了图1的IC芯片的一些实施例的放大截面图，在IC中压电器件围绕隔膜。

图3图示了图2的IC芯片的一些实施例的俯视布局图。

图4A和图4B图示了图3的IC芯片的一些替代实施例的俯视布局图。

图5A-图5G图示了图2的IC芯片的一些替代实施例的截面图。

图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B图示了形成IC芯片的方法的一些实施例的一系列视图，在IC中阻挡层覆盖压电器件的焊盘。

图21图示了图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B的方法的一些实施例的框图。

图22图示了图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B的方法的一些第一替代实施例的截面图。

图23-图25图示了图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B的方法的一些第二替代实施例的一系列截面图。

图26和图27图示了图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B的方法的一些第三替代实施例的一系列截面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

压电致动器或一些其他合适的压电器件可以包括底部电极、位于底部电极上面的压电层和位于压电层上面的顶部电极。顶部电极焊盘位于顶部电极上面并且通过从顶部电极焊盘延伸到顶部电极的顶部电极通孔电耦合到顶部电极。底部电极焊盘位于底部电极上面并且通过从底部电极焊盘延伸到底部电极的底部电极通孔电耦合到底部电极。

压电器件面临的挑战是在形成压电层之后可以采用含氢离子工艺。此外，顶部电极电极和底部电极通孔可以为来自含氢离子工艺的氢离子提供扩散路径以扩散到压电层。扩散到压电层的氢离子可能在压电层中积累并引起压电层的分层和损坏，由此压电器件可能故障。

本公开的各种实施例涉及一种集成电路(IC)芯片，其中焊盘阻挡层覆盖压电器件的焊盘。焊盘阻挡层被配置为阻止氢离子和/或其他错误材料扩散到压电层。在没有焊盘阻挡层的情况下，在形成焊盘之后执行的含氢离子工艺中的氢离子可以沿着从焊盘延伸到压电器件的通孔扩散到压电层。通过阻止氢离子和/或其他错误材料扩散到压电器件，焊盘阻挡层可以防止压电层的分层和损坏。因此，焊盘阻挡层可以防止压电器件的故障。

参考图1，提供了IC芯片的一些实施例的截面图100，其中焊盘阻挡层102覆盖压电器件106的焊盘104。压电器件106位于在衬底108上面并且通过衬底电介质层110与衬底108分离。此外，压电器件106包括底部电极112、位于底部电极112上面的压电层114和位于压电层114上面的顶部电极116。在一些实施例中，压电器件106是致动器，但其他合适类型的压电器件是可以接受的。在一些实施例中，压电器件106也可以称为金属-压电-金属(MPM)结构和/或压电结构。

器件阻挡层118和器件电介质层120位于压电器件106上面并且堆叠在压电器件106和焊盘104之间。器件阻挡层118将器件电介质层120与压电器件106分离并且是被配置为阻止氢离子和/或其他合适的错误材料从器件阻挡层118上方扩散到压电层114。在一些实施例中，器件阻挡层118可以被视为氢阻挡层。

焊盘104位于器件阻挡层118上面并且包括第一端部104

焊盘阻挡层102覆盖焊盘104，并且钝化层124覆盖焊盘阻挡层102和器件电介质层120。此外，焊盘开口126延伸穿过焊盘阻挡层102和钝化层124以暴露焊盘104的第二端部104

扩散到压电层114的氢离子可以在压电层114中积累并且引起压电层114的分层和损坏，由此压电器件106可能故障。因此，通过阻止氢离子扩散到压电层114，焊盘阻挡层102和器件阻挡层118可以防止压电层114的分层和损坏。因此，焊盘阻挡层102和器件阻挡层118可以防止压电器件106的故障。

由于焊盘开口126延伸穿过焊盘阻挡层102，氢离子和/或其他错误材料可以延伸穿过焊盘阻挡层102。然而，由于焊盘开口126位于焊盘104的第二端部104

在一些实施例中，焊盘阻挡层102的厚度T

在一些实施例中，焊盘阻挡层102是结晶的和/或具有大于约2克/立方厘米(g/cm

在一些实施例中，焊盘阻挡层102是金属氧化物或一些其他合适的材料。例如，金属氧化物可以是或者包括氧化铝(例如Al

在一些实施例中，器件阻挡层118是与焊盘阻挡层102相同的材料。在其他实施例中，器件阻挡层118是与焊盘阻挡层102不同的材料。在一些实施例中，器件阻挡层118是结晶的和/或具有大于约2g/cm

在一些实施例中，衬底108是硅或一些其他合适类型的半导体材料的体衬底。在其他实施例中，衬底108是绝缘体上半导体(SOI)衬底或一些其他合适类型的半导体衬底。就衬底108是SOI衬底而言，SOI衬底的半导体材料可以是硅或一些其他合适类型的半导体材料。

在一些实施例中，衬底电介质层110是或包括氧化硅和/或一些其他合适的电介质。在一些实施例中，器件电介质层120是或包括氧化硅和/或一些其他合适的电介质。在一些实施例中，衬底电介质层110和器件电介质层120是或包括相同的材料。在其他实施例中，衬底电介质层110和器件电介质层是或包括不同的材料。在一些实施例中，钝化层124是或包括氮化硅和/或一些其他合适的电介质。

在一些实施例中，氢离子通过和/或在焊盘阻挡层102中的扩散速率小于：1)氢离子通过和/或在衬底电介质层110中的扩散速率；2)氢离子通过和/或在器件电介质层120中的扩散速率；3)氢离子通过和/或在焊盘104中的扩散速率；4)氢离子通过和/或在钝化层124中的扩散速率；或5)前述的任何组合。类似地，在一些实施例中，氢离子通过和/或在器件阻挡层118中的扩散速率小于：1)氢离子通过和/或在衬底电介质层110中的扩散速率；2)氢离子通过和/或在器件电介质层120中的扩散速率；3)氢离子通过和/或在焊盘104中的扩散速率；4)氢离子通过和/或在钝化层124中的扩散速率；或5)前述的任何组合。焊盘阻挡层102和/或器件阻挡层118的速率可以例如为零或接近于零。

在一些实施例中，压电层114是或包括锆钛酸铅(例如PZT)和/或一些其他合适的压电材料。在一些实施例中，底部电极112是或包括氧化钛、铂、一些其他合适的金属或导电材料，或前述的任何组合。在一些实施例中，顶部电极116是或包括氧化钛、铂、一些其他合适的金属或导电材料，或前述的任何组合。在一些实施例中，底部电极112和顶部电极116是或包括相同的材料。在其他实施例中，底部电极112和顶部电极116是或包括不同的材料。

在一些实施例中，焊盘104是或包括铜、铝铜、铝、一些其他合适的金属或导电材料，或前述的任何组合。在一些实施例中，器件阻挡层118被配置为阻止焊盘104的材料从焊盘104扩散到压电器件106。这样的材料可以例如是或包括铜和/或一些其他合适的材料。

在一些实施例中，虽然未示出，但是在焊盘开口126中形成凸块结构、引线接合结构或一些其他合适类型的导电结构，以将焊盘104并因此将压电器件106电耦合到另外的IC芯片、印刷电路板(PCB)、中介层结构或一些其他合适的结构。

参考图2，提供了图1的IC芯片的一些实施例的放大截面图200，其中压电器件106围绕隔膜202。在从顶部电极116到底部电极112施加电压时，压电器件106振动，从而使隔膜202在声开口204内移动。因此，隔膜202和压电器件106共同形成压电扬声器或一些其他合适的结构。

焊盘104的对和通孔122的对电耦合到压电器件106。焊盘104的对包括顶部电极焊盘104t和底部电极焊盘104b，并且通孔122的对包括顶部电极通孔122t和底部电极通孔122b。顶部电极焊盘104t和顶部电极通孔122t对应于图1所示和描述的焊盘104和通孔122。底部电极焊盘104b和底部电极通孔122b位于声开口204的与顶部电极焊盘104t和顶部电极通孔122t的相对侧。此外，底部电极通孔122b从底部电极焊盘104b延伸到底部电极112。

焊盘阻挡层102覆盖两个焊盘104并且包括顶部电极阻挡部段102t和底部电极阻挡部段102b。顶部电极阻挡部段102t覆盖顶部电极焊盘104t，而底部电极阻挡部段102b覆盖底部电极焊盘104b。

通过覆盖焊盘104，焊盘阻挡层102防止氢离子和/或其他错误粒子从顶部电极焊盘104t和底部电极焊盘104b上方扩散到压电器件106。在没有焊盘阻挡层102的情况下，在形成顶部电极焊盘104t和底部电极焊盘104b之后执行的含氢半导体制造工艺中的氢离子可以沿着顶部电极通孔122t和/或沿着底部电极通孔122b扩散到压电层114。这可能引起压电层114的分层和损坏，从而压电器件106可能故障。因此，通过阻止氢离子扩散到压电层114，焊盘阻挡层102可以防止压电器件106的故障。

焊盘开口126的对分别在与压电器件106横向偏移的位置处分别暴露焊盘104，由此从焊盘开口126到压电层114的扩散路径可能很长。由于扩散路径可能很长，氢离子和/或其他错误材料从焊盘开口126扩散到压电层114的可能性可能很低。

衬底108是SOI衬底并且包括下半导体层108l、位于下半导体层108l上面的绝缘体层108i和位于绝缘体层108i上面的上半导体层108u。在一些实施例中，绝缘层108i是或包括氧化硅和/或一些其他合适的电介质。在一些实施例中，下半导体层108l和上半导体层108u是或包括硅和/或一些其他合适的半导体。

隔膜202对应于上半导体层108u的部分，并连接到图2的截面图200外部的上半导体层108u的其余部分。此外，如上所述，隔膜202响应于来自压电器件106的振动而在声开口204中移动。因此，压电器件106也可以被视为压电致动器或一些其他合适类型的压电器件，并且压电器件106和隔膜202可以共同形成压电扬声器。

声开口204延伸穿过衬底108、衬底电介质层110、器件电介质层120和钝化层124。此外，衬底108、衬底电介质层110、器件电介质层120和钝化层124形成在声开口204中的公共侧壁。在替代实施例中，器件电介质层120和/或钝化层124不形成公共侧壁，和/或器件阻挡层118进一步形成公共侧壁。

参考图3，提供了图2的IC芯片的一些实施例的俯视布局图300。例如，图2的截面图200可以沿着线A截取，并且图2的截面图200中所示的IC芯片的部分可以例如对应于线A的实线部分。

隔膜202具有圆形顶部几何形状，并且声开口204具有六个狭缝形部段。狭缝形部段延伸穿过隔膜202(见图2的截面图200)并且周向围绕隔膜202分别以0度、60度、120度、180度、240度和300度均匀地间隔开。在其他实施例中，狭缝形部段可以周向围绕隔膜202不均匀地间隔开。此外，在其他实施例中，声开口204具有更多或更少的狭缝形部段。例如，声开口204可以具有8、12或一些其他合适数量的狭缝形部段。

压电器件106(其组成部分以虚线显示)具有在隔膜202周围的闭合路径中延伸的环形顶部几何形状。在替代实施例中，压电器件106具有一些其他合适的顶部几何形状。此外，顶部电极焊盘104t和底部电极焊盘104b(均以虚线示出)分别从顶部电极通孔122t和底部电极通孔122b延伸到与压电器件106横向偏移的位置。

焊盘阻挡层102的顶部电极和底部电极阻挡部段102t、102b(统称为阻挡部段102t、102b)单独对应于顶部电极焊盘104t和底部电极焊盘104b并且分别与顶部电极焊盘104t和底部电极焊盘104b重叠。此外，阻挡部段102t、102b具有分别与顶部电极焊盘104t和底部电极焊盘104b的顶部几何形状匹配的顶部几何形状。例如，阻挡部段102t、102b以及顶部电极焊盘104t和底部电极焊盘104b可以具有L形顶部几何形状或其他合适的顶部几何形状。在替代实施例中，阻挡部段102t、102b具有与顶部电极焊盘104t和底部电极焊盘104b的顶部几何形状不同的顶部几何形状。

虽然声开口204被图示为具有围绕隔膜202周向隔开的六个狭缝形部段，但更多或更少的狭缝形部段是可以接受的。例如，参考图参考图4A和图4B，提供了图3的IC芯片的一些替代实施例的俯视布局图400A、400B，其中狭缝形部段的数量是变化的。在图4A中，声开口204具有八个狭缝形部段。在图4B中，声开口204具有十二个狭缝形部段。

参考图5A-图5G，提供了图2的IC芯片的一些替代实施例的截面图500A-500G。

在图5A中，钝化层124位于隔膜202的侧壁和隔膜202的顶表面上。此外，钝化层124衬垫由上半导体层108u、衬底电介质层110和器件电介质层120形成的公共侧壁。这可以改变隔膜202的刚度，由此在使用由隔膜202和压电器件106共同形成的压电扬声器期间，隔膜202可以不同地振动。

在图5B中，钝化层124和焊盘阻挡层102均位于隔膜202的侧壁和隔膜202的顶面上。此外，钝化层124和焊盘阻挡层102均衬垫由上半导体层108u、衬底电介质层110和器件电介质层120形成的公共侧壁。这可以改变隔膜202的刚性，由此在使用由隔膜202和压电器件106共同形成的压电扬声器期间，隔膜202可以不同地振动。在一些实施例中，焊盘阻挡层102的顶部电极和底部电极阻挡部段102t、102b在图5B的截面图500B的外部连接。

在图5C中，顶部电极116和压电层114形成共同侧壁并且共享小于底部电极112的宽度的公共宽度。

在图5D中，底部和顶部电极112、116以及压电层114形成公共侧壁并共享公共宽度。此外，吸气层502将压电器件106与衬底电介质层110分离并且具有比公共宽度更大的宽度。吸气层502被配置为吸收氢离子和/或其他错误材料，由此吸气层502可以防止氢离子和/或其他错误材料扩散到压电层114并且在压电层114中积累。如上所述，氢离子在压电层114中积累可能引起压电层114的分层和损坏，由此压电器件106可能故障。因此，通过吸收氢离子，吸气层502可以防止器件故障。

在一些实施例中，衬底电介质层110包含氢离子，氢离子被吸气层502吸收以防止氢离子扩散到压电层114。例如，在其中衬底电介质层110是原硅酸四乙酯(TEOS)氧化硅(例如TEOS-SiO

在图5E中，底部电极112和吸气层502共享第一公共宽度并形成第一公共侧壁。此外，压电层114和顶部电极116共享小于第一公共宽度的第二公共宽度并且形成从第一公共侧壁横向偏移的第二公共侧壁。

在图5F中，关于图5D描述的吸气层502将顶部电极116与器件阻挡层118分离，而不是将底部电极112与衬底电介质层110分离。此外，吸气层502与顶部电极116和压电层114形成公共侧壁并且与顶部电极116和压电层114共享公共宽度。

在图5G中，顶部电极吸气层502t位于顶部电极116的顶部，而底部电极吸气层502b位于底部电极112的下侧。底部电极吸气层502b和底部电极吸气层502b分别与关于图5E和图5F描述的它们的对应物一样。

参考图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B，提供了形成IC芯片的方法的一些实施例的一系列视图，其中阻挡层覆盖压电器件的焊盘。标有后缀“A”或没有后缀的图对应于截面图，标有后缀“B”的图对应于带有后缀“A”的类似编号图的俯视布局图。例如，标有后缀“A”的图的截面图可以是沿着相应的标有后缀“B”的图的俯视布局图中的线A或线B(存在的)截取的。根据图2和图3的实施例的形成IC芯片来说明方法。然而，方法可替代地用于形成根据其他合适的实施例的IC芯片。

如图6的截面图600所示，衬底电介质层110沉积在衬底108上方。衬底108是SOI衬底并且包括下半导体层108l、位于下半导体层108l上面的绝缘体层108i和位于绝缘层108i上面的上半导体层108u。在替代实施例中，衬底108是体半导体衬底或一些其他合适类型的半导体衬底。在一些实施例中，衬底电介质层110和绝缘层108i是相同的材料。在其他实施例中，衬底电介质层110和绝缘层108i是不同的材料。

同样由图6的截面图600示出，器件隔膜602沉积在衬底电介质层110上方，并且包括底部电极层112l、位于底部电极层112l上面的压电层114和位于压电层114上面的顶部电极层116l。在一些实施例中，底部电极层112l和顶部电极层116l是相同的材料。在其他实施例中，底部电极层112l和顶部电极层116l是不同的材料。

如图7A的截面图700A和图7B的俯视布局图700B所示，图案化器件隔膜602(例如见图6)以形成压电器件106，压电器件106具有环形的顶部几何形状(例如见图7B)并且在围绕中心区域702的闭合路径中延伸。在替代实施例中，压电器件106可以具有在围绕中心区域702的闭合路径中延伸的一些其他合适的顶部几何形状。压电器件106包括底部电极112、位于底部电极112上面的压电层114的图案化部分(以下更简单地称为压电层114)以及位于压电层114上面的顶部电极116。

底部电极112对应于底部电极层112l的图案化部分(例如见图6)，而顶部电极116对应于顶部电极层116l的图案化部分。压电层114具有比底部电极112更小的宽度，并且还具有从底部电极112的侧壁横向偏移的侧壁。顶部电极116具有比压电层114更小的宽度，并且还具有从压电层114的侧壁横向偏移的侧壁。

在一些实施例中，用于执行图案化的工艺不采用氢离子和/或其他可能扩散到压电层114并引起压电层114故障的错误材料。扩散到压电层114的氢离子可能在压电层114中积累并且引起压电层114的分层和损坏，由此压电器件106可能故障。

在一些实施例中，执行图案化的工艺包括：1)使用第一掩模对顶部电极层116l执行第一光刻/蚀刻工艺以形成顶部电极116；2)使用第二掩模对压电层114执行第二光刻/蚀刻工艺；3)使用第三掩模对底部电极层112l执行第三光刻/蚀刻工艺以形成底部电极112。在替代实施例中，执行用于图案化的一些其他合适的工艺。例如，可以使用共同的光刻/蚀刻工艺和共同的掩模一起图案化顶部电极层116l和压电层114，而可以使用不同的光刻/蚀刻工艺和不同的掩模图案化底部电极层112l。例如，可以使用共同的光刻/蚀刻工艺和共同的掩模一起图案化顶部电极层116l、压电层114和底部电极层112l。这两个替代示例使用较少的掩模，因此降低了制造成本。

如图8的截面图800所示，沉积位于压电器件106和衬底电介质层110上面的器件阻挡层118。器件阻挡层118被配置为阻止氢和/或其他合适的错误材料从器件阻挡层118上方扩散到压电层114。通过阻止错误材料(例如氢离子)扩散到压电层114，焊盘阻挡层102可以防止压电器件106的故障。

在一些实施例中，器件阻挡层118是金属氧化物或一些其他合适的材料。例如，金属氧化物可以是或包括氧化铝(例如Al

器件阻挡层118通过不将压电层114暴露于氢离子和/或其他合适的错误材料的工艺来沉积。例如，器件阻挡层118可以通过物理气相沉积(PVD)、原子层沉积(ALD)或一些其他合适的沉积工艺来沉积。

如图9A的截面图900A和图9B的俯视布局图900B所示，图案化器件阻挡层118以去除由压电器件106包围的器件阻挡层118的中心部分。此外，图案化去除围绕压电器件106的器件阻挡层118的外围部分。在图案化完成时，压电器件106保持由器件阻挡层118覆盖(例如完全覆盖)。例如，可以通过光刻/蚀刻工艺或通过一些其他合适的工艺来执行图案化。

如图10的截面图1000所示，沉积位于器件阻挡层118上面的器件电介质层120。例如，器件电介质层120可以是或包括TEOS氧化物和/或一些其他合适的电介质。在一些实施例中，通过将器件阻挡层118暴露于氢离子和/或其他错误材料的沉积工艺来沉积器件电介质层120。在这样的实施例中，器件阻挡层118阻止错误材料(例如氢离子)在压电层114中积累。如上所述，这例如可以防止压电器件106的故障。

如图11的截面图1100所示，图案化器件电介质层120和器件阻挡层118以形成通孔开口1102的对。通孔开口1102单独对应顶部电极116和底部电极112并且分别暴露顶部电极116和底部电极112。在一些实施例中，通过使用氢离子和/或可能扩散到压电层114并引起压电层114故障的其他错误材料的工艺来执行图案化。在一些实施例中，通过光刻/蚀刻工艺或通过一些其他合适的图案化工艺来执行图案化。

如图12A的截面图1200A和图12B的俯视布局图1200B所示，形成焊盘104的对和通孔122的对。焊盘104具有单独对应通孔开口1102(例如见图11)并且分别位于通孔开口1102上面的第一端部。此外，焊盘104具有远离第一端部并且从第一端部横向偏移的第二端部。通孔122单独对应通孔开口1102并且分别填充通孔开口1102。此外，通孔122分别从焊盘104分别延伸到顶部电极116和底部电极112。在一些实施例中，焊盘104和通孔122是公共层的部分。在其他实施例中，焊盘104是第一层的部分，而通孔122是与第一层不同的第二层的部分。

在一些实施例中，焊盘104和通孔122通过不采用氢离子和/或可能扩散到压电层114并引起压电层114故障的其他错误材料的工艺形成。在一些实施例中，用于形成焊盘104和通孔122的工艺包括：1)沉积覆盖器件电介质层120并且填充通孔开口1102的导电层；2)执行光刻/蚀刻工艺以将导电层图案化为焊盘104。在替代实施例中，执行一些其他合适的工艺以形成焊盘104和通孔122。

如图13的截面图1300所示，沉积覆盖焊盘104和器件电介质层120的焊盘阻挡层102。焊盘阻挡层102被配置为阻止氢离子和/或其他合适的错误材料从焊盘104上方扩散到压电器件106。

在没有焊盘阻挡层102的情况下，来自在形成焊盘104之后执行的含氢半导体制造工艺的氢离子可以沿着通孔122扩散到压电层114。如上所述，扩散到压电层114的氢离子可能会在压电层114中积累并引起压电层114的分层和损坏，由此压电器件106可能会故障。因此，通过阻止氢离子扩散到压电层114，器件阻挡层118可以防止压电层114的分层和损坏。这又可以防止压电器件106的故障。

通过不将焊盘104暴露于氢离子和/或其他合适的错误材料的工艺来沉积焊盘阻挡层102。例如，可以通过PVD、ALD或一些其他合适的沉积工艺来沉积焊盘阻挡层102。

在一些实施例中，焊盘阻挡层102的厚度T

在一些实施例中，焊盘阻挡层102是结晶的和/或具有大于约2g/cm

在一些实施例中，焊盘阻挡层102是与器件阻挡层118相同的材料。在其他实施例中，焊盘阻挡层102是与器件阻挡层118不同的材料。在一些实施例中，器件阻挡层118是结晶的和/或具有大于约2g/cm

如图14A的截面图1400A和图14B的俯视布局图1400B所示，对焊盘阻挡层102进行图案化以分割焊盘阻挡层102。底部电极阻挡部段102b位于焊盘104上面并在底部电极112处定位焊盘104，并且顶部电极阻挡部段102t位于焊盘104上面并在顶部电极116处定位焊盘104。在完成图案化时，焊盘104保持由焊盘阻挡层102覆盖(例如完全覆盖)。例如，可以通过光刻/蚀刻工艺或通过一些其他合适的工艺来执行图案化。

如图15A的截面图1500A和图15B的俯视布局图1500B所示，图案化器件和衬底电介质层120、110和上半导体层108u以在由压电器件106围绕的中心区域702处形成多个狭缝1502。狭缝1502位于绝缘体层108i上面，并且延伸穿过器件和衬底电介质层120、110和上半导体层108u到达绝缘体层108i。此外，狭缝1502围绕上半导体层108u的圆形区域周向地间隔开并且横向延伸到上半导体层108u的圆形区域中。圆形区域由压电器件包围(例如当自上而下观察时)并且在下文中称为隔膜202。

在一些实施例中，形成狭缝1502的工艺包括：1)在焊盘阻挡层102和器件电介质层120上方形成光刻胶掩模；2)在掩模就位的情况下对器件和衬底电介质层120、110和上半导体层108u执行干蚀刻；3)执行等离子灰化以去除光刻胶掩模。在替代实施例中，执行一些其他合适的工艺以形成狭缝1502。在一些实施例中，干蚀刻和/或等离子灰化将正在形成的IC芯片暴露于氢离子和/或其他错误材料。在这样的实施例中，焊盘阻挡层102和器件阻挡层118阻止错误材料(例如氢离子)扩散到压电层114以及在压电层114中积累。如上所述，例如这可以防止压电器件106的故障。

如图16的截面图1600所示，沉积覆盖焊盘阻挡层102、器件电介质层120和隔膜202并且进一步衬垫狭缝1502的钝化层124。在一些实施例中，沉积将正在形成的IC芯片暴露于氢离子和/或其他错误材料。在这样的实施例中，焊盘阻挡层102和器件阻挡层118阻止错误材料(例如氢离子)扩散到压电层114以及在压电层114中积累。

如图17A的截面图1700A和图17B的俯视布局图1700B所示，图案化钝化层124和焊盘阻挡层102以在远离通孔122的焊盘104的端部处形成焊盘开口126。此外，图案化从隔膜202和狭缝1502清除钝化层124。在替代实施例中，钝化层124持续存在于隔膜202和狭缝1502处(例如以形成根据图5A的实施例的IC芯片)。

在一些实施例中，用于执行图案化的工艺包括：1)在钝化层124上方形成光刻胶掩模；2)在掩模就位的情况下，对钝化层124和焊盘阻挡层102执行干蚀刻；3)执行等离子灰化以去除光刻胶掩模。在替代实施例中，执行一些其他合适的工艺以形成焊盘开口126。

在一些实施例中，干蚀刻和/或等离子灰化将正在形成的IC芯片暴露于氢离子和/或其他错误材料。因为焊盘开口126延伸穿过焊盘阻挡层102，氢离子和/或其他错误材料可能延伸穿过焊盘阻挡层102。然而，由于焊盘开口126位于远离通孔122的焊盘104的端部处，所以从焊盘开口126到压电层114的扩散路径可能很长。因此，氢离子和/或其他错误材料扩散到压电层114的可能性很低。

如图18的截面图1800所示，沉积牺牲层1802，牺牲层1802覆盖正在形成的IC芯片并填充焊盘开口126(例如见图17A和图17B)和狭缝1502(例如见图17A和图17B)。在一些实施例中，牺牲层1802是氧化硅和/或一些其他合适的电介质。

如图19的截面图1900所示，垂直翻转图18的IC芯片，并且图案化衬底108以形成位于隔膜202上面并且暴露隔膜202的声开口204。例如，可以通过光刻/蚀刻工艺或通过一些其他合适的工艺来执行图案化。

如图20A的截面图2000A和图20B的俯视布局图2000B所示，垂直翻转IC芯片。此外，去除牺牲层1802。例如，可以通过使用相对于下面的结构(例如钝化层124和隔膜202)对牺牲层1802具有高选择性的蚀刻剂的蚀刻来执行去除。

通过去除牺牲层1802，声开口204合并了狭缝1502(例如见图17A和图17B)，因此延伸穿过隔膜202。此外，隔膜202被释放并且可以在声开口204中移动。响应于从顶部电极116到底部电极112的跨压电层114施加电压，压电器件106可以振动。振动可以移动到隔膜202并引起隔膜202振动，这在声开口204中产生声波。因此，压电器件106和隔膜202协作以形成压电扬声器。

虽然参考方法描述图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B，但是应当理解，这些图中所示的结构不限于方法，而是可以独立于方法。虽然图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B被描述为一系列动作，但是应当理解，在其他实施例中可以改变这些动作的顺序。虽然图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B被示出和描述为具体的一组动作，但是在其他实施例中可以省略图示和/或描述的一些动作。此外，未图示和/或描述的动作可以包括在其他实施例中。

参考图21，图21的方法的一些实施例的框图2100。提供了图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B的方法的一些实施例的框图2100。

在2102处，在衬底上面形成器件膜，其中器件膜包括底部电极层、在底部电极层上方的压电层和在压电层上方的顶部电极层。例如，见图6。

在2104处，图案化器件膜以形成在围绕中心区域的闭合路径中延伸的压电器件。参见，例如，见图7A和图7B。

在2106处，形成覆盖压电器件的器件阻挡层，其中器件阻挡层被配置为阻止氢离子和/或其他错误材料的扩散。例如，见图8、图9A和图9B。

在2108处，沉积覆盖器件阻挡层和压电器件的器件电介质层，其中在沉积器件电介质层时器件电介质层阻止氢离子和/或其他错误材料扩散到压电层。例如，见图10。

在2110处，形成焊盘的对，其中焊盘具有分别位于压电器件的顶部电极和压电器件的底部电极上面并且通过通孔分别连接到压电器件的顶部电极和压电器件的底部电极的第一端部，并且其中，焊盘具有远离第一端部并且从压电器件横向偏移的第二端部。例如，见图11、图12A和图12B。

在2112处，形成覆盖焊盘的焊盘阻挡层，其中焊盘阻挡层被配置为阻止氢离子和/或其他错误材料的扩散。例如，见图13、图14A和图14B。

在2114处，图案化衬底以在中心区域处形成多个狭缝，其中狭缝在中心区域围绕衬底的隔膜周向地间隔开，并且其中，在形成狭缝时焊盘阻挡层阻止氢离子和/或其他错误材料不会扩散到压电层。例如，见图15A和图15B。

在2116处，沉积覆盖焊盘阻挡层的钝化层，其中在沉积钝化层时焊盘阻挡层阻止氢离子和/或其他错误材料扩散到压电层。例如，见图16。

在2118处，图案化焊盘阻挡层和钝化层以形成焊盘开口，焊盘开口分别暴露焊盘的第二端部，其中在形成焊盘开口时使用的氢离子和/或其他错误材料不太可能通过焊盘开口扩散到压电层，因为第二端部远离通孔。例如，见图17A和图17B。

在2120处，形成声开口，声开口穿过衬底延伸到衬底的与压电器件相对侧上的隔膜，其中声开口的形成释放隔膜以允许隔膜移动。例如，见图18、图19、图20A和图20B。

虽然图21的框图2100在本文中被图示和描述为一系列动作或事件，但是应当理解，这些动作或事件的图示顺序不应被解释为限制性意义。例如，一些动作可以以不同的顺序发生和/或与除了本文所示和/或描述的那些之外的其他动作或事件同时发生。此外，实施本文描述的一个或多个方面或实施例可能不需要所有图示的动作，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。

参考图22，提供了图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B的方法的一些第一替代实施例的截面图2200，其中在方法完成时钝化层124持续存在于隔膜202上。

如图22的截面图2200所示，执行关于图22和执行图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B和图16描述的动作。此后，执行关于图17A和图17B描述的图案化，除了图案化没有从隔膜202和狭缝1502清除钝化层124。而是，图案化形成开口2202，开口2202分别在狭缝1502处延伸穿过钝化层124以暴露绝缘体层108i。此后，执行关于图18、图19、图20A和图20B描述的动作。所得的IC芯片例如可以如图5A所示。

参考图23-图25，提供了图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B的方法的一些第二替代实施例的一系列截面图2300-2500，其中在方法完成时焊盘阻挡层102和钝化层124位于隔膜202上。

如图23的截面图2300所示，执行关于图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A和图12B描述的动作。此后，执行关于图15A和图15B描述的动作。应注意，不执行关于图13、图14A和图14B描述的操作。因此，在图案化以形成狭缝1502之前不形成焊盘阻挡层102。

如图24的截面图2400所示，随后执行关于图13和图16描述的动作以分别沉积焊盘阻挡层102和钝化层124。因此，在图案化以形成狭缝1502之后沉积焊盘阻挡层102和钝化层124。

如图25的截面图2500所示，执行关于图17A和图17B描述的图案化，除了图案化不从隔膜202和狭缝1502清除焊盘阻挡层102和钝化层124。而是，图案化形成分别在狭缝1502处延伸穿过钝化层124和焊盘阻挡层102的开口2502以露出绝缘层108i。此后，执行关于图18、图19、图20A和图20B描述的动作。所得的IC芯片例如可以如图5B所示。

参考图26和图27，提供了图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B的方法的一些第三替代实施例的一系列截面图2600和2700，其中吸气层502位于底部电极112的底部上。

如图26的截面图2600所示，执行关于图6描述的动作，除了在衬底电介质层110的沉积和器件膜602的沉积之间沉积吸气层502。吸气层502被配置为吸收氢离子和/或其他错误材料，由此吸气层502可以防止氢离子和/或其他错误材料在压电层114中积累。此外，吸气层502是导电的并且例如可以是或包括钛、钡、铈、镧、铝、镁、钍或用于氢离子和/或其他错误材料的一些其他适合的导电吸气材料。

如图27的截面图2700所示，执行关于图7A和图7B描述的动作，但有一些例外。底部电极层112l(例如见图26)、压电层114和顶部电极层116l(例如见图26)以公共图案被图案化。此外，吸气层502被图案化成与公共图案不同的图案。在一些实施例中，公共图案与图7A和图7B中的压电层114所示的相同，和/或不同的图案与图7A和图7B中的底部电极层112l所示的相同。此后，执行关于图8、图9A、图9B、图10、图11、图12A、图12B、图13、图14A、图14B、图15A、图15B、图16、图17A、图17B、图18、图19、图20A和图20B描述的动作。所得的IC芯片例如可以如图5D所示。

在一些实施例中，本发明提供一种IC芯片，包括：衬底；压电器件，位于衬底上面；焊盘，位于压电器件上面；通孔，从焊盘延伸到压电器件；以及阻挡层，位于焊盘上面；其中，阻挡层被配置为阻止氢离子从阻挡层上方通过阻挡层扩散到压电器件。在一些实施例中，阻挡层包括氧化铝、氧化钛、氧化铁、氧化锆、氧化锌、氧化铜或氧化钽。在一些实施例中，阻挡层具有超过约2克/立方厘米的密度。在一些实施例中，IC芯片还包括电介质层，电介质层位于焊盘和压电器件之间，其中，通孔延伸穿过电介质层，并且其中，氢离子通过电介质层的扩散速率大于氢离子通过阻挡层的扩散速率。在一些实施例中，IC芯片还包括第二阻挡层，第二阻挡层位于焊盘和压电器件之间，其中，通孔延伸穿过第二阻挡层，并且其中，第二阻挡层被配置为阻止氢离子从第二阻挡层上方通过第二阻挡层扩散到压电器件。在一些实施例中，IC芯片还包括：第二焊盘，包括位于压电器件上面的第一端部；和第二通孔，从第二焊盘延伸到压电器件，其中，阻挡层位于第二焊盘上面并且与第二焊盘齐平。在一些实施例中，IC芯片还包括吸气层，吸气层位于压电器件的下侧并且被配置为吸气氢离子。

在一些实施例中，本发明提供另一种IC芯片，包括：衬底；压电结构，位于衬底上方，其中，压电结构包括底部电极、位于底部电极上面的压电层和位于压电层上面的顶部电极；第一氢阻挡层，位于压电结构上面；焊盘，具有第一端部和第二端部，其中，第一端部位于第一氢阻挡层和压电结构上面并且电耦合到顶部电极或底部电极，并且其中，第二端部与压电结构齐平；以及第二氢阻挡层，位于焊盘和压电结构上面。在一些实施例中，第二氢阻挡层是金属氧化物。在一些实施例中，第一氢阻挡层分别沿着底部电极、顶部电极和压电层的各个侧壁延伸。在一些实施例中，第一氢阻挡层和第二氢阻挡层共享公共密度。在一些实施例中，衬底包括位于延伸穿过衬底的开口处的可移动隔膜，并且其中，压电结构在围绕可移动隔膜的闭合路径中延伸。在一些实施例中，第二氢阻挡层位于可移动隔膜的侧壁上。在一些实施例中，IC芯片还包括钝化层，钝化层位于第二氢阻挡层上面，其中，钝化层位于可移动隔膜的侧壁上，并且其中，第二氢阻挡层与可移动隔膜分离。在一些实施例中，焊盘从焊盘的第一端部到焊盘的第二端部连续延伸，并且其中，第二端部远离第一端部并且从压电结构横向偏移。在一些实施例中，IC芯片还包括钝化层，钝化层位于第二氢阻挡层上面，其中，钝化层和第二氢阻挡层在焊盘的第二端部处形成公共侧壁，并且其中，第二端部远离第一端部并且从第一端部和压电结构横向偏移。

在一些实施例中，本公开提供一种方法，包括：在衬底上方形成压电结构，压电结构包括第一电极、位于第一电极上面的压电层和位于压电层上面的第二电极；沉积覆盖压电结构的电介质层；形成焊盘和通孔，其中，焊盘位于电介质层上面，并且其中，通孔从焊盘延伸穿过电介质层到压电结构；沉积覆盖焊盘和压电结构的阻挡层；以及在沉积阻挡层之后执行半导体制造工艺，其中，半导体制造工艺将阻挡层暴露于离子，并且其中，阻挡层阻止离子穿过阻挡层。在一些实施例中，在没有氢源的情况下执行阻挡层的沉积，并且其中，离子是氢离子。在一些实施例中，压电结构在围绕中心区域的闭合路径中横向延伸，并且其中，半导体制造工艺包括图案化衬底以在中心区域处形成多个狭缝。在一些实施例中，半导体制造工艺包括：沉积覆盖阻挡层的钝化层；图案化钝化层和阻挡层以形成焊盘开口，焊盘开口暴露从压电结构横向偏移的焊盘的端部。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。