半导体元件结构及其形成方法

技术领域

本发明实施例涉及集成电路及其形成方法，特别涉及纳米结构的形成。

背景技术

半导体集成电路(integrated circuit,IC)经历了快速的成长。集成电路材料和设计的技术进步产生了好几世代的集成电路。每个世代都具有比前一个世代更小且更复杂的电路。

在集成电路的演化过程中，总体而言增加了功能密度(例如每个芯片面积单位中的互连元件数量)，而减少了几何尺寸(例如可使用制造过程创造出的最小组件(或走线))。此微缩化工艺总体而言通过增加量产效率和减少相关成本而提供了利润。

然而，这些进步增加了集成电路制造过程的复杂度。由于部件尺寸持续减少，制造过程的进行持续变得越来越困难。因此，形成越来越小尺寸的可靠半导体元件是一个挑战。

发明内容

一种半导体元件结构，包括：半导体鳍片，于基底上；多个半导体纳米结构(nanostructure)，悬置于半导体鳍片上；栅极堆叠，延伸跨越半导体鳍片，其中栅极堆叠包绕半导体纳米结构的每一个；第一外延结构和第二外延结构，包夹半导体纳米结构，其中第一外延结构和第二外延结构的每一个延伸超过半导体鳍片的顶面；以及隔离结构，于半导体鳍片和栅极堆叠之间，其中隔离结构更延伸超过第一外延结构的两侧侧壁。

一种半导体元件结构，包括：多个通道结构，悬置于基底上；栅极堆叠，包绕通道结构；第一外延结构和第二外延结构，各连接通道结构，其中第一外延结构和第二外延结构的每一个延伸超过栅极堆叠的底面；以及隔离结构，于通道结构和基底之间，其中第一外延结构的整体位于隔离结构的底面之上。

一种半导体元件结构的形成方法，包括：形成鳍片结构于基底上，其中鳍片结构具有牺牲基座层(sacrificial base layer)和半导体堆叠于牺牲基座层上，且半导体堆叠具有多个牺牲层和多个半导体层交错铺设；形成虚置栅极堆叠以包绕鳍片结构的一部分；部分地移除鳍片结构以形成第一凹槽，露出半导体层和牺牲层的侧面；至少部分地移除牺牲基座层以于半导体堆叠和基底之间形成第二凹槽；形成隔离结构以填入第二凹槽；形成外延结构于第一凹槽中；移除虚置栅极堆叠和牺牲层以释放多个半导体纳米结构，半导体纳米结构是由半导体层的剩余部分所形成；以及形成金属栅极堆叠以包绕半导体纳米结构的每一个。

附图说明

以下将配合说明书附图详述本公开实施例的面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种部件的尺寸，以清楚地表现出本发明实施例的特征。

图1A和图1B是根据一些实施例，形成半导体元件结构工艺的各种阶段的俯视图。

图2A至图2I是根据一些实施例，形成半导体元件结构工艺的各种阶段的剖面示意图。

图3A至图3K是根据一些实施例，形成半导体元件结构工艺的各种阶段的剖面示意图。

图4A至图4E是根据一些实施例，形成半导体元件结构工艺的各种阶段的剖面示意图。

图5A至图5C是根据一些实施例，形成半导体元件结构工艺的各种阶段的剖面示意图。

图6A至图6C是根据一些实施例，形成半导体元件结构工艺的各种阶段的剖面示意图。

图7是根据一些实施例，半导体元件结构的剖面示意图。

图8是根据一些实施例，半导体元件结构的剖面示意图。

图9是根据一些实施例，半导体元件结构的剖面示意图。

图10是根据一些实施例，半导体元件结构的剖面示意图。

图11是根据一些实施例，半导体元件结构的剖面示意图。

图12是根据一些实施例，半导体元件结构的剖面示意图。

附图标记说明：

10：第一区

20：第二区

100：半导体基底

101A

102a,102b,102c,102d：半导体层

102a’：剩余结构

104a,104b,104c,104d：半导体层

104a

104a

104b’,104c’,104d’：半导体纳米结构

105b,105c,105d：边缘部分

106A

108：第一遮罩层

110：第二遮罩层

112：沟槽

114：隔离部件

116：虚置栅极介电层

118：虚置栅极电极

120A

122,124：遮罩层

126,128：间隔物层

126’,128’：间隔物部件

130：凹槽

132：凹槽

133：凹槽

133’：凹槽

134：间隔物层

136：内间隔物

137A

138：外延结构

139：触蚀刻停止层

140：介电层

142A

144：凹槽

150：栅极介电层

152：功函数层

154：导电填充物

156A

A-A：线段

B-B：线段

C-C：线段

2B-2B,2B’-2B’：线段

2D-2D,2D’-2D’：线段

3A-3A,3A’-3A’：线段

L

L

P

P

S：缝隙

S’：缝隙

T

T

T

T

T

T

V：空洞

具体实施方式

以下公开提供了许多不同的实施例或范例，用于实施本公开的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中提及第一部件形成于第二部件之上，可包括形成第一和第二部件直接接触的实施例，也可包括额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本公开实施例可在各种范例中重复参考符号及/或字母。这样重复是为了简化和清楚的目的，其本身并非主导所讨论各种实施例及/或配置之间的关系。

再者，其中可能用到与空间相对用词，例如“在…之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。

叙述中的用语“实质上地(substantially)”，如在“实质上地平坦”或在“实质上地共面”等，会为在所属技术领域中技术人员所理解。在一些实施例中，可移除“实质上地”的形容词。在适用的地方，“实质上地”的用语也可包括具有“完整地”、“完全地”、“全部”等实施例。在适用的地方，“实质上地”的用语也可关于90％或更高，如95％或更高，特别是99％或更高，包括100％。再者，如“实质上地平行”或“实质上地垂直”等用语是被诠释为未排除特定配置的微量偏差，且可包括例如高达10°的偏差。“实质上地”的用语并未排除“完全地”，例如“实质上地不包括”Y的组成可为“完全地不包括”Y。

如“约”的用语并结合特定距离或尺寸是被诠释为未排除特定距离或尺寸的微量偏差，且可包括例如高达10％的偏差。关于数值X的“约”用语可表示X±5％或10％。

本公开的实施例可关于具有鳍片的鳍式场效晶体管(fin field-effecttransistor,FinFET)。可使用任何合适的方法图案化鳍片。举例来说，可使用一或多个光刻工艺(包括双图案化或多图案化工艺)图案化鳍片。总体而言，双图案化或多图案化工艺结合光刻和自我对准工艺，允许所创造的图案具有比使用单一或直接光刻工艺所获得的节距更小的节距。举例来说，在一实施例中，在基底上形成并使用光刻工艺图案化牺牲层。使用自我对准工艺沿着图案化后的牺牲层形成间隔物。然后，移除牺牲层，而可使用剩余的间隔物以图案化鳍片。然而，可使用一或多个合适工艺形成鳍片。

本公开的实施例可关于全绕式栅极(gate all-around,GAA)晶体管结构。可使用任何合适的方法图案化全绕式栅极结构。举例来说，可使用一或多个光刻工艺(包括双图案化或多图案化工艺)图案化全绕式栅极结构。在一实施例中，双图案化或多图案化工艺结合光刻和自我对准工艺，允许所创造的图案具有比使用单一或直接光刻工艺所获得的节距更小的节距。举例来说，在一实施例中，在基底上形成并使用光刻工艺图案化牺牲层。使用自我对准工艺沿着图案化后的牺牲层形成间隔物。然后，移除牺牲层，而可使用剩余的间隔物以图案化全绕式栅极结构。

描述了本公开的一些实施例。可在这些实施例中所述的步骤之前、期间、及/或之后提供额外的操作。所述的一些步骤可在不同实施例中被取代或消除。可于半导体元件结构增加额外部件。于下描述的一些部件可在不同实施例中被取代或消除。尽管可讨论一些实施例具有在特定的顺序中进行的操作，可在另一个符合逻辑的顺序中进行这些操作。

图2A至图2I是根据一些实施例，形成半导体元件结构工艺的各种阶段的剖面示意图。如图2A所示，接收或提供半导体基底100。半导体基底100具有第一区10和第二区20。在一些实施例中，在第一区10上形成一或多个短通道(short channel,SC)元件。在第二区20上形成一或多个长通道(long channel,LC)元件。在一些实施例中，半导体基底100为主体(bulk)半导体基底，如半导体晶片。半导体基底100可包括硅或其他元素半导体材料，如锗。半导体基底100可为未掺杂或掺杂(例如P型、N型、或其组合)。在一些实施例中，半导体基底100包括在介电层上外延成长的半导体层。外延成长的半导体层可以硅锗(silicongermanium,SiGe)、硅、锗、一或多个其他合适材料、或其组合所形成。

在一些其他实施例中，半导体基底100包括化合物半导体。举例来说，化合物半导体包括一或多个III-V族化合物半导体，具有以化学式Al

在一些其他实施例中，半导体基底100为绝缘层上半导体(semiconductor-on-insulator,SOI)基底的主动层。可使用氧气植入分离(separation by implantation ofoxygen,SIMOX)工艺、晶片黏接(wafer bonding)工艺、另一个合适方法、或其组合制造绝缘层上半导体基底。在一些其他实施例中，半导体基底100包括多膜层结构。举例来说，半导体基底100包括形成在主体硅层上的硅锗层。

如图2A所示，根据一些实施例，在半导体基底100上形成具有多个半导体层的半导体堆叠。半导体堆叠覆盖半导体基底100的第一区10和第二区20。在一些实施例中，半导体堆叠包括多个半导体层102a、102b、102c、和102d，且半导体堆叠也包括多个半导体层104a、104b、104c、和104d。在一些实施例中，半导体层102a～102d和半导体层104a～104d为交错铺设，如图2A所示。

在一些实施例中，使用半导体层102a作为牺牲基座层，且在后续工艺中将被部分地或完全地移除。在一些实施例中，半导体层104a作为保护层，避免其上的半导体层102b在后续制造过程期间不被损害。在一些实施例中，半导体层102b～102d作为牺牲层，其在后续工艺中将被移除以释放半导体层104b～104d。被释放的半导体层104b～104d可作为一或多个晶体管的通道结构。

在一些实施例中，半导体层104a比半导体层104b、104c、和104d更薄。如图2A所示，半导体层104a具有厚度T

在一些实施例中，每个半导体层102b～102d和每个半导体层104b～104d大抵具有相同厚度。在一些实施例中，每个半导体层104b～104d比每个半导体层102a～102d更厚。在一些其他实施例中，每个半导体层102a～102d比每个半导体层104b～104d更厚。

在一些实施例中，半导体层102a(作为牺牲基座层)比半导体层102b、102c、或102d(作为牺牲层)更厚，或大抵相等。如图2A所示，半导体层102a具有厚度T

在一些实施例中，半导体层102a～102d和半导体层104a～104d是以不同的材料所形成。在一些实施例中，半导体层102a～102d是以硅锗或锗所形成，或包括上述材料，而半导体层104a～104d是以硅所形成，或包括硅。

在一些实施例中，半导体层102a具有与半导体层102b、102c、或102d不同的锗原子浓度。在一些实施例中，半导体层102a具有比半导体层102b、102c、或102d更高的锗原子浓度。半导体层102a的锗原子浓度可在约35％至50％的范围中。半导体层102b、102c、或102d的锗原子浓度可在约15％至25％的范围中。半导体层102a较高的锗原子浓度使得半导体层102a具有不同于半导体层102b、102c、或102d的蚀刻选择比。

在一些实施例中，使用多个外延成长步骤形成半导体层102a～102d和半导体层104a～104d。可使用选择性外延成长(selective epitaxial growth,SEG)工艺、化学气相沉积(chemical vapor deposition,CVD)工艺(例如气相外延(vapor-phase epitaxy,VPE)工艺、低压化学气相沉积(low pressure chemical vapor deposition,LPCVD)工艺、及/或超高真空化学气相沉积(ultra-high vacuum chemical vapor deposition,UHV-CVD)工艺)、分子束外延(molecular beam epitaxy)工艺、一或多个其他合适工艺、或其组合形成半导体层102a～102d和半导体层104a～104d。

在一些实施例中，在同一个工艺腔体中原位(in-situ)成长半导体层102a～102d和半导体层104a～104d。在一些实施例中，在同一个工艺腔体中交错地并相继地进行半导体层102a～102d的成长和半导体层104a～104d的成长以完成半导体堆叠的形成。在一些实施例中，在实现半导体堆叠的外延成长之前，工艺腔体的真空不会间断。

之后，在半导体堆叠上形成硬遮罩部件以辅助半导体堆叠于后续的图案化。根据一些实施例，使用一或多个蚀刻工艺以图案化半导体堆叠成为鳍片结构106A

每个用于图案化半导体堆叠的硬遮罩部件可包括第一遮罩层108和第二遮罩层110。第一遮罩层108和第二遮罩层110可以不同材料所形成。在一些实施例中，形成第一遮罩层108的材料具有与半导体层104d良好的粘着度。第一遮罩层108可以氧化硅(siliconoxide)、氧化锗(germanium oxide)、氧化硅锗(silicon germanium oxide)、一或多个其他合适材料、或其组合所形成。在一些实施例中，形成第二遮罩层110的材料对于半导体层102a～102d和104a～104d具有良好的蚀刻选择比。第二遮罩层110可以氮化硅(siliconnitride)、氧氮化硅(silicon oxynitride)、碳化硅、一或多个其他合适材料、或其组合所形成。

图1A和图1B是根据一些实施例，形成半导体元件结构工艺的各种阶段的俯视图。在一些实施例中，鳍片结构106A

如图2C所示，根据一些实施例，形成隔离部件114以围绕鳍片结构106A

之后，使用平坦化工艺以部分地移除介电层。硬遮罩部件(包括第一遮罩层108和第二遮罩层110)的功用也可作为平坦化工艺的停止层。平坦化工艺可包括化学机械抛光(chemical mechanical polish,CMP)工艺、研磨工艺、干抛光工艺、蚀刻工艺、一或多个其他合适工艺、或其组合。之后，使用一或多个回蚀工艺以部分地移除介电层。如此一来，介电层的剩余部分形成隔离部件114。鳍片结构106A

之后，根据一些实施例，形成虚置栅极堆叠120A

如图1B、图2D、和图3A所示，根据一些实施例，形成虚置栅极堆叠120A

在一些实施例中，形成于第二区20上的元件具有比形成于第一区10上的元件更长的通道宽度。如图1B所示，形成于第一区10上的原件具有通道宽度L

如图2D和图3A所示，每个虚置栅极堆叠120A

在一些实施例中，使用包括遮罩层122和124的硬遮罩部件以辅助形成虚置栅极堆叠120A

如图3B所示，根据一些实施例，之后于图3A所示的结构上沉积间隔物层126和128。间隔物层126和128沿着虚置栅极堆叠120A

如图3C所示，根据一些实施例，部分地移除间隔物层126和128。可使用一或多个异向性(anisotropic)蚀刻工艺以部分地移除间隔物层126和128。如此一来，间隔物层126和128的剩余部分分别形成间隔物部件126’和128’。间隔物部件126’和128’沿着虚置栅极堆叠120A

部分地移除鳍片结构106A

可使用一或多个蚀刻工艺以形成凹槽130。在一些实施例中，使用干蚀刻工艺以形成凹槽130。替代地，可使用湿蚀刻工艺以形成凹槽130。在一些实施例中，每个凹槽130穿过鳍片结构106A

在一些实施例中，每个凹槽130具有倾斜的侧壁。凹槽130的上部比凹槽130的下部更大(或更宽)。在这些情形下，由于凹槽130的轮廓，上半导体层(如半导体层104d)比下半导体层(如半导体层104b)更短。

然而，本公开的实施例具有许多变化。在一些其他实施例中，凹槽130具有大抵垂立的侧壁。在这些情形下，由于凹槽130的轮廓，上半导体层(如半导体层104d)与下半导体层(如半导体层104b)大抵等宽。

如图3D所示，根据一些实施例，由凹槽130所露出的半导体层102b～102d的侧面侧向蚀刻半导体层102b～102d。如此一来，半导体层102b～102d的边缘由半导体层104a～104d的边缘往内退。如图3D所示，由于半导体层102b～102d的侧向蚀刻，形成了凹槽132。凹槽132可用于容纳将于之后形成的内间隔物(inner spacer)。使用湿蚀刻工艺、干蚀刻工艺、或其组合侧向蚀刻半导体层102b～102d。

在一些实施例中，完全地或部分地移除半导体层102a(作为牺牲基座层)。在一些实施例中，完全地移除半导体层102a以形成凹槽133，如图3D和图2E所示。由于虚置栅极堆叠120A

如上所提及，在一些实施例中，半导体层102a(作为牺牲基座层)比半导体层102b、102c、或102d(作为牺牲层)更厚。如上所提及，在一些实施例中，半导体层102a具有比半导体层102b、102c、或102d更高的锗原子浓度。由于半导体层102a较厚及/或具有较高的锗原子浓度，可在比半导体层102b～102d更高的蚀刻速率下蚀刻半导体层102a。如此一来，根据一些实施例，在蚀刻工艺之后，完全地移除半导体层102a以形成凹槽133，而部分地蚀刻半导体层102b～102d以形成凹槽132，如图3D所示。

在半导体层102a～102d的蚀刻期间，也可稍微地蚀刻半导体层104a～104d。如此一来，部分地蚀刻半导体层104b～104d的边缘部分，其因而内缩以成为边缘部分105b～105d，如图3D所示。如图3D所示，半导体层104b～104d的每个边缘部分105b～105d比对应的半导体层104b～104d的内部更薄。在一些实施例中，由于半导体层104a比每个半导体层104b～104d更薄，没有边缘部分形成在半导体层104a旁边。如图3D和图2E所示，根据一些实施例，在形成凹槽133之后，半导体层104a变得更薄。

如图3E所示，根据一些实施例，于图3D所示的结构上沉积间隔物层134。间隔物层134覆盖虚置栅极堆叠120A

如图3E所示，间隔物层134于第一区10上的部分在凹槽130底部具有厚度T

如图3F所示，根据一些实施例，使用蚀刻工艺以部分地移除间隔物层134。在一些实施例中，间隔物层134在凹槽132中的第一剩余部分形成内间隔物136，如图3F所示。在一些实施例中，间隔物层134填入凹槽133和填入一些凹槽132的第二剩余部分形成隔离结构137A

内间隔物136和隔离结构137A

如在图3C的一些实施例中所示，凹槽130往下延伸超过半导体鳍片101A

在一些实施例中，在形成内间隔物136的蚀刻工艺之后，半导体鳍片101B

如图3G所示，根据一些实施例，在虚置栅极堆叠120A

在一些实施例中，外延结构138连接至半导体层104b～104d。每个半导体层104b～104d在两个外延结构138之间被包夹。在一些实施例中，外延结构138作为源极/漏极结构。在一些实施例中，一些外延结构138直接接触半导体鳍片101B

在一些实施例中，外延结构138为P型掺杂区。外延结构138可包括外延成长的硅锗、外延成长的硅、或另一个合适的外延成长的半导体材料。在一些其他实施例中，外延结构138为N型掺杂区。外延结构138可包括外延成长的硅、外延成长的碳化硅、外延成长的磷化硅(silicon phosphide,SiP)、或另一个合适的外延成长的半导体材料。在一些实施例中，一些外延结构138为P型掺杂区，而其他外延结构138为N型掺杂区。

在一些实施例中，使用选择性外延成长工艺、化学气相沉积工艺(例如气相外延工艺、低压化学气相沉积工艺、及/或超高真空化学气相沉积工艺)、分子束外延工艺、一或多个其他合适工艺、或其组合形成外延结构138。

在一些实施例中，以一或多个合适的掺质掺杂外延结构138。举例来说，外延结构138为硅锗源极/漏极部件或硅源极/漏极部件，其以硼(B)、镓(Ga)、铟(In)、碳(C)、磷(P)、或另一个合适掺质所掺杂。

在一些实施例中，在外延结构138的外延成长期间原位掺杂外延结构138。用来形成外延结构138的初始反应气体混合物包括掺质。在一些其他实施例中，在外延结构138的成长期间未掺杂外延结构138。取而代之的，是在形成外延结构138之后，在后续的工艺中掺杂外延结构138。在一些实施例中，通过使用离子植入(ion implantation)工艺、等离子体浸没离子植入(plasma immersion ion implantation)工艺、气体及/或固体源扩散工艺、一或多个其他合适工艺、或其组合达到掺杂。在一些实施例中，进一步暴露外延结构138于一或多个退火(annealing)工艺以活化掺质。举例来说，使用快速热退火(rapid thermalannealing)工艺。

如图3H所示，根据一些实施例，形成接触蚀刻停止层(contact etch stop layer)139和介电层140以覆盖外延结构138，并围绕虚置栅极堆叠120A

在一些实施例中，在图3G所示的结构上相继地沉积蚀刻停止材料层和介电材料层。可使用化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、一或多个其他合适工艺、或其组合沉积蚀刻停止材料层。可使用流动性化学气相沉积工艺、化学气相沉积工艺、原子层沉积工艺、一或多个其他合适工艺、或其组合沉积介电材料层。

之后，使用平坦化工艺以部分地移除蚀刻停止材料层和介电材料层。如此一来，蚀刻停止材料层和介电材料层的剩余部分分别形成接触蚀刻停止层139和介电层140。平坦化工艺可包括化学机械抛光工艺、研磨工艺、蚀刻工艺、干抛光工艺、一或多个其他合适工艺、或其组合。在一些实施例中，在平坦化工艺期间移除遮罩层122和124。在一些实施例中，在平坦化工艺之后，接触蚀刻停止层139、介电层140、和虚置栅极电极118的顶面大抵共面。

如图2G和图3I所示，根据一些实施例，移除虚置栅极堆叠120A

如图2H和图3J所示，根据一些实施例，移除虚置栅极介电层116和半导体层102b～102d(作为牺牲层)以形成凹槽144。在一些实施例中，使用蚀刻工艺以移除半导体层102b～102d。由于高蚀刻选择比，仅稍微地(或大抵未)蚀刻半导体层104b～104d。半导体层104b～104d的剩余部分形成鳍片结构106A

如上所提及，在一些实施例中，用来移除半导体层102b～102d的蚀刻剂也稍微地移除半导体层104b～104d，其形成半导体纳米结构104b’～104d’。如此一来，在移除半导体层102b～102d之后，所获得的半导体纳米结构104b’～104d’变得更薄。在一些实施例中，每个半导体纳米结构104b’～104d’比边缘部分105b～105d更薄，如图3J所示。通过其他部件围绕边缘部分105b～105d，因而避免被蚀刻剂触及并蚀刻。

在一些实施例中，用来移除半导体层102b～102d的蚀刻剂蚀穿比半导体层104b、104c、或104d更薄的半导体层104a。如此一来，露出隔离结构137A

如上所提及，在移除半导体层102b～102d(作为牺牲层)之后，形成凹槽144。凹槽144连接至沟槽142A

在移除半导体层102b～102d(作为牺牲层)期间，内间隔物136和隔离结构137A

如上所提及，在图2A所示的一些实施例中，半导体层104a(其之后在图2E和图3D所示的工艺期间作为半导体层102b的保护层)的厚度T

在一些其他情形下，若厚度比例(T

如图2I和图3K所示，根据一些实施例，形成金属栅极堆叠156A

每个金属栅极堆叠156A

在一些实施例中，栅极介电层150是以具有高介电常数(high-k)的介电材料，或包括上述材料。栅极介电层150是以氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化铝、二氧化铪-氧化铝(hafnium dioxide-alumina)合金、硅氧化铪(hafnium siliconoxide)、硅氧氮化铪(hafnium silicon oxynitride)、氧化铪钽(hafnium tantalumoxide)、氧化铪钛(hafnium titanium oxide)、氧化铪锆(hafnium zirconium oxide)、一或多个其他合适高介电常数材料、或其组合。可使用原子层沉积工艺、化学气相沉积工艺、一或多个其他合适工艺、或其组合沉积栅极介电层150。

在一些实施例中，在形成栅极介电层150之前，在半导体纳米结构104b’～104d’的表面上形成接口层(interfacial layer)。接口层非常薄，并以例如氧化硅或氧化锗所形成。在一些实施例中，通过在半导体纳米结构104b’～104d’的表面上涂覆氧化剂以形成接口层。举例来说，在半导体纳米结构104b’～104d’的表面上涂覆或提供含双氧水液体以形成接口层。

可使用功函数层152以针对晶体管提供所欲的功函数，以提升元件性能，包括改善的临界电压(threshold voltage)。在一些实施例中，针对形成N型金属氧化物半导体(n-type metal-oxide semiconductor,NMOS)元件使用功函数层152。功函数层152为N型功函数层。N型功函数层能够提供适用于其元件的功函数值，如等于或小于约4.5eV。

N型功函数层可包括金属、金属碳化物、金属氮化物、或其组合。举例来说，N型功函数层包括氮化钛(titanium nitride)、钽、氮化钽(tantalum nitride)、一或多个其他合适材料、或其组合。在一些实施例中，N型功函数层为含铝层。含铝层可以碳化钛铝(TiAlC)、氧化钛铝(TiAlO)、氮化钛铝(TiAlN)、一或多个其他合适材料、或其组合所形成，或包括上述材料。

在一些其他实施例中，针对形成P型金属氧化物半导体(p-type metal-oxidesemiconductor,PMOS)元件使用功函数层152。功函数层152为P型功函数层。P型功函数层能够提供适用于其元件的功函数值，如等于或大于约4.8eV。

P型功函数层可包括金属、金属碳化物、金属氮化物、其他合适材料、或其组合。举例来说，P型金属包括氮化钽、氮化钨(tungsten nitride)、钛、氮化钛、一或多个其他合适材料、或其组合。

功函数层152也可以铪、锆、钛、钽、铝、金属碳化物(例如碳化铪(hafniumcarbide)、碳化锆(zirconium carbide)、碳化钛(titanium carbide)、碳化铝(aluminumcarbide))、铝化物、钌、钯、铂、钴、镍、导电金属氧化物、或其组合所形成，或包括上述材料。可微调功函数层152的厚度及/或成分以调整功函数等级。

可使用原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺、电镀(electroplating)工艺、无电电镀(electroless plating)工艺、一或多个其他合适工艺、或其组合在栅极介电层150上沉积功函数层152。

在一些实施例中，在功函数层152前形成阻障层(barrier layer)以作为栅极介电层150和后续形成的功函数层152的接口。也可使用阻障层来避免栅极介电层150和后续形成的功函数层152之间的扩散。阻障层可以含金属材料所形成，或包括上述材料。含金属材料可包括氮化钛、氮化钽、一或多个其他合适材料、或其组合。可使用原子层沉积工艺、化学气相沉积工艺、物理气相沉积工艺、电镀工艺、无电电镀工艺、一或多个其他合适工艺、或其组合沉积阻障层。

在一些实施例中，导电填充物154是以金属材料所形成，或包括上述材料。金属材料可包括钨、铝、铜、钴、一或多个其他合适材料、或其组合。可使用化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、电镀工艺、无电电镀工艺、旋转涂布工艺、一或多个其他合适工艺、或其组合在功函数层152上沉积用来形成导电填充物154的导电层。

在一些实施例中，在形成用来形成导电填充物154的导电层之前，在功函数层152上形成阻挡层(blocking layer)。阻挡层可用于防止后续形成的导电层扩散或穿透进入功函数层152。阻挡层可以氮化钽、氮化钛、一或多个其他合适材料、或其组合所形成，或包括上述材料。可使用原子层沉积工艺、物理气相沉积工艺、电镀工艺、无电电镀工艺、一或多个其他合适工艺、或其组合沉积阻挡层。

之后，根据一些实施例，进行平坦化工艺以移除金属栅极堆叠层在沟槽142A

在一些实施例中，由于凹槽144很小，且已被其他部件填入(如栅极介电层150和功函数层152)，导电填充物154未延伸进入凹槽144。然而，本公开的实施例并不以此为限。在一些其他实施例中，导电填充物154的一部分延伸进入凹槽144，特别是具有较大空间的下凹槽144。

如图3K所示，根据一些实施例，隔离结构137A

由于隔离结构137A

如图3K所示，根据一些实施例，每个金属栅极堆叠156B

形成在第二区20上的元件可为长通道元件。在一些实施例中，通过其中一个外延结构138将隔离结构137B

如上所提及，在一些实施例中，半导体层102a的厚度T

在一些实施例中，在形成用于容纳内间隔物136的凹槽132期间完全地移除半导体层102a(作为牺牲基座层)，如图3C至图3F所示。然而，本公开的实施例并不以此为限。可对于本公开的实施例做出许多变化及/或修改。在一些其他实施例中，在形成凹槽132期间，部分地移除(而非完全地移除)半导体层102a。

图4A至图4E是根据一些实施例，形成半导体元件结构工艺的各种阶段的剖面示意图。如图4A所示，形成或接收与图3C所示相同或类似的结构。

如图4B所示，根据一些实施例，类似于图3D所示的实施例，侧向蚀刻半导体层102b～102d以形成凹槽132。在一些实施例中，类似于图3D所示的实施例，完全地移除半导体层102a在虚置栅极堆叠120A

如图4B所示，在第二区20上的半导体层104a具有第一部分104a

图5A至图5C是根据一些实施例，形成半导体元件结构工艺的各种阶段的剖面示意图(或平面图)。在一些实施例中，图5A为延着图4B中的线段A-A所获得的结构的剖面示意图(或平面图)。图6A至图6C是根据一些实施例，形成半导体元件结构工艺的各种阶段的剖面示意图(或平面图)。在一些实施例中，图6A为延着图4B中的线段A-A所获得的结构的剖面示意图(或平面图)。

在一些实施例中，剩余结构102a’具有大抵垂立边缘，如图5A所示。在一些其他实施例中，剩余结构102a’具有弯曲边缘，如图6A所示。

之后，根据一些实施例，对图4B所示的结构进行与图3E至图3I所示相同或类似的工艺。如此一来，形成了图4C所示的结构。

如图4D所示，与图3J所示的实施例类似，根据一些实施例，移除虚置栅极介电层116和半导体层102b～102d(作为牺牲层)以形成凹槽144。也移除了剩余结构102a’。由于剩余结构102a’的移除，凹槽144穿过隔离结构137B

在一些实施例中，图5B为延着图4D中的线段B-B所获得的结构的剖面示意图(或平面图)。在一些实施例中，隔离结构137B

在一些实施例中，图6B为延着图4D中的线段B-B所获得的结构的剖面示意图(或平面图)。在一些实施例中，隔离结构137B

如图4E所示，根据一些实施例，与图3K所示的实施例类似，形成了金属栅极堆叠156A

在一些实施例中，图5C为延着图4E中的线段C-C所获得的结构的剖面示意图(或平面图)。在一些实施例中，隔离结构137B

在一些实施例中，图6C为延着图4E中的线段C-C所获得的结构的剖面示意图(或平面图)。在一些实施例中，隔离结构137B

在一些实施例中，每个金属栅极堆叠156A

图7是根据一些实施例，半导体元件结构的剖面示意图。如图7所示，形成了与图3K所示类似的结构。在一些实施例中，用来容纳金属栅极堆叠156A

图8是根据一些实施例，半导体元件结构的剖面示意图。如图8所示，形成了与图4E所示类似的结构。在一些实施例中，用来容纳金属栅极堆叠156A

可对于本公开的实施例做出许多变化及/或修改。图9是根据一些实施例，半导体元件结构的剖面示意图。在一些实施例中，形成了与图3K所示类似的结构。在一些实施例中，使用外延成长工艺形成外延结构138。在一些条件下的外延成长工艺中，半导体材料可倾向于成长在以半导体材料所形成的部件的表面上，如边缘部分105b～105d的表面。半导体材料可能不会倾向于成长在隔离结构137A

图10是根据一些实施例，半导体元件结构的剖面示意图。在一些实施例中，形成了与图4E所示类似的结构。在一些实施例中，根据一些实施例，与图9所示的实施例类似，在外延结构138和隔离结构137A

本公开的实施例做出许多变化及/或修改。图11是根据一些实施例，半导体元件结构的剖面示意图。形成了与图3K所示类似的结构。在一些实施例中，间隔物层134可能无法完全地填入凹槽133。如此一来，根据一些实施例，可在隔离结构137B

本公开的实施例做出许多变化及/或修改。图12是根据一些实施例，半导体元件结构的剖面示意图。形成了与图3K所示类似的结构。在一些实施例中，与图11所示的实施例类似，可在隔离结构137A

本公开的实施例形成具有介于通道结构和基底之间的隔离结构的半导体元件结构。通过栅极堆叠包绕通道结构。举例来说，半导体元件结构包括通过金属栅极堆叠包绕的多个通道结构的堆叠。形成外延结构邻近于通道结构。隔离结构更延伸超过外延结构的两侧侧壁。因而通过隔离结构阻挡外延结构的漏电流。大幅地改善了半导体元件结构的性能和可靠度。

根据一些实施例，提供一种半导体元件结构。半导体元件结构包括于基底上的半导体鳍片和悬置于半导体鳍片上的多个半导体纳米结构。半导体元件结构也包括延伸跨越半导体鳍片的栅极堆叠，而栅极堆叠包绕每个半导体纳米结构。半导体元件结构还包括包夹半导体纳米结构的第一外延结构和第二外延结构。每个第一外延结构和第二外延结构延伸超过半导体鳍片的顶面。此外，半导体元件结构包括于半导体鳍片和栅极堆叠之间隔离结构。隔离结构更延伸超过第一外延结构的两侧侧壁。

根据一些实施例，提供一种半导体元件结构。半导体元件结构包括悬置于基底上的多个通道结构。半导体元件结构也包括包绕通道结构的栅极堆叠。半导体元件结构还包括各自连接通道结构的第一外延结构和第二外延结构。每个第一外延结构和第二外延结构延伸超过栅极堆叠的底面。此外，半导体元件结构包括于通道结构和基底之间的隔离结构。第一外延结构的整体位于隔离结构的底面之上。

根据一些实施例，提供一种半导体元件结构的形成方法。半导体元件结构的形成方法包括于基底上形成鳍片结构。鳍片结构具有牺牲基座层和于牺牲基座层上的半导体堆叠。半导体堆叠具有多个牺牲层和多个半导体层交错铺设。半导体元件结构的形成方法也包括形成虚置栅极堆叠以包绕鳍片结构的一部分。半导体元件结构的形成方法还包括部分地移除鳍片结构以形成第一凹槽，露出半导体层和牺牲层的侧面。此外，半导体元件结构的形成方法包括部分地或完全地移除牺牲基座层以于半导体堆叠和基底之间形成第二凹槽。半导体元件结构的形成方法包括形成隔离结构以填入第二凹槽和于第一凹槽中形成外延结构。半导体元件结构的形成方法也包括移除虚置栅极堆叠和牺牲层以释放多个半导体纳米结构，半导体纳米结构是由半导体层的剩余部分所形成。半导体元件结构的形成方法还包括形成金属栅极堆叠以包绕每个半导体纳米结构。

以上概述数个实施例的部件，以便在所属技术领域中技术人员可以更加理解本公开实施例的观点。在所属技术领域中技术人员应理解，他们能轻易地以本公开实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在所属技术领域中技术人员也应理解，此类等效的结构并无悖离本公开实施例的构思与范围，且他们能在不违背本公开实施例的构思和范围下，做各式各样的改变、取代和替换。