用于在半导体结构中形成阻挡层的方法

背景技术

本公开涉及用于形成半导体结构的半导体工艺。

导电薄膜用在集成电路的制造中，以通过集成电路的很多器件元件并且在集成电路的很多器件元件之间信号路由，这些器件元件包括互连线、电容器和栅极电极以及到源极和漏极晶体管区域的触点。一般地，互连线由诸如钨(W)、铝(Al)或铜(Cu)的金属材料制造，并且嵌入在电介质绝缘层中。为了改进器件性能，低介电常数(低K)材料也用在半导体工艺中，以降低信号传播时间延迟。

采用阻挡层来防止诸如氢和氟的杂质从金属线扩散到存储器堆叠层结构中。阻挡材料和沉积方法需要仔细设计，以避免损害互连系统的电阻率和可靠性。

发明内容

在一个方面中，公开了一种用于在半导体结构中形成阻挡层的方法。提供具有电介质层的衬底。将电介质层暴露于具有第一金属的前体，并且执行脉冲型氮化操作。脉冲型氮化操作包括执行第一氨处理。执行第一清除操作，在第一清除操作之后执行第二氨处理，并且在第二氨处理之后执行第二清除操作，以电介质层上形成阻挡层。

在另一方面中，公开了一种用于制造三维(3D)存储器器件的方法。在衬底上形成电介质堆叠层，电介质堆叠层包括多个第一电介质层和多个第二电介质层，并且第一电介质层和第二电介质层交替地形成在衬底上。在电介质堆叠层中形成缝隙，以将电介质堆叠层垂直地分离成多个阵列。去除电介质堆叠层中的第二电介质层，并且执行第一沉积工艺，以在第一电介质层上形成阻挡层。第一沉积工艺包括原子层沉积(ALD)工艺，其将电介质堆叠层暴露于具有第一金属的前体，并且执行多个脉冲型氮化操作，以在第一电介质层上形成阻挡层。

在又一方面中，公开了一种用于形成半导体器件的方法。提供衬底。使用具有多个脉冲型氮化操作的ALD工艺在衬底上形成阻挡层。

在再一方面中，公开了一种半导体制造设备。该半导体制造设备包括：反应室；位于反应室中以支持衬底的衬底支架；通过气体管线连接到反应室的前体源；通过气体管线连接到反应室的具有高于200托的压强的氨源；以及通过气体管线连接到反应室的双氮源。前体源、氨源和双氮源被配置为执行ALD工艺，以在衬底上形成阻挡层，并且氨源和双氮源被配置为执行ALD工艺中的多个脉冲型氮化操作。

附图说明

并入本文并且形成说明书的一部分的附图示出了本公开的实施方式，并且与描述一起进一步用于解释本公开，并且使相关领域的技术人员能够制成和使用本公开。

图1示出了根据本公开的一些方面的示例性阻挡层沉积工艺。

图2A-图2F示出了根据本公开的一些方面的示例性半导体结构的截面。

图3A-图3B是根据本公开的一些方面的用于在半导体结构中形成阻挡层的示例性方法的流程图。

图4示出了根据本公开的一些方面的另一示例性阻挡层沉积工艺。

图5示出了根据本公开的一些方面的另一示例性阻挡层沉积工艺。

图6A-图6B是根据本公开的一些方面的用于执行原子层沉积工艺以形成阻挡层的示例性方法的流程图。

图7A-图7H示出了根据本公开的一些方面的示例性半导体结构的截面。

图8A-图8B是根据本公开的一些方面的用于制造半导体器件的示例性方法的流程图。

图9A-图9B是根据本公开的一些方面的用于形成半导体器件的示例性方法的流程图。

图10示出了根据本公开的一些方面的示例性半导体制造设备。

将参考附图描述本公开的各个方面。

具体实施方式

尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。并且，本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且以未在附图中具体描绘的方式，使得这些组合、调整和修改在本公开的范围内。

一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。

应当容易理解的是，在本公开中的“在…上”、“在…上方”和“在…之上”的含义应该以最广泛的方式来解释，使得“在…上”不仅意味着“直接在某物上”，而且还包括“在某物上”并且其间具有中间特征或层的含义，并且“在…上方”或“在…之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间不具中间特征或层(即，直接在某物上)的含义。

此外，空间相对术语，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等在本文中为了便于描述可以用于描述一个元件或特征与另一个(多个)元件或(多个)特征的如图中所示的关系。空间相对术语旨在涵盖除了图中描绘的取向之外的在器件使用或操作中的不同取向。装置可以以其他方式取向(旋转90度或在其他取向下)，并且本文所使用的空间相对描述词也可以被相应地进行解释。

如本文所用，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个上层结构或下层结构之上延伸，或者可以拥有小于下层结构或上层结构的范围的范围。此外，层可以是均匀或不均匀的连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于处于连续结构的顶表面与底表面之间的或处于连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线、和/或垂直互连接入(过孔)触点)以及一个或多个电介质层。

如本文所用，术语“衬底”是指一种在其上添加后续材料层的材料。这种衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化，也可以保持不被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料、或蓝宝石晶片等非导电材料制成。

如本文所用，术语“3D存储器器件”是指在横向取向的衬底上具有垂直取向的存储器单元晶体管串(本文称为“存储器串”，例如NAND存储器串)以使得存储器串在相对于衬底的垂直方向上延伸的半导体器件。如本文所用，术语“垂直/垂直地”意味着垂直于衬底的横向表面。

3D存储器发展的一个重要方面是存储器单元的数量的增加，这完全需要集成水平的提高。存储器生产的应用是诸如字线或位线的金属线的数量的倍增，从而导致较高的阶梯结构和增加的厚度。因此，当增加金属线的层数时，降低整个存储器结构的厚度是特别重要的。

高度降低不能以金属线的电阻率为代价。换句话说，金属电极或金属线(例如，钨)的厚度应当保持不变。因此，降低金属阻挡层的厚度成为选择之一。此外，阻挡层的连续性和致密性是防止金属线中的氟杂质在随后的高温工艺中造成通过阻挡层的泄漏的另一重要因素。

为了解决上述问题，本公开引入了一种解决方案，其中，在半导体结构中形成阻挡层时可以平衡厚度降低和泄漏防止。

图1示出了根据本公开的一些方面的示例性阻挡层沉积工艺。在图1中，TiCl

随着阶梯存储器结构中的操作的数量的增加，可以增加用于形成阻挡层的TiCl

因此，阻挡层中的Cl原子可以在多重脉冲型氮化操作108中被逐渐去除和擦洗。降低了阻挡层中的杂质含量，并且因此确保和改进了阻挡特性。在一些实施方式中，脉冲型氮化操作108包括使用高于200托的高的氨压强。在一些实施方式中，氨压强可以在200托与250托之间。在一些实施方式中，氨压强可以在210托与230托之间。在一些实施方式中，氨处理的处理时间可以小于0.4秒。在一些实施方式中，氨处理的处理时间可以在0.1-0.4秒之间。在一些实施方式中，氨处理的处理时间可以在0.2-0.4秒之间。

图2A-图2F示出了根据本公开的一些方面的示例性半导体结构200的截面，并且图3A-图3B是根据本公开的一些方面的用于在半导体结构200中形成阻挡层的示例性方法300的流程图。出于更好地解释本公开的目的，图2A-图2F以及图3A-图3B中的流程图可以一起被参考。在图2A和图3A的操作302中，提供具有电介质层202的半导体结构200。电介质层202可以是绝缘层，其包括但不限于氧化硅(包括掺杂或非掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常被称为高介电常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一些实施方式中，电介质层202可以是氧化硅。

在图2A和图3A的操作304中，电介质层202被放置在反应室中，并且暴露于具有第一金属的前体204。前体204可以是TaCl

如图2B中所示，在将电介质层202暴露于前体204之后，停止前体204的气体供应，并且之后执行前体清除操作。在前体清除操作期间，停止前体204的气体供应，并且在反应室中提供诸如双氮的惰性气体供应，以带走残余前体204。

在前体清除操作之后，如图2C-图2F和图3A的操作306所示，执行脉冲型氮化操作。图3B进一步示出了脉冲型氮化操作的细节。如图2C和图3B的操作3062所示，执行第一氨处理。在反应室中提供氨气206，以与前体204反应，以形成阻挡层208。在一些实施方式中，氨气206可以是NH

在将氨气206供应到反应室中之前，可以使用如氨罐的氨源存储氨气206。在一些实施方式中，氨源中的氨气206的气体压强可以高于200托。在一些实施方式中，氨气206的气体压强可以在200托与250托之间。在一些实施方式中，氨气206的气体压强可以在210托与230托之间。在操作3062中，通过打开氨源与反应室之间的阀门，将氨源连接到反应室，并且可以将氨气206供应到反应室。在一些实施方式中，氨源可以在阀门之前在气体管线中与惰性气体预混合，并且然后通过打开阀门而供应到反应室。然后，电介质层202上的前体204可以与氨气206反应。在一些实施方式中，第一氨处理的处理时间可以小于0.4秒。在一些实施方式中，第一氨处理的处理时间可以在0.1秒与0.4秒之间。在一些实施方式中，第一氨处理的处理时间可以在0.2秒与0.4秒之间。

如图2D和图3B的操作3064中所示，可以在执行第一氨处理之后立即执行第一清除操作。第一清除操作包括使氨源与反应室断开连接，以停止氨气206的气体供应，并且同时仍然向反应室提供惰性气体，例如，双氮。应当理解，立即执行操作意味着在没有任何中间插入的情况下，在前一项操作之后直接执行该操作。例如，当在执行第一氨处理之后立即执行第一清除操作时，在第一氨处理与第一清除操作之间不应插入中间操作。

使用第一清除操作将操作3062的不必要的产物带走。例如，在使用TiCl

参考图2E，在第一清除操作之后，前体204的部分已经与氨气206反应，并且形成阻挡层208在电介质层202上。然而，前体204的剩余部分仍然在电介质层202上，而不与氨气206反应。如图2E和图3B的操作3066所示，在执行第一清除操作之后立即执行第二氨处理，以使氨气206与前体204在电介质层202上的剩余部分反应。在一些实施方式中，第二氨处理的工艺可以与第一氨处理的工艺类似，例如，工艺压强或处理时间。在一些实施方式中，第二氨处理的工艺可以不同于第一氨处理的工艺。

如图2F和图3B的操作3068中所示，在执行第二氨处理之后，可以立即执行第二清除操作，以将副产物210从半导体结构200和反应室去除。在一些实施方式中，第二清除操作的工艺可以与第一清除操作的工艺类似，例如，工艺压强或者处理时间。在一些实施方式中，第二清除操作的工艺可以不同于第一清除操作的工艺。

应当理解，尽管图2F示出了在第二清除操作之后电介质层202被阻挡层208完全覆盖；然而，实际情况可能与理想的情况不同。因此，在第二清除操作之后，可以根据实际需求添加更多的氨处理和清除操作。在一些实施方式中，氨处理和清除操作重复三次。在一些实施方式中，氨处理和清除操作重复六次。在一些实施方式中，氨处理和清除操作重复十次。应当进一步注意，在一些实施方式中，包括操作302-306的工艺可以再重复数次，以形成足够厚度的阻挡层208。

在本公开中，包括氨处理和清除操作的脉冲型氮化工艺重复超过一次。重复的脉冲型氮化操作可以逐渐地去除和擦洗在氨处理中形成的副产物。通过重复脉冲型氮化操作，减少了阻挡层中的杂质，并且改进了阻挡特性。

图4示出了根据本公开的一些方面的另一示例性阻挡层沉积工艺。操作402示出了该工艺不使用高流量TiCl

在吸附相同量的TiCl

图5示出了根据本公开的一些方面的另一示例性阻挡层沉积工艺。在一些实施方式中，阻挡层504之后形成的金属层或金属线502(例如，钨(W))可以使用含氟前体，例如，WF

图6A-图6B是根据本公开的一些方面的用于执行ALD工艺以形成阻挡层的示例性方法600的流程图。在图6A的操作602中，在反应室中提供具有间隔开的电介质层的堆叠层的衬底。间隔开的电介质层的堆叠层可以具有在电介质层之间的间隙。在一些实施方式中，每一个间隙可以在后续工艺中形成金属线。在一些实施方式中，电介质层可以是氧化硅。在操作604中，电介质层的堆叠层暴露于具有第一金属的前体。该前体可以是TaCl

在图6B的操作6082中，执行第一氨处理。在一些实施方式中，在第一氨处理期间，提供填充氨气的氨源，并且氨气的气体压强可以高于200托。在一些实施方式中，氨气的气体压强可以在200托与250托之间。在一些实施方式中，氨气的气体压强可以在210托与230托之间。氨源连接到反应室，以在电介质层暴露于氨气时，在第一氨处理中提供氨气。在一些实施方式中，第一氨处理的处理时间可以小于0.4秒。在一些实施方式中，第一氨处理的处理时间可以在0.1秒与0.4秒之间。在一些实施方式中，第一氨处理的处理时间可以在0.2秒与0.4秒之间。

在操作6084中，在执行第一氨处理之后立即执行第一清除操作。在一些实施方式中，在第一清除操作期间，使氨源与反应室断开连接，并且仍然向反应室提供双氮。在操作6086中，在执行第一清除操作之后立即执行第二氨处理。在一些实施方式中，第二氨处理的工艺可以与第一氨处理的工艺类似，例如，工艺压强或处理时间。在一些实施方式中，第二氨处理的工艺可以不同于第一氨处理的工艺。在操作6088中，在执行第二氨处理之后立即执行第二清除操作。在一些实施方式中，第二清除操作的工艺可以与第一清除操作的工艺类似，例如，工艺压强或者处理时间。在一些实施方式中，第二清除操作的工艺可以不同于第一清除操作的工艺。在一些实施方式中，在执行第二清除操作之后，可以根据实际需求添加更多的氨处理和清除操作。在一些实施方式中，包括操作602-608的工艺可以再重复数次，以形成足够厚度的阻挡层。

通过改进工艺技术、电路设计、编程算法和制造工艺将诸如存储器单元的半导体器件缩放到了更小的尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得具有挑战且成本高昂。结果，平面存储器单元的存储器密度接近上限。三维(3D)存储器器件是其中存储器单元垂直地布置(三维)而不是水平地布置(平面)以增加存储器位密度的器件架构。

为了实现增加存储器密度的目标，增加特定厚度中的金属线的层数扮演着重要的角色。在增加金属线的层数时，在金属线与绝缘层之间的阻挡层的性能已成为重要指标。

图7A-图7H示出了根据本公开的一些方面的示例性半导体结构700的截面，并且图8A-图8B是根据本公开的一些方面的用于制造半导体结构700的示例性方法800的流程图。出于更好地解释本公开的目的，图7A-图7F以及图8A和图8B中的流程图可以一起被参考。在图7A和图7B以及图8A的操作802中，在衬底702上形成电介质堆叠层。图7B示出了图7A中的半导体结构700的沿AA线的截面。电介质堆叠层包括多个第一电介质层706和多个第二电介质层704，并且第一电介质层706和第二电介质层704交替地形成在衬底702上。此外，至少一个沟道结构708形成在半导体结构700中。每一个沟道结构708可以垂直地延伸穿过具有交替的第一电介质层706和第二电介质层704的电介质堆叠层。

应当理解，为了便于说明，在图7A-图7H中未示出沟道结构708的详细结构。在一些实施方式中，沟道结构708包括沟道孔，沟道孔填充有半导体层(例如，作为半导体沟道)以及包括隧道层、存储层(又名电荷捕获层)和阻挡层的复合电介质层(例如，作为存储器薄膜)。第一电介质层706和第二电介质层704可以是绝缘层，其包括但不限于氧化硅(包括掺杂或非掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂电介质材料、通常被称为高介电常数(高k)电介质氧化物的电介质金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、电介质金属氮氧化物及其硅酸盐以及有机绝缘材料。在一些实施方式中，第一电介质层706可以是氧化硅，并且第二电介质层704可以是氮化硅。

如图7C和图8A的操作804中所示，在电介质堆叠层中形成缝隙710，以将电介质堆叠层垂直地分离成多个阵列。缝隙710可以通过任何合适的工艺形成，其包括但不限于干法蚀刻(例如，深反应离子蚀刻(DRIE))或湿法蚀刻。在图7D和图8A的操作806中，从电介质堆叠层去除第二电介质层704，并且保留第一电介质层706。例如，可以使用相对于第一电介质层706具有相对较高的选择性(例如，高于5)的湿法化学蚀刻剂对第二电介质层704进行选择性蚀刻。在一些实施方式中，所保留的第一电介质层706是氧化硅。在操作806之后，形成间隔开的第一电介质层706的堆叠层，并且其具有在第一电介质层706之间的间隙。在一些实施方式中，每一个间隙可以在后续工艺中形成金属层716。

图7E示出了形成在第一电介质层706上的栅极电介质层712。栅极电介质层712可以是用作可以随后形成的控制栅极的控制栅极电介质的电介质材料。在一些实施方式中，栅极电介质层712可以是二氧化硅、氮化硅、氮氧化硅、其他合适的电介质材料和/或其组合。在一些实施方式中，栅极电介质层712可以通过化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、等离子体增强ALD(PEALD)、其他合适的工艺和/或其组合形成。

应当注意，栅极电介质层712是可选的，并且可以根据实际需求形成或省略。参考图7F和图8A的操作808，执行第一沉积工艺，以使用原子层沉积(ALD)工艺在第一电介质层706上形成阻挡层714。阻挡层714在之后的形成金属层的工艺中作为氟阻挡是有效的。在存在栅极电介质层712的情况下，阻挡层714可以直接形成在栅极电介质层712上。在不存在栅极电介质层712的情况下，阻挡层714可以直接形成在第一电介质层706的暴露表面上。

图8B示出了执行第一沉积工艺的操作808的详细过程。在操作8082中，将电介质堆叠层暴露于具有第一金属的前体。前体可以是TaCl

如图7G中所示，在执行第一沉积工艺以形成阻挡层714之后，可以在阻挡层714上形成金属层716。在图7H中，可以执行回蚀工艺，以去除栅极电介质层712、阻挡层714和金属层716的部分，以在第一电介质层706之间形成金属线。

图9A-图9B是根据本公开的一些方面的用于形成半导体器件的示例性方法900的流程图。在操作902中，提供具有氧化物层的衬底。在一些实施方式中，半导体器件是3D存储器器件，并且衬底具有间隔开的氧化物层的堆叠层，在氧化物层之间具有间隙。在一些实施方式中，每一个间隙能够在后续工艺中形成字线。在操作904中，使用具有多个脉冲型氮化操作的原子层沉积(ALD)工艺在氧化物层上形成阻挡层，多个脉冲型氮化操作使用具有高于200托的压强的氨源。此外，图9B的操作9042-9046示出了操作904的详细过程。

在操作9042中，将氧化物层暴露于前体源。在一些实施方式中，前体源可以是四氯化钛(TiCl

图10示出了根据本公开的一些方面的半导体制造设备1000。半导体制造设备1000包括反应室1002，反应室1002具有其中支持衬底1004的衬底支架1006。在一些实施方式中，衬底支架1006可以是加热器，以维持衬底1004的反应温度。在一些实施方式中，衬底1004可以是晶片，并且一些半导体器件可以形成在衬底1004上。半导体制造设备1000还包括抽空单元1008，以维持反应室1002中的反应压强。在一些实施方式中，抽空单元1008可以是包括压强控制阀的真空泵。半导体制造设备1000还包括反应气体供应系统，该系统包括通过气体管线1012连接到反应室1002的前体源、氨源1010以及双氮源。图10示出了通过同一气体管线1012连接到反应室1002的前体源、氨源1010以及双氮源。然而，应当理解，前体源和双氮源可以连接到一条气体管线，并且氨源1010和双氮源可以连接到另一条气体管线。气体管线的量在此处不受限制。

氨源1010填充有具有高于200托的压强的氨气。在一些实施方式中，氨气的气体压强可以在200托与250托之间。在一些实施方式中，氨气的气体压强可以在210托与230托之间。

在一些实施方式中，前体源、氨源1010和双氮源是ALD工艺的反应气体，以在衬底1004上形成电介质层。在一些实施方式中，前体源可以是四氯化钛(TiCl

该脉冲型氮化操作包括氨处理和清除操作。在氨处理中，氨源1010和双氮源被提供到反应室，以与沉积在衬底1002上的前体反应。在一些实施方式中，氨源1010可以是填充有具有高于200托的压强的氨气的罐。在一些实施方式中，氨处理的处理时间可以在0.1秒与0.4秒之间。在一些实施方式中，氨处理的处理时间可以在0.2秒与0.4秒之间。在一些实施方式中，氨源1010填充有具有高于200托的压强的氨气，并且在氨处理中将双氮在气体管线1012中与氨气混合。

在氨处理之后，可以通过断开连接氨源1010以停止氨气的气体供应，并且同时仍然向反应室1002提供双氮源来执行清除操作。脉冲型氮化操作包括将氨处理和清除操作重复数次，以带走副产物并且在衬底1004上保留阻挡层。图10示出了作为前体源的TiCl

根据本公开的一个方面，提供了一种用于在半导体结构中形成阻挡层的方法。提供具有电介质层的衬底。将电介质层暴露于具有第一金属的前体，并且执行脉冲型氮化操作。在脉冲型氮化操作期间，执行第一氨处理。执行第一清除操作，在第一清除操作之后执行第二氨处理，并且在第二氨处理之后执行第二清除操作，以电介质层上形成阻挡层。

在一些实施方式中，在执行第二清除操作之后，执行第三氨处理。在一些实施方式中，在执行第三氨处理之后，执行第三清除操作。在一些实施方式中，重复以下操作以增加阻挡层的厚度：将电介质层暴露于具有第一金属的前体以及执行脉冲型操作。在一些实施方式中，在将电介质层暴露于具有第一金属的前体之后，执行前体清除操作。

在一些实施方式中，在执行第一氨处理时，提供填充具有高于200托的压强的氨气的氨源，将氨源连接到包含电介质层的反应室，并且将电介质层暴露于氨气。在一些实施方式中，在执行第一氨处理时，提供填充具有高于200托的压强的氨气的氨源，提供双氮(N

在一些实施方式中，在执行第二氨处理时，提供填充具有高于200托的压强的氨气的氨源，将氨源连接到反应室，并且将电介质层暴露于氨气。

在一些实施方式中，前体是四氯化钛(TiCl

根据本公开的另一方面，公开了一种用于制造三维(3D)存储器器件的方法。在衬底上形成电介质堆叠层，电介质堆叠层包括多个第一电介质层和多个第二电介质层，并且第一电介质层和第二电介质层交替地形成在衬底上。在电介质堆叠层中形成缝隙，以将电介质堆叠层垂直地分离成多个阵列。去除电介质堆叠层中的第二电介质层，并且使用原子层沉积(ALD)工艺执行第一沉积工艺，以在第一电介质层上形成阻挡层。ALD工艺包括将电介质堆叠层暴露于具有第一金属的前体，以及执行多个脉冲型氮化操作，以在第一电介质层上形成阻挡层。

在一些实施方式中，ALD工艺包括：将电介质堆叠层暴露于具有第一金属的前体；以及执行多个脉冲型氮化操作，以在第一电介质层上形成阻挡层。在一些实施方式中，多个脉冲型氮化操作中的每一个包括：使用具有高于200托的压强的氨源执行氨处理；以及在执行氨处理之后立即执行清除操作。

在一些实施方式中，在将电介质堆叠层暴露于具有第一金属的前体之后，执行前体清除操作。在一些实施方式中，在执行第一沉积工艺之后，重复第一沉积工艺，以增加阻挡层的厚度。在一些实施方式中，第一电介质层是氧化硅层，并且第二电介质层是氮化硅层。

在一些实施方式中，前体是四氯化钛(TiCl

在一些实施方式中，在执行第一氨处理时，提供填充具有高于200托的压强的氨气的氨源，将氨源连接到包含电介质层的反应室，并且将电介质层暴露于氨气小于0.4秒。在一些实施方式中，反应室还填充有双氮(N

根据本公开的又一方面，公开了一种用于形成半导体器件的方法。提供衬底。使用具有多个脉冲型氮化操作的原子层沉积(ALD)工艺在衬底上形成阻挡层。

在一些实施方式中，在ALD工艺期间，将衬底暴露于前体源，执行第一清除工艺，并且执行多个脉冲型氮化操作。在一些实施方式中，该方法重复以下操作以提高阻挡层的厚度：将衬底暴露于前体源，执行第一清除工艺，以及执行多个脉冲型氮化操作。

在一些实施方式中，多个脉冲型氮化操作中的每一个包括：通过提供具有高于200托的压强的氨源而对氧化物层执行氨处理；以及执行第二清除工艺。

在一些实施方式中，在将衬底暴露于前体源时，将前体源和双氮提供到包含衬底的反应室。在一些实施方式中，在将衬底暴露于前体源时，将四氯化钛(TiCl

在一些实施方式中，在执行氨处理时，提供填充具有高于200托的压强的氨气的氨源，将氨源连接到包含衬底和双氮的反应室，并且将衬底暴露于氨气。在一些实施方式中，在执行第一氨处理时，提供填充具有高于200托的压强的氨气的氨源，提供双氮(N

根据本公开的再一方面，公开了一种半导体制造设备。该半导体制造设备包括：反应室；位于反应室中以支持衬底的衬底支架；通过气体管线连接到反应室的前体源；通过气体管线连接到反应室的具有高于200托的压强的氨源；以及通过气体管线连接到反应室的双氮源。前体源、氨源和双氮源被配置为实施原子层沉积(ALD)工艺，以衬底上形成阻挡层，并且氨源和双氮源被配置为实施ALD工艺中的多个脉冲型氮化操作。

在一些实施方式中，氨源和双氮源被提供到反应室并且被配置为对衬底执行氨处理，并且双氮源被提供到反应室并且被配置为执行清除操作。氨源和双氮源被配置为执行氨处理和清除操作不止一次。

在一些实施方式中，氨源填充有具有高于200托的压强的氨气，并且在脉冲型氮化操作中双氮在气体管线中与氨气混合。在一些实施方式中，前体源是四氯化钛(TiCl

可以容易地修改具体实施方式的前述描述和/或使其适于各种应用。因此，基于本文呈现的教导和指导，此类适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。

本公开的广度和范围不应由上述示例性实施例中的任何一个限制，而应仅根据所附权利要求及其等同物来限定。