分栅快闪存储器的制备方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种分栅快闪存储器的制备方法。

背景技术

快闪存储器为一种非易失性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失。如今快闪存储器己经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。其中，按照栅极结构分类，快闪存储器主要分为分栅结构和叠栅结构。相比叠栅快闪存储器，分栅快闪存储器编程效率较高，且字线的结构可以避免"过擦除。故目前分栅快闪存储器被广泛应用于手机、笔记本、掌上电脑和U盘等移动和通讯设备中。

但现有的分栅快闪存储器中，由于有源区与浅沟槽隔离相接的边界处，有源区的字线和浮栅层的开启电压偏低，且浮栅层与字线之间的沟道长度偏短，所以在该边界处易产生漏电流，漏电流进入器件后会造成编程串扰失效。

因此，需要一种新的分栅快闪存储器的制备方法，以缓解因漏电流而造成的编程串扰失效问题，从而提高器件性能。

发明内容

本发明的目的在于提供一种分栅快闪存储器的制备方法，以解决因漏电流而造成的编程串扰失效问题。

为解决上述技术问题，本发明提供一种分栅快闪存储器的制备方法，包括：

提供一衬底，所述衬底上依次形成有浮栅层和硬掩模层；

形成若干沟槽，所述沟槽依次贯穿所述硬掩模层以及所述浮栅层，并暴露部分所述衬底；

对所述沟槽底部的衬底表层执行反型离子注入工艺，以在所述沟槽的底部形成势垒层；

继续刻蚀所述沟槽底部的部分厚度的衬底，以使所述沟槽延伸至所述衬底内，且在所述沟槽外围保留部分所述势垒层；

采用绝缘介质填充所述沟槽，以形成浅沟槽隔离结构。

可选的，在所述的分栅快闪存储器的制备方法中，在执行离子注入工艺中，采用的注入离子包括硼离子，且注入能量范围为20KeV～30KeV，离子浓度范围为20×10

可选的，在所述的分栅快闪存储器的制备方法中，在所述形成若干沟槽的步骤中，采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述硬掩模层和所述浮栅层，以形成各个所述沟槽。

可选的，在所述的分栅快闪存储器的制备方法中，在所述衬底与所述浮栅层之间还形成有第一氧化层。

可选的，在所述的分栅快闪存储器的制备方法中，在所述形成若干沟槽中，所述沟槽依次贯穿所述硬掩模层、所述浮栅层以及所述第一氧化层，并刻蚀停止在所述衬底的表面上。

可选的，在所述的分栅快闪存储器的制备方法中，所述绝缘介质包括氧化物。

可选的，在所述的分栅快闪存储器的制备方法中，在形成浅沟槽隔离结构之后，所述分栅快闪存储器的制备方法还包括：

刻蚀由所述浅沟槽隔离结构定义出的各个有源区上方的所述硬掩模层、所述浮栅层以及部分厚度的所述衬底，以形成相应的第一开口；

形成填充在所述第一开口中的擦除栅；

去除各个所述有源区的衬底表面上的部分所述硬掩模层和所述浮栅层，并保留所述擦除栅两侧的部分所述硬掩模层和所述浮栅层，以形成第二开口。

可选的，在所述的分栅快闪存储器的制备方法中，在形成所述擦除栅之前，所述分栅快闪存储器的制备方法还包括：

在所述第一开口内形成第二氧化层；

对所述第一开口底部的衬底执行离子注入工艺，以在所述第一开口底部的衬底内形成源极。

可选的，在所述的分栅快闪存储器的制备方法中，在形成所述第二开口之后，所述分栅快闪存储器的制备方法还包括：

形成填充在所述第二开口中的字线；

形成字线侧墙，所述字线侧墙覆盖在所述字线背向所述擦除栅的一侧侧壁上。

可选的，在所述的分栅快闪存储器的制备方法中，在形成所述字线侧墙之后，所述分栅快闪存储器的制备方法还包括：

以所述字线侧墙为阻挡，对所述字线侧墙背向所述字线一侧的所述衬底执行离子注入工艺，以形成漏极。

综上所述，本发明提供一种分栅快闪存储器的制备方法。所述方法包括：提供一衬底，所述衬底上依次形成有浮栅层和硬掩模层。形成若干沟槽，所述沟槽依次贯穿所述硬掩模层以及所述浮栅层，并暴露部分所述衬底。对所述沟槽底部的衬底表层执行反型离子注入工艺，以在所述沟槽的底部形成势垒层。继续刻蚀所述沟槽底部的部分厚度的衬底，以使所述沟槽延伸至所述衬底内，且在所述沟槽外围保留部分所述势垒层。采用绝缘介质填充所述沟槽，以形成浅沟槽隔离结构。因此，本发明在填充所述沟槽之前，对所述沟槽执行反型离子注入工艺，以在所述沟槽的底部形成势垒层，避免漏电流进入器件中，造成编程串扰失效，从而提高了器件性能。

附图说明

图1是本发明实施例中的分栅快闪存储器的制备方法流程图；

图2～图6是本发明实施例中的分栅快闪存储器的制备方法中各步骤中半导体结构示意图；

图7是本发明实施例中的形成器件后的半导体结构俯视图；

图8是图7中A-A’的剖视图；

图9是图7中B-B’的剖视图；

其中，附图标记如下：

10-衬底；101-势垒层；11-第一氧化层；12-浮栅层；13-硬掩模层；14-浅沟槽隔离结构；15-第二氧化层；16-擦除栅；17-第三氧化层；18-字线；19-第四氧化层；20-字线侧墙；P-沟槽；S-源极；D-漏极。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种分栅快闪存储器的制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。

为解决上述技术问题，本实施例提供一种分栅快闪存储器的制备方法，请参阅1，包括：

步骤一S10：提供一衬底，所述衬底上依次形成有浮栅层和硬掩模层。

步骤二S20：形成若干沟槽，所述沟槽依次贯穿所述硬掩模层以及所述浮栅层，并暴露部分所述衬底。

步骤三S30：对所述沟槽底部的衬底表层执行反型离子注入工艺，以在所述沟槽的底部形成势垒层。

步骤四S40：继续刻蚀所述沟槽底部的部分厚度的衬底，以使所述沟槽延伸至所述衬底内，且在所述沟槽外围保留部分所述势垒层。

步骤五S50：采用绝缘介质填充所述沟槽，以形成浅沟槽隔离结构。

以下结合附图2-9,具体阐述本实施例提供一种分栅快闪存储器的制备方法。

步骤一S10：请参阅图2，提供一衬底10，所述衬底10上依次形成有浮栅层12和硬掩模层13。

其中，所述衬底10可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，进一步的，所述衬底100可选为绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。所述浮栅层12的材质包括但不限于为多晶硅。所述硬掩模层的材质包括但不限于为氮化硅。

进一步的，在所述衬底10与所述浮栅层12之间还形成有第一氧化层11。所述第一氧化层11的材质包括二氧化硅，用于保护所述衬底10，并隔离所述衬底10与所述浮栅层12。

步骤二S20：请参阅图3，形成若干沟槽P，所述沟槽P依次贯穿所述硬掩模层13以及所述浮栅层12，并暴露部分所述衬底10。

可选的，采用干法刻蚀工艺或湿法刻蚀工艺依次刻蚀所述硬掩模层13、所述浮栅层12以及所述第一氧化层11，并刻蚀停止在所述衬底10的表面上，形成所述沟槽。当采用干法刻蚀工艺时，可选用六氟化硫、氩气或四氟化碳等常用刻蚀气体刻蚀所述硬掩模层13；采用溴化氢和氧气的混合气体等刻蚀所述浮栅层12；采用三氟甲烷等刻蚀气体刻蚀所述第一氧化层11。当采用湿法刻蚀工艺时，可选用热磷酸刻蚀所述硬掩模层，采用氢氟酸或氢氟酸与硝酸的混合液刻蚀所述浮栅层12和所述第一氧化层11。

步骤三S30：请参阅图4，对所述沟槽P底部的衬底10表层执行反型离子注入工艺，以在所述沟槽P的底部形成势垒层101。

其中，在执行离子注入工艺中，采用的注入离子包括硼离子，且注入能量范围为20KeV～30KeV，离子浓度范围为20×10

步骤四S40：请参阅图5，继续刻蚀所述沟槽P底部的部分厚度的衬底10，以使所述沟槽P延伸至所述衬底10内，且在所述沟槽P外围保留部分所述势垒层101。可选的，采用干法刻蚀工艺或湿法刻蚀工艺，以延伸所述沟槽P至衬底10内。

步骤五S50：请参阅图6，采用绝缘介质填充所述沟槽P，以形成浅沟槽隔离结构14。

其中，所述绝缘介质为氧化物，例如二氧化硅。进一步的，可采用化学气相沉积形成所述二氧化硅。

在形成浅沟槽隔离结构14之后，所述分栅快闪存储器的制备方法还包括：

请参阅图7-8，其中图8为图7中A-A’处的剖面图。刻蚀由所述浅沟槽隔离结构14定义出的各个有源区上方的所述硬掩模层13、所述浮栅层12、所述第一氧化层11以及部分厚度的所述衬底10，以形成相应的第一开口。然后在所述第一开口内形成第二氧化层15，所述第二氧化层15覆盖所述开口的侧壁以及底部。可选的，所述第二氧化层的材质包括氧化硅。其次，对所述第一开口底部的衬底10执行离子注入工艺，以在所述第一开口底部的衬底10内形成源极S。然后，形成擦除栅16，所述擦除栅16填充所述第一开口并覆盖于所述第二氧化层15上。在所述擦除栅16的顶表面通过热氧化工艺形成第三氧化层17，以保护所述擦除栅16。

形成所述源极S之后,去除各个所述有源区的衬底10表面上的部分所述硬掩模层13和所述浮栅层12，并保留所述擦除栅16两侧的部分所述硬掩模层13和所述浮栅层12，以形成第二开口。然后，形成填充在所述第二开口中的字线18。所述字线18覆盖所述硬掩模层13和所述浮栅层14裸露出的侧壁。形成字线18之后，形成第四氧化层18以及字线侧墙20，所述第四氧化层19覆盖所述字线18的顶表面，所述字线侧墙20覆盖在所述字线18背向所述擦除栅16的一侧侧壁上。其中所述第四氧化层19和所述字线侧墙20均用于保护所述字线18。可选的，所述第四氧化层19的材质包括二氧化硅。所述字线侧墙20的材质包括氮化硅。最后，以所述字线侧墙20为阻挡，对所述字线侧墙20背向所述字线18一侧的所述衬底10执行离子注入工艺，以形成漏极D。

进一步的，请参阅图7和图9，图7形成器件后的半导体结构俯视图，图9是图7中B-B’的剖视图。其中，图7中所标注的虚线矩形圈处，为执行离子注入后产生势垒层101的位置，所述势垒层101用于避免漏电流的干扰有源区中的器件。

综上所述，本实施例提供一种分栅快闪存储器的制备方法。所述方法包括：提供一衬底10，所述衬底10上依次形成有浮栅层12和硬掩模层13。形成若干沟槽P，所述沟槽P依次贯穿所述硬掩模层13以及所述浮栅层12，并暴露部分所述衬底10。对所述沟槽P底部的衬底10表层执行反型离子注入工艺，以在所述沟槽P的底部形成势垒层101。继续刻蚀所述沟槽P底部的部分厚度的衬底10，以使所述沟槽P延伸至所述衬底10内，且在所述沟槽P外围保留部分所述势垒层101。采用绝缘介质填充所述沟槽P，以形成浅沟槽隔离结构14。因此，本实施例在填充所述沟槽P之前，对所述沟槽P执行反型离子注入工艺，以在所述沟槽P的底部形成势垒层101，避免漏电流进入器件中，造成编程串扰失效，从而提高了器件性能。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。