半导体封装装置及其制造方法

技术领域

本公开涉及半导体封装技术领域，具体涉及半导体封装装置及其制造方法。

背景技术

目前高阶产品所对应的基板层数越来越多。例如，5G(5th generation mobilenetworks，第五代移动通信技术)应用中的FCBGA(Flip Chip Ball Grid Array，倒装芯片球栅格阵列)对应的基板层数可能大于12层。为此出现了FOSub(Fan-Out Substrate)基板，其主要是通过采用FO(Fan-Out，扇出)层(或称为重布线层、细线路层)取代部分的基板(Substrate)线路层以减少基板层数，其中FO层一般是通过粘胶层方式接合到基板线路结构。

发明内容

本公开提出了半导体封装装置及其制造方法。

第一方面，本公开提供了一种半导体封装装置，包括：

衬底，具有第一表面和与所述第一表面相对的第二表面，所述第一表面设置的衬底上电连接件电连接所述第二表面设置的衬底下电连接件；

至少两个间隔物，设置于所述第一表面，且所述间隔物的高度大于等于各所述衬底上电连接件的高度；

粘合层，包围所述第一表面、所述衬底上电连接件和各所述间隔物；

衬底重布线层，设置于所述粘合层和所述间隔物上。

导电导孔，暴露于所述衬底重布线层的上表面向所述衬底延伸并接触所述衬底上电连接件。

在一些可选的实施方式中，所述间隔物的材料强度为10到100兆帕斯卡。

在一些可选的实施方式中，所述间隔物是通过非导电胶或非导电薄膜粘合至所述第一表面。

在一些可选的实施方式中，所述间隔物为圆柱形间隔物或长方体性间隔物。

在一些可选的实施方式中，所述圆柱形间隔物的高度大于两倍所述圆柱形间隔物的水平截面直径，所述长方体形间隔物的高度大于两倍所述长方形间隔物的任一水平截面边长。

在一些可选的实施方式中，所述圆柱形间隔物的水平截面直径或者所述长方体性间隔物的任一水平截面边长大于两倍所述衬底重布线层中线路的线宽加线距之和，或者大于两倍所述衬底上电连接件的线宽加线距之和。

在一些可选的实施方式中，所述衬底重布线层的线宽/线距小于2/2微米，所述衬底重布线层的均匀度小于5％。

在一些可选的实施方式中，所述衬底上电连接件的线宽/线距大于10/10微米，所述第一表面高度的均匀度大于20％。

在一些可选的实施方式中，所述半导体封装装置还包括第一焊垫，设置于所述衬底重布线层远离所述衬底的上表面且电连接所述衬底重布线层。

在一些可选的实施方式中，所述半导体封装装置还包括芯片，所述芯片设置于所述衬底重布线层的上表面且电连接所述第一焊垫。

在一些可选的实施方式中，所述芯片接近所述衬底重布线层的方向设置有芯片重布线层，所述芯片通过所述芯片重布线层电连接所述第一焊垫。

在一些可选的实施方式中，所述衬底重布线层和所述第一表面之间的距离小于20微米。

在一些可选的实施方式中，所述粘合层为B阶段介电材。

在一些可选的实施方式中，所述间隔物与所述衬底上电连接件的最小水平距离大于等于5微米，所述间隔物与所述衬底上重布线层中线路图案的最小水平距离大于等于2微米。

在一些可选的实施方式中，所述半导体封装装置中所述间隔物的数量、所述间隔物的降服强度和材料强度、所述间隔物的水平截面面积以及将所述衬底重布线层接合至所述衬底的接合力之间满足以下公式：

Sy≤Fm/A(公式1)

Fm/(nA)≤Sp(公式2)

其中，Sy和Sp分别为所述间隔物的降服强度和材料强度，所述Fm为将所述衬底重布线层接合至所述衬底的接合力，n为所述半导体封装装置中所述间隔物的数量，A为所述间隔物的水平截面面积。

在一些可选的实施方式中，将所述衬底重布线层接合至所述衬底的接合力为5到50牛顿。

在一些可选的实施方式中，所述衬底重布线层包括至少一层线路。

在一些可选的实施方式中，所述半导体封装装置还包括线路图案，设置于所述衬底重布线层的上表面且电连接所述衬底重布线层。

在一些可选的实施方式中，所述半导体封装装置还包括设置于所述粘合层的以下至少一项：无源元件，打线。

在一些可选的实施方式中，所述间隔物包括间隔物内芯和包围所述间隔物内芯的间隔物涂层，所述间隔物涂层为金属涂层或非金属涂层。

在一些可选的实施方式中，所述间隔物的高度大于等于20微米。

第二方面，本公开提供了一种制造半导体封装装置的方法，包括：

将衬底重布线层通过粘合层接合至衬底，以使所述衬底重布线层电连接所述衬底上电连接件，所述衬底具有第一表面和与所述第一表面相对的第二表面，所述第一表面设置的衬底上电连接件电连接所述第二表面设置的衬底下电连接件，所述第一表面上设置有至少两个间隔物，且所述间隔物的高度大于等于各所述衬底上电连接件的高度，所述衬底重布线层的上表面设置有种子层和载板；

移除所述衬底重布线层上的载板，以及蚀刻掉所述衬底重布线层上的种子层；

从所述衬底重布线层的上表面向所述衬底方向钻孔，以形成贯穿所述衬底重布线层和所述粘合层并接触所述衬底上电连接件的通孔；

在所述衬底重布线层和所述通孔上表面制作种子层；

涂覆光刻胶后光刻以暴露所述通孔，以及在所述通孔内形成金属层后移除光刻胶，以得到所述半导体封装装置。

在一些可选的实施方式中，所述衬底重布线层是通过如下制程得到的：

在载板上形成种子层；

在所述种子层上形成介电层；

对所述介电层进行光刻后制作焊垫；

在所述介电层和所述焊垫上再次形成种子层；

涂覆光刻胶后光刻再形成线路层后移除光刻胶，以得到所述衬底重布线层。

在一些可选的实施方式中，所述间隔物是通过胶水粘合至所述第一表面的。

在一些可选的实施方式中，所述方法还包括：

取芯片并将所述芯片键合至所述衬底重布线层；

在所述衬底重布线层和所述芯片之间填入底部填充剂。

现有技术中在FO层接合到基板时，可能会出现以下问题：

(1)接合过程中产生偏移，导致二者接合面积变小，电性能降低。

(2)基板上焊垫的高度变化较大：例如，通常情况下基板上焊垫的均匀度(Uniformint)大于20％。这将导致在将FO层接合至基板时，可能出现两种情况：第一，接合力较小导致FO层的导电柱距离基板较远而出现高度较低的基板上焊垫未接触上FO层，造成冷焊；第二，接合力较大导致FO层的导电柱被基板压弯产生变形，导致FO层上导电柱未接触到基板上焊垫。

(3)因FO层和基板之间的热膨胀系数(CTE，Coefficient of Thermal Expansion)不同而导致基板翘曲形变，进而造成FO层上的线路或导电孔无法连接到基板上焊垫。

综合所述，目前FOSub基板可能会出现断路、超越阻力、没有功能以及信号错误等电性功能问题，继而导致整体产品的良率较低。

为了解决上述在扇出型封装中可能出现的问题，本公开提供的半导体封装装置及其制造方法，通过在基板和FO层之间设置间隔物，实现了在基板表面焊垫高度变化较大(例如均匀度大于20％)、以及可能出现翘曲的情况下，都能提高FO层与基板之间的连接可能性。以及通过利用导电孔连接FO层和基板，而不是利用导电柱连接，由于导电孔(Conductive)相对于导电柱(Pillar)在制程上更容易控制精细度，避免了现有技术中采用导电柱可能会出现的冷焊、导电柱损坏或变形以及键合面积减小的问题。即，整体上可以提高产品良率。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：

图1A、1B、1C、1D、1E、1F、1G、1H是根据本公开的半导体封装装置1a、1b、1c、1d、1e、1f、1g、1h的纵向截面结构示意图；

图1I和1J分别是根据本开的半导体封装装置的一个实施例1a中矩形虚线框r1和r2的局部放大示意图；

图2A-1、2A-2、2B、2C、2D、2E、2F、2G、2H、2I、2J是根据本公开的半导体封装装置的一个实施例在各个阶段制造的纵向截面结构示意图；

图3A-3G是根据本公开的衬底重布线层的一个实施例在各个制造阶段的纵向截面示意图；

图4A-4C是根据本公开的衬底的一个实施例在各个制造阶段的纵向截面示意图；

符号说明：

11 衬底； 13 粘合层；

11a 第一表面； 14 衬底重布线层；

11b 第二表面； 14a 衬底重布线层的上表面；

11c 衬底上电连接件； 141 第一焊垫；

11d 衬底下电连接件； 142 线路图案；

12 间隔物； 143 衬底重布线层线路；

121 间隔物内芯； 1431 衬底重布线层线路阻挡层；

122 间隔物涂层； 1432 衬底重布线层线路导电迹线；

h 间隔物高度； 15 导电导孔；

w 圆柱形间隔物的水平截面直径； 16 芯片；

d1 间隔物与衬底上电连接件的水平距离； 161 芯片重布线层；

d2 间隔物与衬底上重布线层中线路图案的水平距离； 17 无源元件；

18 打线； 19 载板；

20 种子层； 21 介电层；

22 光刻胶； 23 粘合胶；

24 底部填充剂。

具体实施方式

下面结合附图和实施例对说明本发明的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本发明所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。

需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。

还需要说明的是，本公开的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，而水平截面可以为对应上视图方向截面。

另外，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。

参考图1A，图1A示出了根据本公开的半导体封装装置的一个实施例1a的纵向截面结构示意图。

如图1A所示，半导体封装装置1a包括：衬底11、至少两个间隔物12、粘合层13、衬底重布线层14和导电导孔15，其中：

衬底11，具有第一表面11a和与第一表面11a相对的第二表面11b，第一表面11a设置的衬底上电连接件(Electrical connector)11c电连接第二表面11b设置的衬底下电连接件(Electrical connector)11d。例如，衬底上电连接件11c和衬底下电连接件11d可以是焊料球(Solder ball)、焊料凸块(Solder bump)、导电柱(Conductive Pillar)、焊垫(Solder Pad)等。

衬底11可以是各种类型的衬底，本公开对此不做具体限定。衬底11可包括有机物和/或无机物，其中有机物例如可以是：聚酰胺纤维(Polyamide，PA)、聚酰亚胺(Polyimide，PI)、环氧树脂(Epoxy)、聚对苯撑苯并二噁唑(Poly-p-phenylene benzobisoxazole，PBO)纤维、FR-4环氧玻璃布层压板、PP(PrePreg，预浸材料或称为半固化树脂、半固化片)、ABF(Ajinomoto Build-up Film)等，而无机物例如可以是硅(Si),玻璃(glass)，陶瓷(ceramic)，氧化硅，氮化硅，氧化钽等。

衬底11还可以是例如印刷电路板，比如纸基铜箔层合物、复合铜箔层合物或聚合物浸渍的玻璃纤维基铜箔层合物等。

衬底11还可包括互连结构(Interconnection)，比如导电迹线(Conductivetrace)等。

间隔物12，设置于第一表面11a。这里，间隔物12可以是各种弹性材料。间隔物12的数量为至少两个，且各间隔物12的高度(如图1A所示h)可以相同且高度大于等于各衬底上电连接件11c的高度。进而，在将衬底重布线层接合到衬底时，不需考虑各衬底上电连接件11c的高度，只需考虑间隔物12的高度，降低了接合制程难度。

粘合层13，包围第一表面11a、衬底上电连接件11c和各间隔物12。粘合层13用于将各间隔物12固定接合至衬底11的第一表面11a。

衬底重布线层14，设置于粘合层13和间隔物12上。衬底重布线层14可以是由导电迹线和介电材料(Dielectric)组成的重布线层(RDL，Redistribution Layer)。

导电导孔15，暴露于衬底重布线层14的上表面向衬底11延伸并接触衬底上电连接件11c。这里，导电导孔15可以中可以填充例如金属或金属合金的导电材料，这里，金属例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。导电导孔15的数量可以是至少一个。导电导孔15用于将衬底重布线层14电连接到衬底11。

本公开提供的上述实施例提供的半导体封装置1a可以实现的技术效果包括但不限于：第一，通过设计高度大于各衬底上电连接高度的至少两个支撑物，且支撑物为弹性材料，无论衬底有无翘曲或者各衬底上电连接件高度变化较大，支撑物都可以支撑衬底重布线层和衬底之间的间隙，进而可以避免断路、冷焊等电性连接问题；第二，通过采用导电导孔而不是导电柱连接衬底重布线层和衬底，可以避免导电柱连接可能导致的导电柱未连接或者导电柱损坏或变形等问题。综上所述，半导体封装置1a可以提高产品良率。

在一些可选的实施方式中，各间隔物12的材料强度可以为10到100兆帕斯卡之间。继而，间隔物12可以更好地抵抗衬底重布线层14接合到衬底过程所产生的接合力。

在一些可选的实施方式中，间隔物12可以是通过非导电胶(Non conductivepaste)或非导电薄膜(Non conductive film)粘合至第一表面11a的。

在一些可选的实施方式中，间隔物12可以为圆柱形间隔物或长方体性间隔物。

在一些可选的实施方式中，圆柱形间隔物的高度(如图1A所示h)可大于两倍圆柱形间隔物的水平截面直径(如图1A所示w)。而长方体形间隔物的高度可大于两倍长方形间隔物的任一水平截面边长，例如水平截面矩形的长边边长。基于该可选实施方式，可以兼顾间隔物在半导体封装装置中的水平占用面积大小和支撑性能。如果间隔物的高度相对其水平截面面积太小，将导致间隔物可能因重心不稳倾倒或者间隔物占用面积较大，影响封装整体尺寸。

在一些可选的实施方式中，圆柱形间隔物的水平截面直径或者长方体性间隔物的任一水平截面边长可大于两倍衬底重布线层中线路的线宽加线距之和，或者大于两倍衬底上电连接件的线宽加线距之和。这样是考虑到支撑物的水平截面可以跨过至少两个衬底重布线层中线路，或者可以跨过至少两个衬底上电连接件，进而保证间隔物不会倾斜倒掉，进而失去支撑功能。

在一些可选的实施方式中，衬底重布线层14的线宽/线距(Line/Space)可小于2/2微米，而且衬底重布线层14的均匀度可小于5％。即，该半导体封装装置的是将高水平精细的重布线层键合到衬底表面，适用于高阶产品需求。

在一些可选的实施方式中，衬底上电连接件11c的线宽/线距大于10/10微米，而第一表面11a高度的均匀度可大于20％。即，在衬底上电连接件11c的线宽/线距大于10/10微米的情况下，即使第一表面11a高度变化较大，由于设计了间隔物12和导电导孔15该半导体封装装置仍可以实现良好电性连接。

在一些可选的实施方式中，半导体封装装置1a还可包括第一焊垫141，设置于衬底重布线层14远离衬底11的上表面且电连接衬底重布线层14。继而，衬底重布线14上表面还可以通过第一焊垫141接合其他电子元件，以实现将上述所接合的其他电子元件可以通过衬底重布线层14电连接到衬底11。

在一些可选的实施方式中，衬底重布线层14的下表面和第一表面11a之间的距离小于20微米。即二者之间间隙为超小间隙。基于该可选实施方式，可选地，粘合层13可以为B阶段介电材。这样，粘合层13除了可以起到粘合作用，还可以用于在衬底重布线层14和衬底11之间提供对衬底上电连接件13起到增强固定作用的加强层。

在一些可选的实施方式中，间隔物12与衬底上电连接件11c的最小水平距离(如图1A中所示d1)大于等于5微米，间隔物12与衬底上重布线层14中线路图案142的最小水平距离(如图1A中所示d2)大于等于2微米。这是考虑到将衬底重布线层14键合到衬底11的键合精度以及衬底上重布线层14的线路图案142的长度容错误差而综合设置的。

在一些可选的实施方式中，半导体封装装置1a中间隔物12的数量、间隔物12的降服强度和材料强度、间隔物12的水平截面面积以及将衬底重布线层14接合至衬底11的接合力之间满足以下公式：

Sy≤Fm/A(公式1)

Fm/(nA)≤Sp(公式2)

其中，Sy和Sp分别为间隔物12的降服强度和材料强度，Fm为将衬底重布线层14接合至衬底11的接合力，n为半导体封装装置1a中间隔物12的数量，A为间隔物的水平截面面积。从公式1可以看出，间隔物12的降服强度Sy小于等于将衬底重布线层14接合至衬底11的接合力对一个间隔物12的水平截面所造成的压强，表明即使只有一个间隔物12与衬底重布线层14接触，该一个间隔物12也不会损坏。从公式2可以看出，间隔物12的材料强度Sp大于等于将衬底重布线层14接合至衬底11的接合力对n个间隔物12中每个间隔物12的水平截面所造成的压强，表明在所有间隔物12与衬底重布线层14接触时，每个间隔物12都不会损坏。

在一些可选的实施方式中，将衬底重布线层14接合至衬底11的接合力为5到50牛顿。这是考虑到现有接合制程能力而设置的。

在一些可选的实施方式中，间隔物12的高度可大于等于20微米。这是考虑到衬底上表面电连接件11c的最大厚度一般为15微米，而衬底重布线层14的底部导电迹线的最大厚度一般为3微米，为了覆盖两者之间的空隙，因此可设计间隔物12的高度可大于等于20微米。

继续参考图1B，图1B所示的半导体封装装置1b类似于图1A中所示的半导体封装装置1a，不同之处在于：半导体封装装置1b还可以包括芯片16，芯片16设置于衬底重布线层14的上表面且电连接第一焊垫141。进而，芯片16可以通过电连接第一焊垫141而电连接衬底布线层14，再通过导电导孔15电连接到衬底11。

在一些可选的实施方式中，芯片16接近衬底重布线层14的方向可以设置有芯片重布线层161，芯片16通过芯片重布线层161电连接第一焊垫。进而，可实现通过芯片重布线层161实现对芯片16进行扇出，以增加芯片16的I/O(Input/Output，输入/输出)数量。

继续参考图1C，图1C所示的半导体封装装置1c类似于图1A中所示的半导体封装装置1c，不同之处在于：半导体封装装置1c中衬底重布线层14包括至少一层线路143。

继续参考图1D，图1D所示的半导体封装装置1d类似于图1A中所示的半导体封装装置1a，不同之处在于：半导体封装装置1d还可以包括线路图案142，设置于衬底重布线层14的上表面14a且电连接衬底重布线层14。

继续参考图1E和1F，图1E和1F所示的半导体封装装置1e和1f类似于图1A中所示的半导体封装装置1a，不同之处在于：半导体封装装置1e和1f中还包括设置于粘合层13的无源元件17。

继续参考图1G，图1G所示的半导体封装装置1g类似于图1A中所示的半导体封装装置1a，不同之处在于：半导体封装装置1g中还包括设置于粘合层13的打线18。

继续参考图1H，图1H所示的半导体封装装置1h类似于图1A中所示的半导体封装装置1a，不同之处在于：半导体封装装置1h的间隔物12包括间隔物内芯121和包围间隔物内芯121的间隔物涂层122，间隔物涂层122为金属涂层或非金属涂层。

请参考图1I和图1J，图1I和图1J是根据本开的半导体封装装置1a中矩形虚线框r1和r2的局部放大示意图。如图1I和图1J所示，衬底重布线层线路143可以包括阻挡层1431和导电迹线1432。其中，阻挡层1431用于阻挡导电迹线1432侵入衬底重布线层14中介电材，阻挡层1431可以提高导电迹线1432与衬底重布线层14中介电材之间的接合力。阻挡层1431例如可以是钛(Ti)，钨(W)，镍(Ni)等，而导电迹线1432例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。

图2A-1、2A-2、2B、2C、2D、2E、2F、2G、2H、2I、2J是根据本公开的半导体封装装置的一个实施例在各个阶段制造的半导体封装装置4a、4b、4c、4d、4e、4f、4g、4h、4i和4j的纵向截面结构示意图。为了更好地理解本公开的各方面，已简化各图。

参考图2A-1和图2A-2，将衬底重布线层14通过粘合层13接合至衬底11，以使衬底重布线层14电连接衬底上电连接件11c。

其中，衬底11具有第一表面11a和与第一表面11a相对的第二表面11b，第一表面11a设置的衬底上电连接件11c电连接第二表面11b设置的衬底下电连接件11d，第一表面11a上设置有至少两个间隔物12，且间隔物12的高度大于等于各衬底上电连接件11c的高度。间隔物12可以是通过粘合胶粘合到衬底11。

而衬底重布线层14的上表面设置有种子层(Seed Layer)20和载板(Carrier)19。可选地，衬底重布线层还可以设置有介电层21和衬底重布线层线路143，而衬底重布线层线路143可以包括阻挡层1431和导电迹线1432。

如图2A-2所示，可以同时将多个面积较小的设置有种子层20和载板19的衬底重布线层14分别通过粘合层13粘合到面积更大的同一个衬底11，而衬底11上设置有多个相应的间隔物12，以使每个衬底重布线层14电连接衬底上不同的电连接件11c。这里，衬底重布线层14的面积例如可以是300平方毫米，而衬底11的面积例如可以是600平方毫米。通过该方式可以提高产能降低成本。

参考图2B，移除衬底重布线层14上的载板19。

制程上具体可以采用激光或类似技术实现去除载板19。

参考图2C，蚀刻掉衬底重布线层14上的种子层20。

蚀刻具体可以采用干刻或者湿刻法蚀刻掉种子层20。

参考图2D，从衬底重布线层14的上表面14a向衬底11方向钻孔，形成贯穿衬底重布线层14和粘合层13并接触衬底上电连接件11c的通孔。

例如，可以采用激光钻孔或类似技术钻孔。

参考图2E，在衬底重布线层14和通孔15上表面制作种子层20。

参考图2F，涂覆光刻胶22。

参考图2G，光刻以暴露通孔15，在通孔15内形成金属层后移除光刻胶22，以及蚀刻掉种子层20以得到半导体封装装置2g。

在通孔内形成金属层可采用例如溅射(sputtering)，电镀(plating)，化学镀(Electroless plating)等或类似技术。金属层例如可以是金(Au)、银(Ag)、铝(Al)、镍(Ni)、钯(Pd)、铜(Cu)或其合金。

后续，也可以参考图2H，取芯片16。

继续参考图2I，将芯片16键合至衬底重布线层14。

这里，芯片16也可以包括芯片重布线层161。在键合时，可以将芯片重布线层161朝向衬底重布线层14的方向，衬底重布线层14远离衬底11的上表面14a设置有第一焊垫141。键合后，芯片16可通过芯片重布线层161电连接第一焊垫141。

在键合制程上例如可以采用倒装芯片焊接(Flip Chip Bonding，FCB)、热压焊接(Thermal Compression Bonding，FCB)或类似技术。

参考图2J，在衬底重布线层14和芯片16之间填入底部填充剂24。

填充底部填充剂(Underfill)24可以提高保护芯片16的底部，以及提高衬底重布线层14和芯片16之间的接合力。

下面参考图3A-3G，图3A-3G是根据本公开的衬底重布线层的一个实施例在各个制造阶段的纵向截面示意图。

参考图3A，在载板19上形成种子层20。

具体制程可以采用例如溅射(sputtering)，电镀(plating)，化学镀(Electrolessplating)或类似技术。

参考图3B，在种子层20上形成介电层21。

具体制程可以采用例如印刷(printing)，层压(lamination)，灌注(potting)，涂覆(coating)或类似技术。

参考图3C，对介电层21进行光刻后制作焊垫141。

参考图3D，在介电层21和焊垫141上再次形成种子层20。

参考图3E，涂覆光刻胶22。

参考图3F，光刻再形成线路层143后移除光刻胶22，以得到衬底重布线层14。

参考图3G，灌注胶水以形成粘合层13。

下面参考图4A-4C，图4A-4C是根据本公开的衬底的一个实施例在各个制造阶段的纵向截面示意图。

参考图4A，提供衬底11。

，衬底11具有第一表面11a和与第一表面11a相对的第二表面11b，第一表面11a设置的衬底上电连接件11c电连接第二表面11b设置的衬底下电连接件11d。各衬底上电连接件11c的高度可以相同或者不同。

参考图4B，灌注胶水23。

参考图4C，将至少两个间隔物12通过胶水23粘合于第一表面11a。

尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的技术再现与实际实施之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图示视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。