一种背板结构及电子设备

技术领域

本申请涉及计算机技术领域，尤其涉及一种背板结构及电子设备。

背景技术

随着大数据技术的不断发展和创新，单位体积内存储介质的密度要求越来越高，同时磁盘框内的分区块管理和独立维护的可维护性要求也越来越高。在此背景下，大长宽比且高密的背板逐渐成为高密磁盘框的首选，并得到越来越广泛的应用。

但是，大长宽比且高密的背板上放置磁盘时，可能会由于大长宽比而导致背板上出现磁盘链路的驱动能力弱等缺陷。

发明内容

有鉴于此，本申请提供一种背板结构及电子设备，如下：

一种背板结构，至少包括：

第一背板，所述第一背板上具有第一连接矩阵，所述第一连接矩阵包含多个第一接口，所述第一接口用于连接存储设备；

第二背板，所述第二背板上具有第二连接矩阵，所述第二连接矩阵包含多个第二接口，所述第二接口用于连接存储设备，所述第一连接矩阵的矩阵行数和所述第二连接矩阵的矩阵行数相一致，且所述第一连接矩阵的矩阵列数大于或等于所述第二连接矩阵的矩阵列数；

其中，所述第一背板和所述第二背板之间通过连接器相连，且，所述第一背板上设置有链路扩展组件，所述链路扩展组件用于所述存储设备的信号传输。

上述背板结构，优选的，所述链路扩展组件的第一端用于连接所述背板结构所在电子设备的主机总线适配器，所述链路扩展组件的第二端用于连接所述第一连接矩阵上的第一接口和所述第二连接矩阵上的第二接口，以使得所述存储设备通过所述链路扩展组件建立与所述主机总线适配器之间的上行链路信号传输和下行链路信号传输。

上述背板结构，优选的，所述第一连接矩阵的矩阵列数与所述第二连接矩阵的矩阵列数之间的比值与所述链路扩展组件到主机总线适配器的线路长度和所述链路扩展组件到所述第一接口和所述第二接口的线路长度相关，以使得所述线路长度的总和最小。

上述背板结构，优选的，所述链路扩展组件到所述第二接口的线路长度包含所述链路扩展组件到所述连接器之间的线路长度和所述连接器到所述第二接口的线路长度。

上述背板结构，优选的，所述链路扩展组件设置在所述第一背板上的第m列接口和第m+1列接口之间，其中，所述m与m+1的和为所述第一连接矩阵中的矩阵列数，或者所述m为所述第一连接矩阵中的矩阵列数的一半，以使得所述线路长度的总和最小。

上述背板结构，优选的，所述第一连接矩阵的矩阵列数与所述第二连接矩阵的矩阵列数之间的比值为预设比值，所述预设比值与所述存储设备的总量相关。

上述背板结构，优选的，所述第一连接矩阵设置在所述第一背板的第一面，所述链路扩展组件设置在所述第一背板的第二面，所述第一面和所述第二面相背。

一种电子设备，至少包括：

多个存储设备；

至少一个背板结构，其中，所述背板结构至少包括：

第一背板，所述第一背板上具有第一连接矩阵，所述第一连接矩阵包含多个第一接口，所述第一接口用于连接所述存储设备；

第二背板，所述第二背板上具有第二连接矩阵，所述第二连接矩阵包含多个第二接口，所述第二接口用于连接所述存储设备，所述第一连接矩阵的矩阵行数和所述第二连接矩阵的矩阵行数相一致，且所述第一连接矩阵的矩阵列数大于或等于所述第二连接矩阵的矩阵列数；

其中，所述第一背板和所述第二背板之间通过连接器相连，且，所述第一背板上设置有链路扩展组件，所述链路扩展组件用于所述存储设备的信号传输。

上述电子设备，优选的，还包括：

主机总线适配器；

其中，所述链路扩展组件的第一端用于连接所述主机总线适配器，所述链路扩展组件的第二端用于连接所述第一连接矩阵上的第一接口和所述第二连接矩阵上的第二接口，以使得所述存储设备通过所述链路扩展组件建立与所述主机总线适配器之间的上行链路信号传输和下行链路信号传输。

上述电子设备，优选的，所述第一连接矩阵的矩阵列数与所述第二连接矩阵的矩阵列数之间的比值与所述链路扩展组件到主机总线适配器的线路长度和所述链路扩展组件到所述第一接口和所述第二接口的线路长度相关，以使得所述线路长度的总和最小。

由上述方案可知，本申请提供的一种背板结构及电子设备中，通过将背板结构拆分成两个或更多个背板，这些背板之间所包含的接口矩阵行数一致而列数可以不同，并且在背板之间通过连接器相连，另外，在接口矩阵列数较多的背板上设置链路扩展组件，用以实现背板上接口所连接的存储设备的信号传输。可见，本申请中将大长宽比的背板结构拆分成通过连接器相连的多个背板，同时在接口矩阵列数较多的背板上设置链路扩展组件，从而实现背板上存储设备的信号传输，由此避免因为大长宽比而导致的存储设备链路的信号传输能力较弱等缺陷，实现本实施例目的。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例一提供的一种背板结构的结构示意图；

图2-图9分别为本申请实施例一的另一结构示意图；

图10为本申请实施例二提供的一种电子设备的结构示意图；

图11为本申请实施例二提供的一种电子设备的另一结构示意图；

图12为本申请实施例在具体应用中所实现的硬盘背板模组的结构示意图；

图13为本申请实施例在具体应用中的SAS链路拓扑图；

图14及图15为本申请实施例在具体应用中的SATA链路拓扑图；

图16为本申请实施例在具体应用中的硬盘背板布局示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

参考图1，为本申请实施例一提供的一种背板结构的结构示意图，该背板结构为能够连接存储设备的背板。本实施例中的技术方案主要用于解决由于大长宽比而导致背板上出现存储设备链路的信号传输能力较弱等缺陷。

具体的，本实施例中的背板结构至少包括以下结构：

第一背板1，第一背板1上具有第一连接矩阵2，第一连接矩阵2包含多个第一接口3，第一接口3用于连接存储设备4；

第二背板5，第二背板5上具有第二连接矩阵6，第二连接矩阵6包含多个第二接口7，第二接口7用于连接存储设备4。第一接口3与第二接口7的接口类型一致，如串口等类型，以连接同一接口类型的存储设备4。

其中，第一背板1和第二背板5可以固定在同一个硬盘托盘内，组成一个背板模组，即本实施例中的背板结构。

需要说明的是，存储设备4可以为相同存储类型的存储设备也可以为不同存储类型的存储设备，但其连接接口相同。具体实现中，存储设备4为SAS或SATA的存储介质。

其中，第一连接矩阵2的矩阵行数和第二连接矩阵6的矩阵行数相一致，且第一连接矩阵2的矩阵列数大于或等于第二连接矩阵6的矩阵列数。

而第一背板1和第二背板5之间通过连接器8相连，且，第一背板1上设置有链路扩展组件9，链路扩展组件9用于存储设备4的信号传输。

具体实现中，连接器8可以为金手指连接器，从而实现背板上所连接的存储设备之间的跨板通信。

例如，第一背板1上的第一连接矩阵2中包含有4列3行的第一接口3，第二背板5上的第二连接矩阵6中包含有3列3行的第二接口7，如图2中所示，第一背板1与第二背板5之间通过金手指连接器进行板件互联，从而实现信号的跨板通信。当然连接矩阵中的矩阵行数和矩阵列数可以根据需求设置。

需要说明的是，链路扩展组件9不仅能够实现连接到同一背板上的存储设备4之间的信号传输，还能够实现连接到不同背板上的存储设备4之间的信号传输。也就是说，通过链路扩展组件9不仅实现连接到同一背板上的存储设备4之间的信号传输链路，如实现连接到第一背板1上的存储设备4之间的信号传输链路以及连接到第二背板2上的存储设备4之间的信号传输链路，同时，通过链路扩展组件9还实现连接到不同背板上的存储设备4之间的信号传输链路，如实现连接到第一背板1上的存储设备4与连接到第一背板2上的存储设备4之间的信号传输链路。

基于此，背板结构被拆分成通过连接器相连的第一背板1和第二背板5，同时第一背板1和第二背板5上所连接的存储设备之间通过链路扩展组件9实现信号传输链路，相对于大长宽比的背板结构，设置在较长的第一背板1上的链路扩展组件9能够明显缩短背板结构上连接的存储设备之间的信号传输链路的长度，从而加强链路上的信号传输能力。

具体实现中，链路扩展组件9可以为Expander芯片，由此，设置在第一背板1上的Expander芯片能够实现存储设备的上行链路信号传输及下行链路信号传输，其中的上行链路信号传输可以为上行SAS链路信号传输，下行链路信号传输可以为下行SATA链路信号传输。其中，SAS链路是指串行连接小型计算机系统接口SAS(Serial Attached SmallComputer System Interface)链路，SATA链路是指串口硬盘SATA(Serial AdvancedTechnology Attachment)链路。

由上述方案可知，本申请实施例一提供的一种背板结构中，通过将背板结构拆分成两个或更多个背板，这些背板之间所包含的接口矩阵行数一致而列数可以不同，并且在背板之间通过连接器相连，另外，在接口矩阵列数较多的背板上设置链路扩展组件，用以实现背板上接口所连接的存储设备的信号传输。可见，本实施例中将大长宽比的背板结构拆分成通过连接器相连的多个背板，同时在接口矩阵列数较多的背板上设置链路扩展组件，从而实现背板上存储设备的信号传输，由此避免因为大长宽比而导致的存储设备链路的信号传输能力较弱等缺陷，实现本实施例目的。

具体的，在一种实现方式中，本实施例中的背板结构中，链路扩展组件9的第一端91用于连接背板结构所在电子设备的主机总线适配器10，链路扩展组件9的第二端92用于连接第一连接矩阵2上的第一接口3和第二连接矩阵6上的第二接口7，如图3中所示，以使得存储设备4通过链路扩展组件9建立与主机总线适配器10之间的上行链路信号传输和下行链路信号传输。

其中，主机总线适配器10可以为HBA(Host bus adapter)card。上行链路信号传输是指从存储设备4通过链路扩展组件9向主机总线适配器10进行信号传输，下行链路信号传输是指从主机总线适配器通过链路扩展组件9向存储设备4进行信号传输。

由此，链路扩展组件9的第一端91可以有一个，而链路扩展组件9的第二端92可以有多个，基于此，本实施例中将链路扩展组件9的第一端91连接到主机总线适配器10，将链路扩展组件9的第二端92分别连接到第一背板1上第一连接矩阵2中的第一接口3和第二背板5上第二连接矩阵6中的第二接口7，由此连接在第一端口91上的主机总线适配器10和分别连接到每个第二端口92上的存储设备4之间实现上行链路信号传输和下行链路信号传输。

基于以上实现，第一连接矩阵2的矩阵列数与第二连接矩阵6的矩阵列数之间的比值与链路扩展组件9到主机总线适配器10的线路长度和链路扩展组件9到第一接口3和第二接口7的线路长度相关，以使得线路长度的总和最小。

其中，链路扩展组件9到第一接口3和第二接口7的线路长度包含有两项，如：链路扩展组件9到第一接口3的线路长度a，和，链路扩展组件9到第二接口7的线路长度b。由于链路扩展组件9设置在第一背板1上，且，第一背板1和第二背板5之间通过连接器8相连，因此，链路扩展组件9到第二接口7的线路长度b包含：链路扩展组件9到连接器8之间的线路长度b1和连接器8到第二接口7的线路长度b2，如图4中所示。

由于第一连接矩阵2的矩阵列数与第二连接矩阵6的矩阵列数之间的比值不同，会使得第一连接矩阵2上的第一接口3到链路扩展组件9的线路长度和第二连接矩阵6上的第二接口7到链路扩展组件9的线路长度有所不同，而且，由于第一连接矩阵2的矩阵列数的不同，会使得链路扩展组件9在第一背板1上的设置位置不同，由此，链路扩展组件9到主机总线适配器10的线路长度也会不同。本实施例中为了实现信号传输的链路最短，可以根据链路扩展组件9到主机总线适配器10的线路长度和链路扩展组件9到第一接口3和第二接口7的线路长度对第一连接2的矩阵列数与第二连接矩阵6的矩阵列数进行调整，使得调整后的第一连接矩阵2的矩阵列数与第二连接矩阵6的矩阵列数之间的比值能够实现线路长度的总和最小，如第一连接矩阵2的矩阵列数与第二连接矩阵6的矩阵列数之间的比值为5比2，由此实现信号传输的链路最短，而最短的信号传输链路能够保证存储设备与主机总线适配器之间的信号传输能力不会过度衰减，从而提高信号传输能力。

具体的，链路扩展组件9可以设置在第一背板1上的第m列接口和第m+1列接口之间。

其中，m为大于或等于1的正整数，m与m+1的和为第一连接矩阵中的矩阵列数，或者m为第一连接矩阵中的矩阵列数的一半，以使得线路长度的总和最小。

也就是说，链路扩展组件9设置在第一背板1上第一连接矩阵2的中间位置或者中间偏靠近连接器8的位置。例如，在第一背板1上的第一连接矩阵2中有5列3行第一接口的情况下，链路扩展组件9设置在第一背板1上第2列和第3列的接口之间，如图5中所示，处于第2列和第3列的接口之间的链路扩展组件9通过第一端91连接到主机总线适配器10，通过第二端92连接到第一接口3和第二接口7；或者，在第一背板1上的第一连接矩阵2中有4列3行第一接口的情况下，链路扩展组件9设置在第一背板1上第2列和第3列的接口之间，如图6中所示，处于第2列和第3列的接口之间的链路扩展组件9通过第一端91连接到主机总线适配器10，通过第二端92连接到第一接口3和第二接口7。

在一种实现方式中，第一连接矩阵2的矩阵列数与第二连接矩阵6的矩阵列数之间的比值可以为预设比值，预设比值与存储设备的总量相关。也就是说，本实施例中根据背板结构所连接的存储设备的总量对第一背板1上第一连接矩阵2的矩阵列数和第二背板5上第二连接矩阵6的矩阵列数进行配置，使得第一连接矩阵2的矩阵列数与第二连接矩阵6的矩阵列数之间的比值为预设比值。例如，如图7中所示，在背板结构所连接的存储设备为21个时，根据背板上连接矩阵的接口行数3，确定背板上接口列数有7列，那么确定背板结构上第一背板1上配置5列第一接口3，第二背板5上配置2列第二接口7。

进一步的，如图8中所示，本实施例中在第一背板1上从连接器8开始的第2列和第3列之间设置链路扩展组件9，由此，使得背板结构上实现信号传输链路的线路长度的总和最小。

在一种实现方式中，第一背板1上的第一连接矩阵2可以设置在第一背板1的第一面11，链路扩展组件9设置在第一背板1的第二面12，第一面11和第二面12相背。

例如，在第一背板1的第一面11如正面设置有多个连接存储设备的第一接口3，即第一连接矩阵2，在第一背板1的第二面12如背面设置链路扩展组件9，如Expander芯片等，而Expander芯片在背面的设置位置与正面上从连接器8开始第2列和第3列的第一接口3之间，如图9中所示，由此，使得背板结构上实现信号传输链路的线路长度的总和最小。

参考图10，为本申请实施例二提供的一种电子设备的结构示意图，该电子设备可以为能够配置多个存储设备的设备，如计算机或服务器等。本实施例中的技术方案主要用于解决由于大长宽比而导致背板上出现存储设备链路的信号传输能力较弱等缺陷。

具体的，本实施例中的电子设备中至少包括以下结构：

多个存储设备4；

至少一个背板结构11，其中，背板结构11至少包括：

第一背板1，第一背板1上具有第一连接矩阵2，第一连接矩阵2包含多个第一接口3，第一接口3用于连接存储设备4；

第二背板5，第二背板5上具有第二连接矩阵6，第二连接矩阵6包含多个第二接口7，第二接口7用于连接存储设备4。第一接口3与第二接口7的接口类型一致，以连接同一接口类型的存储设备4。

其中，第一连接矩阵2的矩阵行数和第二连接矩阵6的矩阵行数相一致，且第一连接矩阵2的矩阵列数大于或等于第二连接矩阵6的矩阵列数。

而第一背板1和第二背板5之间通过连接器8相连，且，第一背板1上设置有链路扩展组件9，链路扩展组件9用于存储设备4的信号传输。

由上述方案可知，本申请实施例二提供的一种电子设备中，通过将其中的背板结构拆分成两个或更多个背板，这些背板之间所包含的接口矩阵行数一致而列数可以不同，并且在背板之间通过连接器相连，另外，在接口矩阵列数较多的背板上设置链路扩展组件，用以实现背板上接口所连接的存储设备的信号传输。可见，本实施例中将大长宽比的背板结构拆分成通过连接器相连的多个背板，同时在接口矩阵列数较多的背板上设置链路扩展组件，从而实现背板上存储设备的信号传输，由此避免因为大长宽比而导致的存储设备链路的信号传输能力较弱等缺陷，实现本实施例目的。

在一种实现方式中，本实施例中的电子设备中还可以包括以下结构：

主机总线适配器10；

其中，链路扩展组件9的第一端91用于连接主机总线适配器10，链路扩展组件9的第二端92用于连接第一连接矩阵2上的第一接口3和第二连接矩阵6上的第二接口7，如图11中所示，以使得存储设备4通过链路扩展组件9建立与主机总线适配器10之间的上行链路信号传输和下行链路信号传输。

在一种实现方式中，第一连接矩阵2的矩阵列数与第二连接矩阵6的矩阵列数之间的比值与链路扩展组件9到主机总线适配器10的线路长度和链路扩展组件9到第一接口3和第二接口7的线路长度相关，以使得线路长度的总和最小。

以存储设备4为SAS或SATA的存储介质为例，以下对使用本申请的技术方案进行详细的举例说明：

首先，本申请的发明人在研究背板的过程中发现：随着大数据技术的不断发展和创新，单位体积内存储介质的密度要求越来越高，同时磁盘框内的分区块管理和独立维护的可维护性要求也越来越高。在此背景下，大长宽比高密背板的设计方案逐渐成为高密磁盘框的首选，并得到越来越广泛的应用。

而目前主流的磁盘框深度约为1m左右，因此大长宽比高密背板面临的第一个问题就是可加工性的技术难点，如何合理的控制背板的长宽比例是需要克服的一个关键问题。为了降低单位存储的成本，目前一般选用SAS或SATA存储介质。虽然有Expander芯片可以实现灵活的链路可扩展性，但是同时也面临着Expander芯片上行SAS链路的拓扑复杂、下行SATA链路的驱动能力较弱等信号完整性领域的问题和挑战，因此，如何均衡的考虑上下行链路的信号完整性设计风险称为本申请的发明人需要克服的第二个关键问题。

另外，随着业内各企业竞争越来越激烈，印制电路板PCB(Printed CircuitBoard)成本越来越成为设计方案选择的决定性因素。因此，如何进一步降低PCB板材的成本也成为本申请的发明人需要克服的第三个关键问题。

有鉴于此，本申请的发明人经过进一步研究，提出一种对大长宽比的背板进行改进的方案，其核心在于将一个区块背板设计成一个背板模组，即前文中的背板结构，而该背板模组中由两块背板组成，如前文中的第一背板和第二背板，基于此，通过抵近可加工性上限的方式合理规划背板模组内各背板的长宽比，这里的长宽比可以理解为连接磁盘的接口所形成的矩阵的列行比。进一步的，通过均衡考虑上行链路和下行链路的信号完整性风险来优选Expander芯片的摆放位置，使得链路最短，从而提高链路上信号传输的能力。

可见，本申请的发明人所提出的技术方案中，不仅实现了连接硬盘的背板模组的独立性和可维护性，还满足了硬盘背板的可加工性要求，同时尽量节省板件互连信号的pin数，器件可选择空间较大，而且在满足Expander芯片上行链路和下行链路的信号完整性要求的前提下，尽量降低PCB设计的成本。

具体实现方案如下：

1、将可承载7列硬盘的背板即有7列接口的背板按照分别可承载5列和2列分成两块背板，然后这两块背板在固定在同一个硬盘托盘内组成一个硬盘背板模组；

2、两块硬盘背板之间通过金手指连接器进行板件互连，实现信号的跨板通信，如图12中5列3行的背板和2列3行的背板组成的7列3行的背板模组所示，两个背板之间通过金手指相连；

3、Expander芯片放置在可承载5列硬盘的背板上，实现上行SAS信号通信和下行SATA信号的扇出；

4、为了准确评估Expander芯片上行SAS总线的信号完整性设计风险，可以从磁盘阵列RAID(Redundant Arrays of Independent Disks)卡上的控制Control芯片开始逐段将信号经过的互连要素全部考虑在内，实现裸片Die-to-Die的全互连要素风险评估，如图13中所示的SAS链路拓扑图，其中，在SAS链路中包含有硬件组成：作为sever的HBA card和包含IO Board和磁盘驱动器HDD(Hard Disk Drive)的磁盘簇JBOD(Just a Bunch OfDisks)，在HDD由背板BP1和背板BP2组成，在BP1上设置有Expander芯片和多个用于连接磁盘的接口HDD conn，在BP2上设置有多个用于连接磁盘的接口HDD conn，这些硬件所形成的线路段中，segA、segB、segC、segD和segE为分别PCB板线路段，segF1、segF21和segF22为背板线路段，其中的segB和segD为纯线缆段，而segA、segC、segE、segF1、segF21和segF22分别为板子上的链路线路段。

5、为了准确评估Expander芯片下行SATA总线的信号完整性设计风险，需要全面考虑同一块背板和经过跨板连接器等不同场景的链路拓扑，实现全场景覆盖，如图14和图15中的SATA链路拓扑图所示。在图14中，从Expander芯片到BP2上所连接的磁盘的链路中至少包含有处于BP1上的segF21和处于BP2上的segF22两个链路段，每个链路段上均有多项链路参数，如信号丢失参数等；图15中，由于Expander芯片设置在BP1上，因此，从Expander芯片到BP1上所连接的磁盘的链路中包含有处于BP1上的segF1链路段，该链路段上有多项链路参数。当然，除了链路段上的链路参数之外，还有其他多项链路参数。

6、为了进一步降低PCB设计的成本，选择中等如mid-loss等级的铜箔基板(Copper-clad Laminate)材质，可以将Expander芯片放置在可承载5列硬盘的背板的第二列和第三列硬盘之间，如图16中硬盘背板布局示意图所示，用于连接磁盘的接口设置在背板的正面上，Expander芯片设置在背板的背面上，且靠近金手指连接器的位置。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。