半导体器件、集成芯片及其制造方法

技术领域

本申请的实施例涉及半导体器件、集成芯片及其制造方法。

背景技术

当今的集成芯片使用各种器件来实现不同的功能。通常，集成芯片包括有源器件和无源器件。有源器件包括诸如金属氧化物半导体场效应晶体管(MOSFET)的晶体管。MOSFET器件被应用到诸如汽车电气系统、电源以及基于MOSFET器件的切换速度的电源管理应用程序的应用中。切换速度至少部分基于MOSFET器件的RDS(on)。RDS(on)代表“漏源导通电阻”，或者当MOSFET处于“导通”状态时MOSFET的漏极与源极之间的总电阻。RDS(on)与电流损耗相关，并且是MOSFET的最大额定电流的基础。

发明内容

本申请的一些实施例提供了一种半导体器件，包括：栅电极，覆盖半导体衬底；外延源极/漏极层，设置在所述半导体衬底上且横向与所述栅电极相邻，其中，所述外延源极/漏极层包括第一掺杂剂；以及扩散阻挡层，位于所述外延源极/漏极层与所述半导体衬底之间，其中，所述扩散阻挡层包括与所述第一掺杂剂不同的阻挡掺杂剂。

本申请的另一些实施例提供了一种集成芯片，包括：绝缘体上半导体(SOI)衬底，包括第一半导体层、第二半导体层和设置在所述第一半导体层和所述第二半导体层之间的绝缘层；N型金属氧化物半导体(NMOS)晶体管，设置在所述第一半导体层上方，其中，所述N型金属氧化物半导体晶体管包括栅电极、设置在所述栅电极和所述第一半导体层之间的栅极介电层以及设置在所述栅电极的相对侧上的一对源极/漏极结构，其中，所述一对源极/漏极结构包括：第一对外延源极/漏极层，位于所述第一半导体层上方，其中，所述第一对外延源极/漏极层包括第一N型掺杂剂；以及扩散阻挡层，设置在所述第一半导体层和所述第一对外延源极/漏极层之间，其中，所述扩散阻挡层包括与所述第一N型掺杂剂不同的阻挡掺杂剂。

本申请的又一些实施例提供了一种制造集成芯片的方法，所述方法包括：在半导体衬底上方形成栅电极结构；在所述半导体衬底上方且横向与所述栅电极结构相邻形成扩散阻挡层，其中，所述扩散阻挡层包括阻挡掺杂剂；以及在所述扩散阻挡层上方形成外延源极/漏极层，使得所述外延源极/漏极层包括与所述阻挡掺杂剂不同的第一掺杂剂，其中，所述扩散阻挡层位于所述外延源极/漏极层和所述半导体衬底之间。

附图说明

当结合附图进行阅读时，根据以下详细描述可以最好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了集成芯片的一些实施例的截面图，所述集成芯片包括在外延源极/漏极层和衬底之间间隔开的扩散阻挡层。

图2A至图2E示出了集成芯片的一些不同实施例的截面图，所述集成芯片包括设置在衬底之内/上方的第一晶体管和所述第二晶体管，其中所述第一晶体管包括设置在所述第一晶体管的所述衬底和外延源极/漏极层之间的扩散阻挡层。

图3A至图3C示出了集成芯片的一些不同实施例的截面图，所述集成芯片包括设置在衬底之内的扩散阻挡层和覆盖所述扩散阻挡层的外延源极/漏极区域。

图3D至图3F示出了图2A中的集成芯片的一些不同可选实施例的截面图。

图4A至图4F示出了图2A中的集成芯片的一些不同可选实施例的各种视图。

图5A至图5C至图8A至8C示出了外延源极/漏极层和下面的扩散阻挡层的详细层分解的一些实施例的截面图。

图9A和图9B示出了对应于图1至图8C中的每个扩散阻挡层之内的阻挡掺杂剂浓度的一些不同实施例的各个曲线图。

图10A示出了集成芯片的一些实施例的截面图，所述集成芯片包括第一N型金属氧化物半导体(NMOS)晶体管，所述第一NMOS晶体管横向与第二NMOS晶体管相邻间隔开。

图10B示出了图10A中的集成芯片的一部分的一些实施例的截面图。

图11至图22示出了用于形成集成芯片的第一方法的一些实施例的截面图，所述集成芯片包括设置在衬底之内/上方的第一晶体管和第二晶体管，其中所述第一晶体管包括设置在所述衬底和外延源极/漏极层之间的扩散阻挡层。

图23至图25示出了用于形成集成芯片的第二方法的一些实施例的截面图，所述集成芯片包括设置在衬底之内/上方的第一晶体管和第二晶体管，其中所述第一晶体管包括设置在所述衬底和外延源极/漏极层之间的扩散阻挡层。

图26示出了示出用于形成集成芯片的方法的一些实施例的流程图，所述集成芯片包括设置在衬底之内/上方的第一晶体管和第二晶体管，其中所述第一晶体管包括设置在所述衬底和外延源极/漏极层之间的扩散阻挡层。

具体实施方式

本发明提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

在过去二十年中，诸如金属氧化物半导体场效应晶体管(MOSFET)的晶体管使用源极结构和漏极结构，这些结构通常是通过在栅极结构相对侧上的衬底中注入掺杂剂而形成的。近年来，由于性能和规模得到了改进，已经开始广泛使用具有外延源极和漏极结构的晶体管。晶体管包括：在衬底的阱区上方的栅极结构；以及设置在栅极结构的相对侧上的衬底之内/上方的外延源极/漏极层。外延源极/漏极层中的每一个包括具有第一掺杂类型(例如，N型)的第一掺杂剂。此外，衬底的阱区具有与第一掺杂类型相反的第二掺杂类型(例如，P型)。栅极结构包括覆盖栅极介电层的栅电极。当对栅电极施加的电压等于或大于晶体管的阈值电压时，晶体管导通。当晶体管导通时，对栅电极施加的电压导致在外延源极/漏极层之间的阱区内形成可选择性形成的沟道。可选择性形成的沟道包括可在外延源极/漏极层之间流动的移动电荷载流子。为提高切换速度并增加与晶体管相关的最大额定电流，可以减小RDS(on)。影响RDS(on)的因素有很多，例如栅极结构下的沟道面积、外延源极/漏极层的扩散电阻、外延源极/漏极层的电阻以及覆盖导电接触件与外延源极/漏极层之间的接触电阻。

为了减小晶体管的RDS(on)，外延源极/漏极层内的第一掺杂剂(例如，磷)的掺杂浓度相对较高(例如，大于或等于10

因此，本发明涉及一种晶体管器件，所述晶体管器件包括设置在外延源极/漏极层和半导体衬底之间的扩散阻挡层。例如，所述晶体管器件包括覆盖半导体衬底的阱区的栅极结构。外延源极/漏极层设置在栅极结构的相对侧上的半导体衬底之内/上方。外延源极/漏极层中的每一个包括具有第一掺杂类型(例如，N型)的第一掺杂剂(例如，磷、砷等)，其中第一掺杂剂的掺杂浓度相对较高(例如，大于或等于1*10

图1示出了集成芯片100的一些实施例的截面图，集成芯片100包括第一晶体管110，第一晶体管110具有第一对外延源极/漏极层116a和116b以及在第一对外延源极/漏极层116a和116b正下方的第一对扩散阻挡层114a和114b。

集成芯片100包括半导体衬底102。半导体衬底102具有设置在隔离结构104的侧壁之间的第一阱区106。在一些实施例中，半导体衬底102可以是或包括半导体晶圆(例如，硅晶圆)、绝缘体上硅(SOI)衬底、本征单晶硅、其他合适的衬底等。隔离结构104从半导体衬底102的顶面延伸到半导体衬底102的顶面下方的某一点。第一晶体管110包括：栅电极122、侧壁间隔件结构120、栅极介电层124以及覆盖半导体衬底102的第一对源极/漏极结构112a和112b。栅电极122覆盖第一阱区106，并且栅极介电层124设置在栅电极122和半导体衬底102之间。侧壁间隔件结构120横向环绕栅电极122和栅极介电层124。此外，第一对源极/漏极结构112a和112b在栅电极122的相对侧上间隔开。在一些实施例中，第一晶体管110可以被配置为：金属氧化物半导体场效应晶体管(MOSFET)、高压晶体管、n沟道金属氧化物半导体(nMOS)晶体管、平面金属氧化物半导体(MOS)晶体管、鳍式场效应晶体管(FinFET)、全环栅FET(GAAFET)等。

层间介电(ILD)层126覆盖半导体衬底102和第一晶体管110。此外，多个导电接触件128设置在ILD层126内并覆盖栅电极122和第一对源极/漏极结构112a和112b。硅化物层118覆盖在第一对源极/漏极结构112a和112b上，使得硅化物层118垂直地设置在第一对源极/漏极结构112a和112b与覆盖导电接触件128之间。此外，源极/漏极结构112a和112b包括第一对外延源极/漏极层116a和116b及第一对扩散阻挡层114a和114b。扩散阻挡层114a和114b在第一对外延源极/漏极层116a和116b与半导体衬底102之间垂直地间隔开。

第一对源极/漏极结构112a和112b包括：第一源极/漏极结构112a，可以被配置为第一晶体管110的源极结构；以及第二源极/漏极结构112b，可以被配置为第一晶体管110的漏极结构；反之亦然。此外，第一对外延源极/漏极层116a和116b包括第一外延源极/漏极层116a和第二外延源极/漏极层116b。在一实施例中，第一外延源极/漏极层116a可以被配置为第一晶体管110的源极，第二外延源极/漏极层116b可以被配置为第一晶体管110的漏极，反之亦然。另外，扩散阻挡层114a和114b包括第一扩散阻挡层114a与第二扩散阻挡层114b。第一扩散阻挡层114a设置在半导体基板102与第一外延源极/漏极层116a之间，第二扩散阻挡层114b设置在半导体基板102与第二外延源极/漏极层116b之间。

在一些实施例中，扩散阻挡层114a和114b可以在半导体衬底102上方外延生长，使得第一扩散阻挡层114a和第二扩散阻挡层114b中的每一个均可以被称为外延扩散阻挡层。在第一晶体管110的操作期间，通过向栅电极122及第一对源极/漏极结构112a和112b施加合适的偏压条件，可以在第一阱区106的沟道区108内形成选择性导电的沟道。在此类实施例中，电荷载流子可以在第一对源极/漏极结构112a和112b之间在沟道区108内流动。

在一些实施例中，第一外延源极/漏极层116a和第二外延源极/漏极层116b各自包括具有第一掺杂类型(例如，N型)的第一掺杂剂，并且可以具有范围在约10

为了减小第一对外延源极/漏极层116a和116b的电阻(例如，薄层电阻)，第一外延源极/漏极层116a和第二外延源极/漏极层116b内的第一掺杂剂的掺杂浓度相对较高(例如，大于约1*10

图2A示出了集成芯片200的一些实施例的截面图，集成芯片200包括横向与第二晶体管208相邻设置的第一晶体管110。

集成芯片200包括半导体衬底102，半导体衬底102具有横向相邻的N型金属氧化物半导体(NMOS)区201和P型金属氧化物半导体(PMOS)区203。半导体衬底102包括第一半导体材料层202、绝缘层204和第二半导体材料层206。在各个实施例中，半导体衬底102是绝缘体上半导体(SOI)衬底、部分耗尽绝缘体上半导体(PDSOI)、全耗尽绝缘体上半导体(FDSOI)或其他合适的半导体衬底。第一半导体材料层202可以例如是或包括晶体硅、单晶硅、掺杂硅、本征硅、一些其他硅材料、一些其他半导体材料或前述各项的任意组合。此外，第一半导体材料层202可以具有具[100]取向的面心立方(fcc)结构。在一实施例中，第二半导体材料层206可以是或包括晶体硅、单晶硅、掺杂硅、本征硅、一些其他硅材料、一些其他半导体材料或前述各项的任意组合。另外，绝缘层204可以例如是或包括介电材料、诸如二氧化硅或其他合适的材料。

第一晶体管110设置在NMOS区201内，并且第二晶体管208设置在PMOS区203内。在一些实施例中，第一晶体管110被配置为NMOS晶体管，第二晶体管208被配置为PMOS晶体管。第一晶体管110和第二晶体管208分别包括栅电极122、侧壁间隔件结构120及栅极介电层124。栅电极122可以例如是或包括多晶硅、掺杂多晶硅、诸如铝、铜、钛、钽、钨的金属材料、其他合适的材料或前述各项的任意组合。侧壁间隔件结构120可以例如是或包括氮化硅、碳化硅、其他介电材料或前述各项的任意组合。此外，栅极介电层124可以例如是或包括二氧化硅、高κ介电材料等。如本文所使用，高κ介电材料是介电常数大于3.9的介电材料。

隔离结构104设置在半导体衬底102内，并且可以从第一半导体材料层202的顶面穿过绝缘层204连续地延伸到第二半导体材料层206。隔离结构104被配置为划分半导体衬底102的器件区域，诸如NMOS区201和PMOS区203。此外，隔离结构104还可以被配置为在设置在半导体衬底102之内/上方的器件(例如，第一晶体管110和第二晶体管208)之间提供电气隔离。隔离结构104可以被配置为浅槽隔离(STI)结构、深槽隔离(DTI)结构等，并且例如可以包括诸如二氧化硅、氮化硅、碳化硅、其他合适的介电材料或前述各项的任意组合。

第一晶体管110还包括第一对源极/漏极结构112a和112b，第一对源极/漏极结构112a和112b覆盖在第一半导体材料层202上并且在第一晶体管110的栅电极122的相对侧上间隔开。在一些实施例中，第一对源极/漏极结构112a和112b包括第一对外延源极/漏极层116a和116b以及扩散阻挡层114a和114b，扩散阻挡层114a和114b在第一半导体材料层202与第一对外延源极/漏极层116a和116b之间间隔开。第二晶体管208还包括第二对外延源极/漏极层210a和210b,第二对外延源极/漏极层210a和210b覆盖在第一半导体材料层202上并且在第二晶体管208的栅电极122的相对侧上间隔开。在一些实施例中，第二对外延源极/漏极层210a和210b用作第二晶体管208的第二对源极/漏极结构。此外，第二晶体管208的栅电极122覆盖设置在第一半导体材料层202内的第二阱区212。第二阱区212具有第一掺杂类型(例如，N型)，并且可以具有范围在约10

另外，硅化物层118覆盖第一对外延源极/漏极层116a和116b及第二对外延源极/漏极层210a和210b。硅化物层118可以例如是或包括硅化镍、硅化钛或其他合适的材料。硅化物层118被配置为减小第一对外延源极/漏极层116a和116b、第二对外延源极/漏极层210a和210b与覆盖导电接触件128之间的接触电阻。导电接触件128设置在ILD层126之间。导电接触件128可以例如是或包括钨、铝、铜、氮化钛、氮化钽、钌、其他导电材料或前述各项的任意组合。此外，ILD层126可以例如是或包括二氧化硅、低κ介电材料等。如本文所使用，低κ介电材料是介电常数小于3.9的介电材料。

在一些实施例中，第一外延源极/漏极层116a和第二外延源极/漏极层116b可以例如各自包括具有第一掺杂类型(例如，N型)的第一掺杂剂，并且可以具有第一掺杂剂的掺杂浓度，即约3*10

在一些实施例中，如果第一外延源极/漏极层116a和第二外延源极/漏极层116b内的第一掺杂剂的掺杂浓度很小(例如，小于约10

在其他实施例中，扩散阻挡层114a和114b各自包括具有第一掺杂类型(例如，N型)的第一掺杂剂，并且可以具有第一掺杂剂的第一掺杂浓度，即约1.2*10

在一些实施例中，如果扩散阻挡层114a和114b内的第一掺杂剂的第一掺杂浓度很小(例如，小于约10

此外，扩散阻挡层114a和114b具有第一厚度t1，第一对外延源极/漏极层116a和116b具有第二厚度t2，第一对源极/漏极结构112a和112b具有总厚度Ts。总厚度Ts可以是第一厚度t1和第二厚度t2之和。第一厚度t1为例如：约3纳米(nm)、在约1至5nm范围内或其他合适的值。第二厚度t2为例如：约15nm、在约5至40nm范围内或其他合适的值。因此，在一些实施例中，第一对外延源极/漏极层116a和116b的第二厚度t2大于扩散阻挡层114a和114b的第一厚度t1。在又一些实施例中，第一厚度t1为：总厚度Ts的约16.7％(例如，0.167*Ts)、在总厚度Ts的约1％至50％范围内(例如，0.01*Ts至0.50*Ts)或其他合适的值。在各个实施例中，第二厚度t2为：总厚度Ts的约83.3％(例如，0.833*Ts)、在总厚度Ts的约50％至99％范围内(例如，0.5*Ts至0.99*Ts)或其他合适的值。

在一些实施例中，如果第一厚度t1很小(例如，小于约1nm)，则扩散阻挡层114a和114b减轻和/或阻止第一掺杂剂扩散的能力会显著降低。在又一些实施例中，如果第一厚度t1很大(例如，大于约5nm)，则扩散阻挡层114a和114b的薄层电阻会增加。在各个实施例中，如果第二厚度t2很小(例如，小于约5nm)，则第一对外延源极/漏极层116a和116b的稳定性(例如，结构完整性)可能会降低。在其他实施例中，如果第二厚度t2很大(例如，大于约40nm)，则第一对外延源极/漏极层116a和116b的薄层电阻可能会增加。

图2B示出了图2A中的集成芯片200的一些可选实施例的截面图，其中扩散阻挡层114a和114b的底面设置在第一半导体材料层202的顶面202t下方，并与第一半导体材料层202的顶面202t相距第一距离d1。此外，第二对外延源极/漏极层210a和210b设置在第一半导体材料层202的顶面202t下方，并与第一半导体材料层202的顶面202t相距第二距离d2。在一些实施例中，第一晶体管110的沟道区横向地设置在扩散阻挡层114a和114b之间，第二晶体管208的沟道区横向地设置在第二对外延源极/漏极层210a和210b之间。此外，第一半导体材料层202的厚度Tfs限定在第一半导体材料层202的顶面202t与第一半导体材料层202的底面202bs之间。第一半导体材料层202的厚度Tfs可以例如在约20至30nm范围内。在各个实施例中，第一距离d1和第二距离d2分别在约5至29.5nm范围内，或其他合适的值。在一些实施例中，第一距离d1不同于第二距离d2。

图2C示出了图2A中的集成芯片200的一些可选实施例的截面图，其中扩散阻挡层114a和114b的底面是弯曲的，一对外延源极/漏极层116a和116b的底面也是弯曲的。在各个实施例中，一对外延源极/漏极层116a和116b的底面垂直地设置在第一半导体材料层202的顶面202t下方。

图2D示出了图2A中的集成芯片200的一些可选实施例的截面图，其中扩散阻挡层114a和114b中的每一个均呈U形，并设置在由第一半导体材料层202的侧壁和上表面限定的腔内。

图2E示出了图2A中的集成芯片200的一些可选实施例的截面图，其中省略了第一阱区(图2A中的106)和第二阱区(图2A中的212)。在此类实施例中，第一半导体材料层202的厚度Tfs可以为：约5nm、在约0.5至15nm范围内或其他合适的厚度值。此外，第一半导体材料层202可以例如是或包括本征硅、本征单晶硅、其他合适的材料或前述各项的任意组合。

图3A示出了对应于图2A中的集成芯片200的一些可选实施例的集成芯片300的一些实施例的截面图，其中扩散阻挡层114a和114b是或包括第一半导体材料层202的掺杂区域。在此类实施例中，扩散阻挡层114a和114b可以被称为扩散阻挡区。扩散阻挡层114a和114b包括阻挡掺杂剂(例如，碳)，并且可以例如具有阻挡掺杂剂的掺杂浓度，即约5.2*10

图3B示出了图3A中的集成芯片300的一些可选实施例的截面图，其中扩散阻挡层114a和114b(即，扩散阻挡区)从第一半导体材料层202的顶面202t连续地延伸到第一半导体材料层202的底面202bs。在此类实施例中，扩散阻挡层114a和114b接触绝缘层204的顶面。

图3C示出了图3A中的集成芯片300的一些可选实施例的截面图，其中省略了第一阱区(图3A中的106)和第二阱区(图3A中的212)。在此类实施例中，第一半导体材料层202的厚度Tfs可以为：约5nm、在约0.5至15nm范围内或其他合适的厚度值。此外，第一半导体材料层202中与扩散阻挡层114a和114b偏移的区域可以例如是或包括本征硅、本征单晶硅、其他合适的材料或前述各项的任意组合。

图3D示出了对应于图2A或图2B中的集成芯片200的一些可选实施例的集成芯片300的一些实施例的截面图，其中第一对外延源极/漏极层116a和116b及第二对外延源极/漏极层210a和210b呈梯形。

图3E示出了图3D中的集成芯片300的一些可选实施例的截面图，其中扩散阻挡层114a和114b呈梯形。

图3F示出了图3D中的集成芯片300的一些可选实施例的截面图，其中省略了第一阱区(图3D中的106)和第二阱区(图3D中的212)。在此类实施例中，第一半导体材料层202的厚度Tfs可以为：约5nm、在约0.5至15nm范围内或其他合适的厚度值。此外，第一半导体材料层202可以例如是或包括本征硅、本征单晶硅、其他合适的材料或前述各项的任意组合。

图4A示出了图2A中的集成芯片200的一些不同可选实施例的示意图400a，其中第一晶体管110和第二晶体管208分别被配置为FinFET器件。

在一些实施例中，半导体衬底102包括第一鳍结构402a和第二鳍结构402b。第一鳍结构402a和第二鳍结构402b中的每一个在第一方向(例如，沿“y”方向)上彼此平行地延伸。在其他实施例中，第一鳍结构402a和第二鳍结构402b分别被称为半导体衬底102的鳍。第一鳍结构402a和第二鳍结构402b沿第二方向(例如，沿“z”方向)在横向上彼此间隔开。在一些实施例中，第一方向与第二方向正交。第一鳍结构402a和第二鳍结构402b中的每一个分别包括半导体衬底102的上部区域的至少一部分。半导体衬底102的上部区域从半导体衬底102的下部区域沿第三方向(例如，沿“x”方向)垂直地延伸。半导体衬底102的上部区域穿过隔离结构104连续地延伸。

第一对源极/漏极结构112a和112b设置在第一鳍结构402a上/上方。源极/漏极结构112a和112b(沿“y”方向)横向间隔开。栅电极122和栅极介电层124沿第二方向(例如，沿“z”方向)从第一鳍结构402a连续地延伸到第二鳍结构402b。在第一晶体管110的操作期间，通过向栅电极122及第一对源极/漏极结构112a和112b施加合适的偏压条件，可以在第一鳍结构402a内形成选择性导电的沟道。选择性导电的沟道(沿“y”方向)在第一对源极/漏极结构112a和112b之间延伸。在又一些实施例中，扩散阻挡层114a和114b设置在相应的外延源极/漏极层116a和116b及半导体衬底102之间。在此类实施例中，扩散阻挡层114a和114b中的每一个均可以沿第一鳍结构402a的侧壁和/或第一鳍结构402a的一部分的上表面设置。

第二对外延源极/漏极层210a和210b设置在第二鳍结构402b上/上方。源极/漏极层210a和210b(沿“y”方向)横向间隔开。在第二晶体管208的操作期间，通过向栅电极122及第二对外延源极/漏极层210a和210b施加合适的偏压条件，可以在第二鳍结构402b内形成选择性导电的沟道。选择性导电的沟道(沿“y”方向)在第二对外延源极/漏极层210a和210b之间延伸。在各个实施例中，源极/漏极层210a和210b中的每一个均可以沿第二鳍结构402b的侧壁和/或第二鳍结构402b的一部分的上表面设置。在其他实施例中，第一晶体管110可以被配置为n型FinFET器件，第二晶体管208可以被配置为p型FinFET器件。

图4B示出了沿图4A中的A-A’线截取的第一晶体管110和第二晶体管208的一些实施例的截面图400b。如图4B所示，在一些实施例中，栅电极122和栅极介电层124从第一鳍结构402a连续地延伸到第二鳍结构402b。图4C示出了沿图4A中的B-B’线截取的第一晶体管110的一些实施例的截面图400c。如图4C所示，在一些实施例中，栅极介电层124从第一扩散阻挡层114a连续地横向延伸到第二扩散阻挡层114b。

图4D示出了图4A中的第一晶体管110和第二晶体管208的一些不同可选实施例的示意图400d，其中第一晶体管110和第二晶体管208分别被配置为GAAFET器件。在又一些实施例中，第一晶体管110和第二晶体管208可以各自被配置和/或被称为纳米片场效应晶体管(NSFET)。

在一些实施例中，多个纳米结构404设置在第一鳍结构402a和第二鳍结构402b中的每一个的上方。在其他实施例中，纳米结构404彼此垂直堆叠，并且可以与对应的下面的鳍结构402a和402b垂直间隔开非零距离。在一些实施例中，多个纳米结构404包括两到二十个纳米结构或其他合适数量的纳米结构。例如，覆盖在对应的第一鳍结构402a上的多个纳米结构404包括三个纳米结构。在各个实施例中，纳米结构404中的每一个包括与半导体衬底102相同的材料。第一对源极/漏极结构112a和112b可以例如设置在对应的多个纳米结构404的相对侧上，使得对应的多个纳米结构404在第一对源极/漏极结构112a和112b之间连续地横向延伸。第二对外延源极/漏极层210a和210b可以例如设置在另一对应的多个纳米结构404的相对侧上，使得一对应的多个纳米结构404在第二对外延源极/漏极层210a和210b之间连续地横向延伸。在又一些实施例中，第一对源极/漏极结构112a和112b及第二对外延源极/漏极层210a和210b可以各自呈六边形形状的轮廓、菱形形状的轮廓、矩形形状的轮廓或其他合适的轮廓。

图4E示出了沿图4D中的A-A’线截取的第一晶体管110和第二晶体管208的一些实施例的截面图400e。如图4E所示，在一些实施例中，栅极介电层124连续地环绕纳米结构404中的每一个的外周。此外，栅电极122可以垂直地设置在纳米结构404中的每一个之间。图4F示出了沿图4D中的B-B’线截取的第一晶体管110的一些实施例的截面图400f。如图4F所示，在一些实施例中，纳米结构404中的每一个从第一扩散阻挡层114a连续地横向延伸到第二扩散阻挡层114b。

图5A至图5C示出了图1、图2A至图2E或图3A至图3F中的第一晶体管110的第一对源极/漏极结构112a和112b的详细层分解的一些各个实施例的截面图。在此类实施例中，源极/漏极结构112a和112b各自包括外延层的多层堆叠。

结合图5A，源极/漏极结构112a和112b各自包括第一外延层502和在第一外延层502上方的第二外延层504，其中第一掺杂剂是例如磷(P)。在一些实施例中，第一外延层502(在一些实施例中，被称为扩散阻挡外延层)可以由或主要由硅、第一掺杂剂(例如，磷)和阻挡掺杂剂(例如，碳)(如SiCP)组成。此外，第二外延层504(在一些实施例中，被称为外延源极/漏极层)可以例如由或主要由硅和第一掺杂剂(例如，磷)(如SiP)组成。在各个实施例中，第一外延层502内的第一掺杂剂和阻挡掺杂剂的掺杂浓度和/或原子百分比可以与图2A中的扩散阻挡层114a和114b相同。在其他实施例中，第二外延层504内的第一掺杂剂的掺杂浓度和/或原子百分比可以与图2A中的第一对外延源极/漏极层116a和116b相同。在各个实施例中，第一外延层502和第二外延层504内的第一掺杂剂(例如，磷)的掺杂浓度可以彼此不同。在可选的实施例中，第一外延层502和第二外延层504内的第一掺杂剂的掺杂浓度大致相同。

在其他实施例中，第一对源极/漏极结构112a和112b各自包括交替层堆叠件，所述层包括第一外延层502和第二外延层504。例如，如图5B所示，交替层堆叠件可以包括两个第一外延层502和两个第二外延层504。在另一实例中，如图5C所示，交替层堆叠件可以包括三个第一外延层502和三个第二外延层504。应该了解的是，交替层堆叠件可以例如包括任意数量的第一外延层502和第二外延层504。在各个实施例中，第一外延层502内的元素的掺杂浓度可以彼此不同，并且第二外延层504内的第一掺杂剂的掺杂浓度也可以彼此不同。在一些实施例中，凭借第一外延层502各自包括阻挡掺杂剂，每个第一外延层502可以防止第一掺杂剂从一个或多个第二外延层504扩散到上面和/或下面的对应的第一外延层502。

图6A至图6C示出了对应于图5A至图5C中的一些可选实施例的第一对源极/漏极结构112a和112b的详细层分解的一些实施例的截面图，其中第一掺杂剂是砷(As)。因此，第一外延层502可以例如由或主要由硅、砷和碳(如SiCAs)组成。第二外延层504可以例如由或主要由硅和砷(如SiAs)组成。

图7A至图7C示出了对应于图5A至图5C中的一些可选实施例的第一对源极/漏极结构112a和112b的详细层分解的一些实施例的截面图，其中第二外延层504的第一掺杂剂是磷，并且第一外延层502包括第二掺杂剂，如砷(As)。在一些实施例中，第一掺杂剂不同于第二掺杂剂，并且第一掺杂剂和第二掺杂剂均为N型掺杂剂。在其他实施例中，第一外延层502内的第二掺杂剂的掺杂浓度和/或原子百分比与图1或图2A中的扩散阻挡层114a和114b内的第一掺杂剂的掺杂浓度和/或原子百分比在相同范围内和/或值相同。因此，第一外延层502可以例如由或主要由硅、砷和碳(如SiCAs)组成。第二外延层504可以例如由或主要由硅和磷(如SiP)组成。

图8A至图8C示出了对应于图5A至图5C中的一些可选实施例的第一对源极/漏极结构112a和112b的详细层分解的一些实施例的截面图，其中第一外延层502的第二掺杂剂为磷(P)，第二外延层504的第一掺杂剂为砷(As)。因此，第一外延层502可以例如由或主要由硅、磷和碳(如SiCP)组成。第二外延层504可以例如由或主要由硅和砷(如SiAs)组成。

图9A示出了对应于在图1至图8C中的第一源极/漏极结构112a的整个厚度Ts上的阻挡掺杂剂(例如，碳)的掺杂分布的一些实施例的曲线图900a。应当理解的是，尽管曲线图900a示出并描述了在第一源极/漏极结构112a的整个厚度Ts上的掺杂分布，但是示出的掺杂分布可以对应于在图1至图8C中的第二源极/漏极结构112b的整个厚度Ts上的阻挡掺杂剂的掺杂分布。在此类实施例中，第二扩散阻挡层114b可以具有与第一扩散阻挡层114a相同的掺杂分布，如下所述。此外，曲线图900a的y轴对应于第一源极/漏极结构112a的厚度Ts。曲线图900a的x轴对应于第一源极/漏极结构112a内的阻挡掺杂剂(例如，碳)的掺杂浓度。

掺杂浓度曲线902对应于第一源极/漏极结构112a内的阻挡掺杂剂(例如，碳)的掺杂浓度的一些实施例。从曲线902可以看出，阻挡掺杂剂的掺杂浓度在第一扩散阻挡层114a的顶面114t到水平线901区间持续增加，并且在水平线901到第一扩散阻挡层114a的底面114bs区间持续降低。在此类实施例中，第一扩散阻挡层114a可以通过外延工艺形成，其中阻挡掺杂剂前体气体的流量在外延工艺期间是恒定的(例如，参见图14)；或者第一扩散阻挡层114a可以通过单次注入工艺形成(例如，参见图23)。因此，在一些实施例中，第一扩散阻挡层114a内的阻挡掺杂剂的掺杂分布呈高斯分布。此外，水平线901例如平行于第一扩散阻挡层114a的底面114bs。应该了解的是，具有其他分布的第一扩散阻挡层114a内的阻挡掺杂剂的掺杂分布也在本发明的范围内。阻挡掺杂剂的掺杂浓度的峰值落于水平线901上。

图9B示出了对应于在图1至图8C中的第一源极/漏极结构112a的整个厚度Ts上的阻挡掺杂剂(例如，碳)的掺杂分布的一些可选实施例的曲线图900b。应当理解的是，尽管曲线图900b示出并描述了在第一源极/漏极结构112a的整个厚度Ts上的掺杂分布，但是示出的掺杂分布可以对应于在图1至图8C中的第二源极/漏极结构112b的整个厚度Ts上的阻挡掺杂剂的掺杂分布。在此类实施例中，第二扩散阻挡层114b可以具有与第一扩散阻挡层114a相同的掺杂分布，如下所述。

第一掺杂浓度曲线904和第二掺杂浓度曲线906对应于第一源极/漏极结构112a内的阻挡掺杂剂(例如，碳)的掺杂浓度的一些实施例。结合第一曲线904，阻挡掺杂剂的掺杂浓度可以在第一扩散阻挡层114a的顶面114t到第一扩散阻挡层114a的底面114bs区间持续增加。在此类实施例中，第一扩散阻挡层114a可以通过外延工艺形成，其中阻挡掺杂剂前体气体的流量在外延工艺期间逐渐减小(例如，参见图14)。因此，在一些实施例中，阻挡掺杂剂的掺杂浓度的峰值落于第一扩散阻挡层114a的底面114bs。

结合第二曲线906，阻挡掺杂剂的掺杂浓度可以在第一扩散阻挡层114a的底面114bs到第一扩散阻挡层114a的顶面114t区间持续增加。在此类实施例中，第一扩散阻挡层114a可以通过多个注入工艺形成，其中每个注入工艺可以被配置为在第一扩散阻挡层114a内注入不同浓度的碳(例如，参见图23)。在一些实施例中，阻挡掺杂剂的掺杂浓度的峰值落于第一扩散阻挡层114a的顶面114t。因此，如第一曲线904和第二曲线906所示，第一扩散阻挡层114a内的阻挡掺杂剂的掺杂分布呈梯度分布。应该了解的是，具有其他分布的第一扩散阻挡层114a内的阻挡掺杂剂的掺杂分布也在本发明的范围内。

图10A示出了集成芯片1000的一些实施例的截面图，集成芯片1000包括横向与第二晶体管器件110b相邻的第一晶体管器件110a。

集成芯片1000包括多个源极/漏极结构1002至1006。多个源极/漏极结构1002至1006包括第一源极/漏极结构1002、第二源极/漏极结构1004和第三源极/漏极结构1006。此外，第一晶体管器件110a和第二晶体管器件110b各自包括栅电极122、栅极介电层124和侧壁间隔件结构120。第一源极/漏极结构1002和第二源极/漏极结构1004设置在第一晶体管器件110a的栅电极122的相对侧上。此外，第二源极/漏极结构1004和第三源极/漏极结构1006设置在第二晶体管器件110b的栅电极122的相对侧上。因此，第二源极/漏极结构1004直接设置在第一晶体管器件110a和第二晶体管器件110b之间，使得第二源极/漏极结构1004是共用源极/漏极结构。此外，每个源极/漏极结构1002至1006均包括外延源极/漏极层116和扩散阻挡层114。应该了解的是，外延源极/漏极层116可以被配置为图2A中的外延源极/漏极层116a和116b，扩散阻挡层114可以被配置为图2A中的扩散阻挡层114a和114b。在又一些实施例中，第一晶体管器件110a和第二晶体管器件110b可以各自被配置为图2A中的第一晶体管110，使得第一晶体管器件110a和第二晶体管器件110b均被配置为N型金属氧化物半导体(NMOS)晶体管。此外，第二半导体材料层206的厚度Tss可以大于第一半导体材料层202的厚度Tfs。此外，侧壁间隔件结构120的厚度Tsw可以例如为：约3nm、4nm、5nm、在约3至6nm范围内或其他合适的值。绝缘层204的厚度Tii可以例如为：约18nm、在约15至20nm范围内或其他合适的值。在一些实施例中，第一半导体材料层202的厚度Tfs可以为：约5nm、在约5至30nm范围内或其他合适的值。

图10B示出了图10A中的集成芯片的一部分的一些实施例的截面图，其中扩散阻挡层114从侧壁间隔件结构120的侧壁连续地延伸到第一半导体材料层202的上表面。在一些实施例中，扩散阻挡层114和第一半导体材料层202各自具有具[100]取向的面心立方(fcc)结构。

图11至图22示出了根据本发明的用于形成集成芯片的第一方法的一些实施例的截面图1100至截面图2200，所述集成芯片包括设置在衬底之内/上方的第一晶体管和第二晶体管，其中第一晶体管包括设置在衬底和外延源极/漏极层之间的扩散阻挡层。尽管图11至图22中所示的截面图1100至截面图2200结合第一方法进行了描述，但是应当理解的是，图11至图22中所示的结构不限于第一方法，而是可以独立于第一方法。尽管图11至图22被描述为一系列步骤，但是应当理解的是，这些步骤并不是限制性的，在其他实施例中可以改变步骤的顺序，并且公开的方法也适用于其他结构。在其他实施例中，所示和/或所述的一些步骤可以全部或部分省略。

如图11中的截面图1100所示，提供了半导体衬底102，其中半导体衬底102包括横向相邻的N型金属氧化物半导体(NMOS)区201和P型金属氧化物半导体(PMOS)区203。半导体衬底102包括第一半导体材料层202、绝缘层204和第二半导体材料层206。在各个实施例中，半导体衬底102为绝缘体上半导体(SOI)衬底。第一半导体材料层202可以例如是或包括晶体硅、掺杂硅、本征硅等。此外，第一半导体材料层202可以具有具[100]取向的面心立方(fcc)结构。

另外，如图11所示，在第一半导体材料层202上执行减薄工艺。在一些实施例中，减薄工艺将第一半导体材料层202的初始厚度Tfi减小到厚度Tfs。初始厚度Tfi可以例如为在约20至30nm范围内或其他合适的值。此外，厚度Tfs为例如约5nm、在约0.5至15nm范围内或其他合适的厚度值。减薄工艺可以例如包括执行平坦化工艺(例如，化学机械平坦化(CMP)工艺)、机械研磨工艺、蚀刻工艺、其他合适的减薄工艺或前述各项的任意组合。在一实施例中，减薄工艺可以仅包括蚀刻工艺，其中第一半导体材料层202暴露于一种或多种蚀刻剂，例如盐酸(HCl)，从而将第一半导体材料层202的厚度从初始厚度Tfi减小到厚度Tfs。

如图12中的截面图1200所示，在半导体衬底102上方形成多个伪栅极结构1202a和1202b及栅极介电层124，并在半导体衬底102内形成隔离结构104。在一些实施例中，伪栅极结构1202a和1202b可以被配置或被称为伪栅电极结构。此外，多个伪栅极结构1202a和1202b包括第一伪栅极结构1202a和第二伪栅极结构1202b。

另外，用于形成图12中的结构的工艺可以例如包括：在半导体衬底102内形成隔离结构104，以及在半导体衬底102上方形成栅极介电层124。随后，在栅极介电层124上方形成多个伪栅极结构1202a和1202b。伪栅极结构1202a和1202b可以包括多晶硅层1204、上部介电层1208以及设置在多晶硅层1204和上部介电层1208之间的下部介电层1206。此外，在多个伪栅极结构1202a和1202b上方沉积第一间隔件层1210，并在第一间隔件层1210上方沉积第二间隔件层1212。第一间隔件层1210和第二间隔件层1212可以例如通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或者其他合适的沉积或生长工艺进行沉积。在一些实施例中，第一间隔件层1210和第二间隔件层1212可以是或包括氮化硅、碳化硅、其他介电材料或前述各项的任意组合。此外，在半导体衬底102上方形成掩模层1214，使得掩模层1214覆盖PMOS区203内的层，并且使NMOS区201的区域未被覆盖和/或暴露。

如图13中的截面图1300所示，在NMOS区201内的第一间隔件层1210和第二间隔件层1212上执行图案化工艺，从而在NMOS区201内形成侧壁间隔件结构120和第一源极/漏极开口1302。在各个实施例中，侧壁间隔件结构120包括沿第一伪栅极结构1202a的侧壁设置的第一间隔件层1210和第二间隔件层1212。在一些实施例中，根据掩模层(图12中的1214)执行图案化工艺，随后执行去除工艺以从半导体衬底102上方去除掩模层(图12中的1214)。图案化工艺可以例如包括执行湿蚀刻工艺、干蚀刻工艺或前述各项的任意组合。

如图14中的截面图1400所示，在第一源极/漏极开口(图13中的1302)内及NMOS区201内的第一伪栅极结构1202a的相对侧上形成扩散阻挡层114a和114b。在一些实施例中，可以通过选择性外延生长工艺形成扩散阻挡层114a和114b，以在第一源极/漏极开口(图13中的1302)内选择性地沉积扩散阻挡层114a和114b。此外，扩散阻挡层114a和114b包括例如硅、具有第一掺杂类型(例如，N型)的第一掺杂剂(例如，砷(As)、磷(P)等)以及阻挡掺杂剂(例如，碳)。选择性外延生长工艺可以是外延工艺或沉积工艺的另一种形式，例如，化学气相沉积(CVD)、有机金属化学气相沉积(MO-CVD)、等离子体增强化学气相沉积(PE-CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、溅射、电子束/热蒸发等。

在其他实施例中，扩散阻挡层114a和114b形成为使得扩散阻挡层114a和114b各自具有第一掺杂剂的第一掺杂浓度，即约1.2*10

此外，例如，假设扩散阻挡层114a和114b包括硅、碳和磷(SiCP)。SiCP的沉积可以在CVD反应器、LPCVD反应器或超高真空CVD(UHV-CVD)中进行。反应器温度可以为约590摄氏度或者在约500摄氏度与650摄氏度之间。另外，反应器压力可以为约10托或者在约10至300托之间。反应器中的载气可以由氢(H

在另一实施例中，形成扩散阻挡层114a和114b可以包括：在第一源极/漏极开口(图13中的1302)内沉积外延硅层；以及在外延硅层上执行一个或多个掺杂工艺，从而形成扩散阻挡层114a和114b。一个或多个掺杂工艺可以包括：将第一掺杂剂和阻挡掺杂剂(例如，碳)选择性地注入到外延硅层中，使得扩散阻挡层114a和114b可以用第一掺杂剂和阻挡掺杂剂共掺杂。此外，扩散阻挡层114a和114b被形成为第一厚度t1，第一厚度t1可以例如在约1至5nm范围内。此外，通过使用外延工艺形成扩散阻挡层114a和114b，扩散阻挡层114a和114b可以具有与第一半导体材料层202相同的晶体结构和取向(例如，具[100]取向的面心立方(fcc)结构)。凭借包括阻挡掺杂剂(例如，碳)的扩散阻挡层114a和114b，可以在随后的工艺步骤期间以及在第一晶体管(图20中的110)的操作期间减轻第一掺杂剂从扩散阻挡层114a和114b和/或随后形成的覆盖掺杂层(例如，图15中的第一对外延源极/漏极层116a和116b)的扩散。

如图15中的截面图1500所示，在扩散阻挡层114a和114b上方及NMOS区201内形成第一对外延源极/漏极层116a和116b，从而在第一伪栅极结构1202a的相对侧上形成第一对源极/漏极结构112a和112b。第一对源极/漏极结构112a和112b包括第一对外延源极/漏极层116以及扩散阻挡层114a和114b。在一些实施例中，第一对外延源极/漏极层116a和116b可以通过选择性外延生长工艺形成，以在扩散阻挡层114a和114b上选择性地沉积第一对外延源极/漏极层116a和116b。此外，第一对外延源极/漏极层116a和116b包括例如硅和第一掺杂剂(例如，砷(As)、磷(P)等)。选择性外延生长工艺可以是外延工艺或沉积工艺的另一种形式，例如，CVD、MO-CVD、PE-CVD、ALD、PVD、溅射、电子束/热蒸发等。在一些实施例中，第一对外延源极/漏极层116a和116b内的第一掺杂剂可以不同于扩散阻挡层114a和114b内的第一掺杂剂。在一些实施例中，第一对外延源极/漏极层116a和116b形成为使得第一对外延源极/漏极层116a和116b具有第一掺杂剂的掺杂浓度，即约3*10

此外，例如，假设第一对外延源极/漏极层116a和116b包括硅和磷(SiP)。SiP的沉积可以在CVD反应器、LPCVD反应器或超高真空CVD(UHV-CVD)中进行。反应器温度可以为约680摄氏度或者在约550摄氏度与750摄氏度之间。另外，反应器压力可以为约300托或者在约50至500托之间。反应器中的载气可以由氢(H

在另一实施例中，形成第一对外延源极/漏极层116a和116b可以包括：在扩散阻挡层114a和114b上方沉积外延硅层；以及在外延硅层上执行一个或多个掺杂工艺，从而形成第一对外延源极/漏极层116a和116b。一个或多个掺杂工艺可以包括：将第一掺杂剂选择性地注入到外延硅层中，使得第一对外延源极/漏极层116a和116b用第一掺杂剂掺杂。此外，第一对外延源极/漏极层116a和116b被形成为第二厚度t2，第二厚度t2可以例如在约5至40nm范围内或为其他合适的值。此外，通过使用外延工艺形成第一对外延源极/漏极层116a和116b，第一对外延源极/漏极层116a和116b可以具有与第一半导体材料层202和/或扩散阻挡层114a和114b相同的晶体结构和取向(例如，具[100]取向的面心立方(fcc)结构)。

如图16中的截面图1600所示，在图15中的结构上方选择性地形成掩模层1602。掩模层1602使PMOS区203的区域暴露和/或未被掩盖。

如图17中的截面图1700所示，根据掩模层1602在第一半导体材料层202上执行图案化工艺，从而在第一半导体材料层202内及第二伪栅极结构1202b的相对侧上形成第二源极/漏极开口1702。图案化工艺还形成沿第二伪栅极结构1202b的相对侧壁设置的侧壁间隔件结构120。在一些实施例中，图案化工艺可以包括：在图16中的结构的未掩盖区域上执行干蚀刻工艺、湿蚀刻工艺或其他合适的蚀刻工艺。

如图18中的截面图1800所示，第二对外延源极/漏极层210a和210b形成在第二源极/漏极层开口(图17中的1702)内，并设置在第二伪栅极结构1202b的相对侧上。在一些实施例中，第二对外延源极/漏极层210a和210b可以通过选择性外延生长工艺形成，以在第一半导体材料层202上选择性地沉积第二对外延源极/漏极层210a和210b。此外，第二对外延源极/漏极层210a和210b各自包括例如硅锗(SiGe)，并各自具有与第一掺杂类型(例如，N型)相反的第二掺杂类型(例如，P型)。选择性外延生长工艺可以是外延工艺或沉积工艺的另一种形式，例如，CVD、MO-CVD、PE-CVD、ALD、PVD、溅射、电子束/热蒸发等。在又一些实施例中，第二对外延源极/漏极层210a和210b不含第一掺杂剂和/或阻挡掺杂剂，使得外延源极/漏极层210a和210b中的每一个内的第一掺杂剂和/或阻挡掺杂剂的掺杂浓度分别小于外延源极/漏极层116a和116b以及扩散阻挡层114内的相应掺杂浓度。此外，在形成第二对外延源极/漏极层210a和210b之后，执行一个或多个去除工艺以去除掩模层1602，和/或沿第一半导体材料层202的顶面设置的第一间隔件层1210和第二间隔件层1212(未示出)。

如图19中的截面图1900所示，在第一对外延源极/漏极层116a和116b及第二对外延源极/漏极层210a和210b上方形成硅化物层118。在一些实施例中，硅化物层118可以例如是或包括硅化镍、硅化钛、其他合适的材料或前述各项的任意组合。

如图20中的截面图2000所示，下部层间介电(ILD)层2002沉积在半导体衬底102上方。在一些实施例中，下部ILD层2002可以通过CVD、PVD、ALD或者其他合适的生长或沉积工艺进行沉积。下部ILD层2002可以例如是或包括二氧化硅、低κ介电材料等。此外，还执行选择性去除工艺以从NMOS区201内去除第一伪栅极结构(图19中的1202a)，随后在NMOS区201内的栅极介电层124上方形成栅电极122，从而形成第一晶体管110。选择性去除工艺可以例如包括：在PMOS区203上方和/或NMOS区201的区域上方形成掩模层(未示出)；根据掩模层在NMOS区201上执行图案化工艺，从而去除第一伪栅极结构(图19中的1202a)并在NMOS区201中的栅极介电层124上方形成第一栅电极开口(未示出)。此外，形成第一晶体管110的栅电极122可以例如包括：在NMOS区201内的栅极介电层124上方沉积(例如，通过CVD、PVD、溅射、电镀、化学镀或者其他合适的沉积或生长工艺)栅电极材料。

如图21中的截面图2100所示，在PMOS区203内的栅极介电层124上方形成栅电极122，从而形成第二晶体管208。形成第二晶体管208的栅电极122可以例如包括：在NMOS区201上方和/或PMOS区203的区域上方形成掩模层(未示出)；根据掩模层在PMOS区203上执行图案化工艺，从而去除第二伪栅极结构(图20的1202b)；以及在PMOS区203内的栅极介电层124上方沉积栅电极材料(例如，通过CVD、PVD、溅射、电镀、化学镀或者其他合适的沉积或生长工艺)，从而形成第二晶体管208的栅电极122。

如图22中的截面图2200所示，在下部ILD层2002上方形成上部ILD层2202，并在下部ILD层2002和上部ILD层2202内形成多个导电接触件128。在一些实施例中，上部ILD层2202可以通过CVD、PVD、ALD或者其他合适的生长或形成工艺进行沉积。此外，多个导电接触件128可以例如通过单个镶嵌工艺或其他合适的形成工艺形成。

图23至图25示出了根据本发明的用于形成集成芯片的第二方法的一些实施例的截面图2300至截面图2500，所述集成芯片包括设置在衬底之内/上方的第一晶体管和第二晶体管，其中第一晶体管包括设置在衬底和外延源极/漏极层之间的扩散阻挡层。在一些实施例中，图23至图25示出了可以代替第一方法的图14至图18中的步骤而执行的步骤的一些实施例。因此，第二方法示出了图11至图22中的第一方法的一些可选的实施例。例如，第二方法可以从图11至图13到图23至图25进行，然后从图25到图19至图22进行(即，跳过图14至图18)。在此类实施例中，第二方法示出了形成第一对源极/漏极结构112a和112b的一些可选的实施例。

如图23中的截面图2300所示，在第一半导体材料层202上执行掺杂工艺，从而在第一半导体材料层202内形成扩散阻挡层114a和114b。在此类实施例中，扩散阻挡层114a和114b可以被称为扩散阻挡区。掺杂工艺可以例如包括：将第一半导体材料层202的未掩盖区域(例如，在掺杂工艺期间使用第一间隔件层1210和第二间隔件层1212作为掩模层)暴露于一种或多种掺杂剂。在一些实施例中，一种或多种掺杂剂可以包括阻挡掺杂剂(例如，碳)和/或第一掺杂剂(例如，磷、砷等)。在此类实施例中，扩散阻挡层114a和114b可以被配置为如图3A所示和/或所述。在又一些实施例中，扩散阻挡层114a和114b不含第一掺杂剂(例如，磷和/或砷)，使得扩散阻挡层114由或主要由硅和阻挡掺杂剂(例如，碳)(如SiC)组成。另外，一种或多种掺杂剂可以相对于第一半导体材料层202的顶面以一定角度设置，其中所述角度等于或大于90度。

在一些实施例中，扩散阻挡层114a和114b形成为使得扩散阻挡层114a和114b各自具有第一掺杂剂的第一掺杂浓度，即约1.2*10

在一些实施例中，掺杂工艺包括执行单个注入工艺，其中在单个注入工艺期间被注入到第一半导体材料层202中的一种或多种掺杂剂的浓度是恒定的。在此类实施例中，扩散阻挡层114a和114b内的碳的掺杂分布呈高斯分布(例如，如图9A所示和/或所述)。在一可选的实施例中，掺杂工艺包括执行多个注入工艺，其中每个注入工艺可以被配置为在扩散阻挡层114a和114b内注入不同浓度的碳。在此类实施例中，扩散阻挡层114a和114b内的碳的掺杂分布呈梯度分布(例如，如图9B所示和/或所述)。

如图24中的截面图2400所示，在扩散阻挡层114a和114b上方形成第一对外延源极/漏极层116a和116b，从而形成第一对源极/漏极结构112a和112b。在一些实施例中，如图15所示和/或所述形成第一对外延源极/漏极层116a和116b。此外，如图24所示，在NMOS区201上方形成掩模层1602，并根据掩模层1602在第一间隔件层1210和第二间隔件层1212上执行图案化工艺，从而在PMOS区203内形成第二源极/漏极开口1702。在一些实施例中，图案化工艺不会过度蚀刻入第一半导体材料层202中。

如图25中的截面图2500所示，在第一半导体材料层202上方形成第二对外延源极/漏极层210a和210b。在此类实施例中，第二对外延源极/漏极层210a和210b的底面沿第一半导体材料层202的顶面设置。在一些实施例中，如图18所示和/或所述形成第二对外延源极/漏极层210a和210b。此外，在形成第二对外延源极/漏极层210a和210b之后，执行一个或多个去除工艺以去除掩模层1602，和/或沿第一半导体材料层202的顶面设置的第一间隔件层1210和第二间隔件层1212(未示出)。

图26示出了根据一些实施例的用于形成集成芯片的方法2600，所述集成芯片包括设置在衬底之内/上方的第一晶体管和所述第二晶体管，其中第一晶体管包括设置在衬底和外延源极/漏极层之间的扩散阻挡层。尽管方法2600被示出和/或描述为一系列步骤或事件，但是应当理解的是，该方法不限于所示的顺序或步骤。因此，在一些实施例中，可以以与示出的顺序不同的顺序来执行各步骤，和/或可以同时执行各步骤。此外，在一些实施例中，可以将示出的步骤或事件细分为多个步骤或事件，这些步骤或事件可以与其他步骤或子步骤在不同的时间分开执行或同时执行。在一些实施例中，可以省略一些示出的步骤或事件，并且可以包括其他未示出的步骤或事件。

在步骤2602，在半导体衬底上方形成多个伪栅极结构。在半导体衬底的NMOS区中形成第一伪栅极结构，并在半导体衬底的PMOS区中形成第二伪栅极结构。图12示出了对应于步骤2602的一些实施例的截面图1200。

在步骤2604，在第一伪栅极结构的相对侧上形成扩散阻挡层，其中扩散阻挡层包括阻挡掺杂剂。图13和图14示出了对应于步骤2604的一些实施例的截面图1300和截面图1400。此外，图23示出了对应于步骤2604的一些可选的实施例的截面图2300。

在步骤2606，在扩散阻挡层上形成第一对外延源极/漏极层，使得第一对外延源极/漏极层包括不同于阻挡掺杂剂的第一掺杂剂。图15示出了对应于步骤2606的一些实施例的截面图1500。图24示出了对应于步骤2606的一些可选的实施例的截面图2400。

在步骤2608，在第二伪栅极结构的相对侧上形成第二对外延源极/漏极层。图17和图18示出了对应于步骤2608的一些实施例的截面图1700和截面图1800。图24和图25示出了对应于步骤2608的一些可选的实施例的截面图2400和截面图2500。

在步骤2610，执行去除工艺以去除多个伪栅极结构。图20和图21示出了对应于步骤2610的一些实施例的截面图2000和截面图2100。

在步骤2612，在半导体衬底的NMOS区和PMOS区内形成栅电极。图20和图21示出了对应于步骤2612的一些实施例的截面图2000和截面图2100。

在步骤2614，在栅电极及第一对外延源极/漏极层和第二对外延源极/漏极层上方形成多个导电接触件。图22示出了对应于步骤2612的一些实施例的截面图2200。

因此，在一些实施例中，本申请涉及半导体结构，所述半导体结构包括设置在半导体衬底与外延源极/漏极层之间的扩散阻挡层。

在一些实施例中，本申请提供了一种半导体器件，所述半导体器件包括：栅电极，覆盖半导体衬底；外延源极/漏极层，设置在所述半导体衬底上且横向与所述栅电极相邻，其中，所述外延源极/漏极层包括第一掺杂剂；以及扩散阻挡层，位于所述外延源极/漏极层与所述半导体衬底之间，其中，所述扩散阻挡层包括与所述第一掺杂剂不同的阻挡掺杂剂。在一实施例中，所述扩散阻挡层用所述阻挡掺杂剂和所述第一掺杂剂共掺杂。在一实施例中，所述外延源极/漏极层内的所述第一掺杂剂的掺杂浓度大于所述扩散阻挡层内的所述第一掺杂剂的掺杂浓度；其中，所述扩散阻挡层内的所述阻挡掺杂剂的掺杂浓度小于所述扩散阻挡层内的所述第一掺杂剂的掺杂浓度。在一实施例中，所述阻挡掺杂剂被配置为防止所述第一掺杂剂从所述外延源极/漏极层扩散到所述半导体衬底的直接位于所述栅电极下面的区域。在一实施例中，所述扩散阻挡层包括外延硅，并且所述外延源极/漏极层的厚度大于所述扩散阻挡层的厚度。在一实施例中，所述扩散阻挡层的底面设置在所述半导体衬底的顶面的下方；其中，所述外延源极/漏极层的底面在所述半导体衬底的所述顶面的垂直上方。在一实施例中，所述扩散阻挡层主要由硅、碳和磷(SiCP)组成，所述外延源极/漏极层主要由硅和磷(SiP)组成。在一实施例中，所述扩散阻挡层主要由硅、碳和砷(SiCAs)组成，所述外延源极/漏极层主要由硅和砷(SiAs)组成。在一实施例中，所述扩散阻挡层是所述半导体衬底的掺杂区域，所述扩散阻挡层从所述半导体衬底的顶面延伸到所述半导体衬底的所述顶面下方的某一点；其中，所述外延源极/漏极层沿所述扩散阻挡层的顶面设置。

在一些实施例中，本申请提供了一种集成芯片，所述集成芯片包括：绝缘体上半导体(SOI)衬底，所述SOI衬底包括第一半导体层、第二半导体层和设置在所述第一和第二半导体层之间的绝缘层；N型金属氧化物半导体(NMOS)晶体管，设置在所述第一半导体层上方，其中，所述NMOS晶体管包括栅电极、设置在所述栅电极和所述第一半导体层之间的栅极介电层以及设置在所述栅电极的相对侧上的一对源极/漏极结构，其中，所述一对源极/漏极结构包括：在所述第一半导体层上方的第一对外延源极/漏极层，其中，所述第一对外延源极/漏极层包括第一N型掺杂剂；以及设置在所述第一半导体层和所述第一对外延源极/漏极层之间的扩散阻挡层，其中所述扩散阻挡层包括与所述第一N型掺杂剂不同的阻挡掺杂剂。在一实施例中，所述扩散阻挡层包括第一原子百分比的所述第一N型掺杂剂和第二原子百分比的所述阻挡掺杂剂，其中，所述第一原子百分比大于所述第二原子百分比。在一实施例中，所述扩散阻挡层为与第二N型掺杂剂和所述阻挡掺杂剂共掺杂的外延层，其中，所述第一N型掺杂剂与所述第二N型掺杂剂不同。在一实施例中，所述第一N型掺杂剂包括磷，所述第二N型掺杂剂包括砷。在一实施例中，所述集成芯片还包括：P型金属氧化物半导体(PMOS)晶体管，设置在所述第一半导体层上方并且横向与所述NMOS晶体管相邻，其中，所述PMOS晶体管包括第二栅电极、位于所述第二栅电极下方的第二栅极介电层以及设置在所述第二栅电极的相对侧上的第二对外延源极/漏极层，其中，所述第二对外延源极/漏极层的底面与所述扩散阻挡层的底面对齐。在一实施例中，所述第一对外延源极/漏极层和所述扩散阻挡层呈梯形。在一实施例中，所述扩散阻挡层为所述第一半导体层的掺杂区域，使得所述扩散阻挡层从所述第一半导体层的顶面连续地延伸到所述绝缘层的顶面。

在一些实施例中，本申请提供了一种用于制造集成芯片的方法，所述方法包括：在半导体衬底上方形成栅电极结构；在所述半导体衬底上方且横向与所述栅电极结构相邻形成扩散阻挡层，其中，所述扩散阻挡层包括阻挡掺杂剂；以及在所述扩散阻挡层上方形成外延源极/漏极层，使得所述外延源极/漏极层包括与所述阻挡掺杂剂不同的第一掺杂剂，其中，所述扩散阻挡层位于所述外延源极/漏极层和所述半导体衬底之间。在一实施例中，形成所述扩散阻挡层包括：在所述半导体衬底上方形成掩模层，其中，所述掩模层包括界定所述半导体衬底上方的源极/漏极区域开口的多个侧壁；以及执行选择性外延生长工艺以在所述源极/漏极区域开口内选择性地形成所述扩散阻挡层，其中，所述选择性外延生长工艺包括用所述第一掺杂剂和所述阻挡掺杂剂原位掺杂所述扩散阻挡层。在一实施例中，所述扩散阻挡层被形成为使得所述扩散阻挡层内的所述阻挡掺杂剂的掺杂分布呈高斯分布。在一实施例中，形成所述外延源极/漏极层包括：执行选择性外延生长工艺以沿所述扩散阻挡层的顶面选择性地形成所述外延源极/漏极层，其中，所述外延源极/漏极层的底面在所述半导体衬底的顶面的垂直上方。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。