一种半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法。

背景技术

在实际的互补场效应晶体管器件(Complementary Field Effect Transistor，可缩写为CFET)的制造过程中，通常会在CFET器件所包括的NMOS(N-Metal-Oxide-Semiconductor，可缩写为N型金属-氧化物-半导体)晶体管和PMOS(P-Metal-Oxide-Semiconductor，可缩写为P型金属-氧化物-半导体)晶体管所包括的沟道区的外周形成不同厚度或不同材料的栅堆叠结构，以使得NMOS晶体管和PMOS晶体管具有不同的阈值电压。

但是，采用现有的制造方法制造上述半导体器件时，会使得半导体器件的制造难度较大，不利于半导体器件的集成。

发明内容

本发明的目的在于提供一种半导体器件的制造方法，用于在确保第一晶体管和第二晶体管所具有的阈值电压不同的情况下，降低半导体器件的制造难度，利于半导体器件的集成。

为了实现上述目的，本发明提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：

在基底上形成第一晶体管所包括的第一沟道区、以及在第一沟道区的上方形成第二晶体管所包括的第二沟道区；第二沟道区和第一沟道区均具有至少一层纳米线或片；第一晶体管和第二晶体管的导电类型不同；

形成环绕在第一沟道区外周的第一栅介质层、以及环绕在第二沟道区外周的第二栅介质层；

在第一栅介质层和第二栅介质层上分别形成第一功函数层；

在位于第一栅介质层上的第一功函数层上、以及在第二栅介质层上形成第二功函数层；或，对位于第二栅介质层上的第一功函数层具有的功函数进行调整，形成第二功函数层，以使第一晶体管和第二晶体管具有的阈值电压不同。

与现有技术相比，本发明提供的半导体器件的制造方法中，首先在基底上形成了第一晶体管所包括的第一沟道区、以及在第一沟道区的上方形成了第二晶体管所包括的第二沟道区。并且，上述第一沟道区和第二沟道区均具有至少一层纳米线或片。同时，第一晶体管和第二晶体管的导电类型不同。接着形成环绕在第一沟道区外周的第一栅介质层的同时，形成环绕在第二沟道区外周的第二栅介质层。并且，在第一栅介质层和第二栅介质层上分别形成了第一功函数层。最后，在位于第一栅介质层上的第一功函数层上、以及在第二栅介质层上形成第二功函数层。此时，第一沟道区的外周依次形成有第一栅介质层、第一功函数层和第二功函数层。第二沟道区的外周依次形成有第二栅介质层和第二功函数层。或者，在形成了上述第一功函数层后，也可以通过对位于第二栅介质层上的第一功函数层具有的功函数进行调整的方式，形成第二功函数层。此时，第一沟道区的外周依次形成有第一栅介质层和第一功函数层。第二沟道区的外周依次形成有第二栅介质层和第二功函数层。换句话说，在第一晶体管和第二晶体管均为环栅晶体管的情况下，不管是采用上述哪种方式形成第二功函数层，都会使得形成在第一沟道区和第二沟道区外周的功函数层并不完全相同，从而能够实现第一晶体管和第二晶体管具有不同的阈值电压。与现有技术中必须至少依次通过对金属导电材料层(由金属导电材料层、功函数层和栅介质层构成栅堆叠结构)和位于第二栅介质层上的第一功函数层进行刻蚀、以及依次对第二功函数层和金属导电材料层进行淀积的方式才能够在不同晶体管所包括的沟道区的外周形成不同的栅堆叠结构相比，本发明提供的半导体器件的制造方法能够降低制造难度的同时，还能够简化制造过程，有利于半导体器件的集成。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的半导体器件的制造方法流程图；

图2为本发明实施例中在基底上形成第一叠层、第一隔离层和半导体层后的结构示意图；

图3为本发明实施例中在基底上形成鳍状结构后的结构示意图；

图4为本发明实施例中在基底上形成浅槽隔离后的结构示意图；

图5为图4所示结构沿A-A方向的结构剖视示意图；

图6为本发明实施例中在沟道区外周形成牺牲栅和侧墙后的结构示意图；

图7为本发明实施例中去除第二沟道层、第二牺牲层和第一隔离层位于第一半导体和第二半导体区内的部分后的结构示意图；

图8为本发明实施例中形成第一源/漏区后的结构示意图；

图9为本发明实施例中形成第二隔离层后的结构示意图；

图10为本发明实施例中形成第二源/漏区后的结构示意图；

图11为本发明实施例中形成介质层后沿A-A方向的结构剖视示意图；

图12为本发明实施例中去除牺牲栅，以及去除第二牺牲层、第一隔离层和第一牺牲层位于沟道区形成区内的部分后沿A-A方向的结构剖视示意图；

图13为本发明实施例中形成第一栅介质层和第二栅介质层后沿A-A方向的结构剖视示意图；

图14为本发明实施例中在第一栅介质层和第二栅介质层上形成第一功函数层后沿A-A方向的结构剖视示意图；

图15为本发明实施例中在栅极形成区内填充掩膜层料层后沿B-B方向的结构剖视示意图；

图16为本发明实施例中形成掩膜层后沿B-B方向的结构剖视示意图；

图17为本发明实施例中去除第二栅介质层上的第一功函数层后沿B-B方向的结构剖视示意图；

图18为本发明实施例中去除掩膜层，并在位于第一栅介质层上的第一功函数层上、以及在第二栅介质层上形成第二功函数层后沿B-B方向的结构剖视示意图；

图19为本发明实施例在掩膜层的掩膜作用下，对第一功函数层的功函数进行调整，形成第二功函数层后沿B-B方向的结构剖视示意图；

图20为图19所示的结构在去除掩膜层后沿B-B方向的结构剖视示意图；

图21为图18所示结构在形成第一栅堆叠结构和第二栅堆叠结构后沿B-B方向的结构剖视示意图；

图22为图19所示结构在形成第一栅堆叠结构和第二栅堆叠结构后沿B-B方向的结构剖视示意图。

附图标记：11为基底，111为衬底，112为缓冲材料层，1121为缓冲层，12为第一叠层，121为第一牺牲层，122为第一沟道层，1221为第一沟道区，13为第一隔离层，14为半导体层，15为第二叠层，151为第二沟道层，1511为第二沟道区，152为第二牺牲层，16为鳍状结构，161为鳍部，1611为第一半导体区，1612为第二半导体区，1613为沟道形成区，17为浅槽隔离，18为牺牲栅，19为侧墙，20为第一源/漏区，21为第二隔离层，22为第二源/漏区，23为介质层，24为掩膜材料层，241为掩膜层，25为第一栅堆叠结构，251为第一栅介质层，252为第一功函数层，26为第二栅堆叠结构，261为第二栅介质层，262为第二功函数层，27为金属导电材料层，28为第一晶体管，29为第二晶体管。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在实际的互补场效应晶体管器件(Complementary Field Effect Transistor，可缩写为CFET)的制造过程中，通常会在CFET器件所包括的NMOS(N-Metal-Oxide-Semiconductor，可缩写为N型金属-氧化物-半导体)晶体管和PMOS(P-Metal-Oxide-Semiconductor，可缩写为P型金属-氧化物-半导体)晶体管所包括的沟道区的外周形成不同厚度或不同材料的栅堆叠结构，以使得NMOS晶体管和PMOS晶体管具有不同的阈值电压。

下面以NMOS晶体管形成在PMOS晶体管上，并且NMOS晶体管和PMOS晶体管均包括一条纳米线或片为例简单介绍具有不同的阈值电压的NMOS晶体管和PMOS晶体管的制造过程：首先沿着衬底的厚度方向，在衬底上依次形成第一叠层、隔离层和第二沟道层。第一叠层位于衬底上。隔离层位于第一叠层和第二沟道层之间。每层第一叠层包括第一牺牲层、以及位于第一牺牲层上的第一沟道层。接着刻蚀第一叠层、隔离层、第二沟道层和部分衬底，以在衬底上沿第一方向延伸的至少一个鳍状结构。并在相邻的鳍状结构之间形成浅槽隔离。其中，每个鳍状结构暴露在浅槽隔离外的部分形成鳍部。之后，在鳍部的外周形成沿第二方向延伸的牺牲栅，并去除第二沟道层和隔离层位于牺牲栅两侧的部分。其中，上述第二方向不同于第一方向。鳍部被牺牲栅覆盖的区域为沟道形成区。然后，在衬底上形成PMOS晶体管所包括的第一源/漏区，并在第一源/漏区的上方形成NMOS晶体管所包括的第二源/漏区。第一源/漏区和第二源/漏区电绝缘。然后去除牺牲栅，以及去除隔离层和第一牺牲层位于沟道形成区内的部分，使得第一沟道层和第二沟道层位于沟道形成区内的部分形成纳米线或片。在NMOS晶体管和PMOS晶体管所包括的纳米线或片的外周形成栅介质层。并在每一栅介质层上形成PMOS晶体管对应的功函数层。之后，形成填充在栅极形成区(栅极形成区为隔离层和第一牺牲层位于沟道形成区内的部分、以及牺牲栅被去除后释放的区域)内的金属导电材料层(例如：氮化钛和钨的叠层)，并去除金属导电材料层位于NMOS晶体管所包括的纳米线或片外周的部分。接着去除NMOS晶体管所包括的纳米线或片的外周形成的PMOS晶体管对应的功函数层。最后，在NMOS晶体管所包括的纳米线或片的外周形成NMOS晶体管对应的功函数层、以及形成填充在NMOS晶体管所包括的纳米线或片外周的金属导电材料层，从而通过依次对金属导电材料层和PMOS晶体管对应的功函数层进行回刻、以及依次对NMOS晶体管对应的功函数层和金属导电材料层进行淀积的方式获得具有不同阈值电压的NMOS晶体管和PMOS晶体管。

由上述内容可知，通过现有的制造方法制造具有上述NMOS晶体管和PMOS晶体管的半导体器件，使得半导体器件的制造过程较为复杂。此外，NMOS晶体管和PMOS晶体管具有不同的阈值电压往往是通过在二者的沟道区的外周形成不同厚度或不同材料的栅介质层和/或功函数层的方式，二者所具有的金属导电材料层的材料相同。在上述制造过程中，在NMOS晶体管和PMOS晶体管所包括的纳米线或片的外周不仅同时形成了PMOS晶体管对应的栅介质层和功函数层，还形成了填充在栅极形成区内的金属导电材料层。并在多次刻蚀和多次淀积过程中分别刻蚀和重新形成了上述金属导电材料层，从而造成了金属导电材料的浪费，不利于节省半导体器件的生产成本。而且，在去除金属导电材料层位于第二沟道区外周的部分时，对实现去除的各向同性刻蚀工艺的高选择比要求很高，进而导致半导体器件的制造难度较大。

再者，上述衬底、第一牺牲层和隔离层的材料通常均为硅。在去除牺牲栅后，去除隔离层和第一牺牲层位于沟道形成区内的部分的过程中，刻蚀剂不仅对隔离层和第一牺牲层有刻蚀作用，还会对衬底对应沟道形成区的部分进行刻蚀，不利于后续操作进行的同时，导致半导体器件的形貌和性能无法满足预设方案的要求。

为了解决上述技术问题，本发明实施例提供了一种半导体器件的制造方法。本发明实施例提供的半导体器件的制造方法中，在形成了第一功函数层后，在位于第一栅介质层上的第一功函数层上、以及在第二栅介质层上形成第二功函数层。或者，在形成了上述第一功函数层后，也可以通过对位于第二栅介质层上的第一功函数层具有的功函数进行调整的方式，形成第二功函数层。此时，形成在第一沟道区和第二沟道区外周的功函数层并不完全相同，从而能够实现第一晶体管和第二晶体管具有不同的阈值电压。与现有技术中必须至少依次通过对金属导电材料层(由金属导电材料层、功函数层和栅介质层构成栅堆叠结构)和位于第二栅介质层上的第一功函数层进行刻蚀、以及依次对第二功函数层和金属导电材料层进行淀积的方式才能够在不同晶体管所包括的沟道区的外周形成不同的栅堆叠结构相比，本发明实施例提供的半导体器件的制造方法能够降低制造难度的同时，还能够简化制造过程，有利于半导体器件的集成。

如图1所示，本发明实施例提供了一种半导体器件的制造方法。下文将根据图2至图22示出的操作的立体图或剖视图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：

如图2至图12所示，在基底11上形成第一晶体管所包括的第一沟道区1221、以及在第一沟道区1221的上方形成第二晶体管所包括的第二沟道区1511。第二沟道区1511和第一沟道区1221均具有至少一层纳米线或片。第一晶体管和第二晶体管的导电类型不同。

具体来说，上述基底可以是未形成有任何膜层的衬底。例如：基底可以为硅衬底或绝缘体上硅衬底。当然，上述基底也可以是形成了一些膜层的衬底。例如：如图2所示，基底11可以包括衬底111、以及形成在衬底111上的缓冲材料层112。其中，衬底111可以是硅衬底。上述缓冲材料层112的结构可以是单层，也可以是多层。例如：在缓冲材料层112的结构为单层时，该缓冲材料层112的材质可以为锗。在缓冲材料层112的结构为多层时，该缓冲材料层112可以包括由锗硅层(材质为Si

对于第一晶体管和第二晶体管来说，从导电类型方面来讲，第一晶体管可以为NMOS晶体管或PMOS晶体管。因第二晶体管和第一晶体管的导电类型不同，故在第一晶体管为PMOS晶体管时，第二晶体管为NMOS晶体管。此时，NMOS晶体管所包括的第二沟道区形成在PMOS晶体管所包括的第一沟道区上。在另一种实例中，在第一晶体管为NMOS晶体管时，第二晶体管为PMOS晶体管。此时，PMOS晶体管所包括的第二沟道区形成在NMOS晶体管所包括的第一沟道区上。从结构方面来讲，第一沟道区和第二沟道区均具有至少一层纳米线或片。其中，第一沟道区具有的纳米线或片与基底之间具有间隙。并且，第一沟道区具有的纳米线或片与第二沟道区具有的纳米线或片之间也具有间隙。同时，第一沟道区和/或第二沟道区具有多条纳米线或片时，相邻纳米线或片之间也具有间隙。

此外，第一沟道区和第二沟道区的材质为半导体材料。例如：第一沟道区或第二沟道区的材质为硅、锗硅或锗。第一沟道区和第二沟道区的规格、以及第一沟道区和第二沟道区之间的最小垂直距离可以根据实际需求进行设置，此处不做具体限定。例如：第一沟道区和第二沟道区之间的最小垂直距离可以为50nm～100nm。

在实际的应用过程中，在基底上形成第一晶体管所包括的第一沟道区、以及在第一沟道区的上方形成第二晶体管所包括的第二沟道区前，上述半导体器件的制造方法还可以包括：

如图2至图5所示，在基底11上形成沿第一方向延伸的鳍部161。鳍部161包括第一半导体区1611、第二半导体区1612、以及位于第一半导体区1611和第二半导体区1612之间的沟道形成区1613。具体的，上述第一方向可以为平行于基底11表面的任一方向。

示例性的，上述在基底上形成沿第一方向延伸的鳍部，具体可以包括以下步骤：

如图2所示，形成覆盖在基底11上的至少一层第一叠层12、以及位于第一叠层12上的第一隔离层13。第一叠层12包括第一牺牲层121、以及位于第一牺牲层121上的第一沟道层122。

示例性的，可以通过外延工艺依次形成上述第一叠层和第一隔离层。其中，第一叠层所包括的第一沟道层为形成第一沟道区的膜层，故第一沟道层的材质和厚度可以参考前文所述的第一沟道区的材质和厚度进行设置。上述第一牺牲层和第一隔离层的材质需要分别与第一沟道层的材质之间具有一定的刻蚀选择比，以在后续去除第一牺牲层和第一隔离层位于沟道形成区内的部分时防止第一沟道层受到刻蚀等工艺的影响。例如：当第一沟道层的材质为锗时，第一牺牲层和第一隔离层的材质可以均为硅或锗硅(材质为Si

此外，上述第一叠层的层数可以根据实际应用场景中对第一晶体管所包括的纳米线或片的层数的要求进行设置。例如：当第一晶体管包括两层纳米线或片时，第一叠层的层数为两层。

如图2所示，形成覆盖在第一隔离层13上的半导体层14。半导体层14为第二沟道层151或至少一层第二叠层15。第二叠层15包括沿着基底11的厚度方向层叠设在第一隔离层13上的第二沟道层151和第二牺牲层152。

示例性的，在半导体层为形成在第一隔离层上的一层第二沟道层的情况下，可以通过外延工艺形成上述第二沟道层。第二沟道层为形成第二沟道区的膜层，故第二沟道层的材质和厚度可以参考前文所述的第二沟道区的材质和厚度进行设置。

在半导体层为形成在第一隔离层上的至少一层第二叠层的情况下，也可以采用外延工艺形成上述第二叠层。至于第二叠层的层数可以根据实际应用场景中对第二晶体管所包括的纳米线或片的层数的要求进行设置。例如：当第二晶体管仅包括一层纳米线或片时，可以在第一隔离层上形成一层第二叠层。又例如：当第二晶体管包括多层纳米线或片时，则需要在第一隔离层上形成与第二晶体管所包括的纳米线或片相同层数的第二叠层。具体的，第二叠层所包括的第二沟道层的材质可以参考前文。此外，在第一隔离层的材质与第二沟道层的材质之间具有一定的刻蚀选择比的情况下，第二叠层所包括的第二牺牲层可以形成在第二沟道层上。当然，第二沟道层也可以形成在第二牺牲层上。第二沟道层和第二牺牲层之间的位置关系可以根据实际应用场景设置，此处不做具体限定。此外，该第二牺牲层的存在可以在释放第二沟道区后，使得相邻第二沟道区之间具有间隔，便于后续通过该间隔形成环绕在第二沟道区外周的第二栅堆叠结构。其中，上述第二牺牲层的材质与第二沟道层的材质之间需要具有的一定的刻蚀选择比。例如：当第二沟道层的材质为锗时，第二牺牲层的材质可以为硅或锗硅(材质为Si

需要说明的是，在第一沟道层和/或第二沟道层的材质含有锗，且基底包括衬底、以及覆盖在衬底上的缓冲材料层的情况下，在缓冲材料层上依次外延用于形成第一沟道区的第一沟道层、用于隔离的第一牺牲层和第一隔离层、以及用于形成第二沟道区的第二沟道层。或者，除了上述膜层外还可能形成有用于隔离的第二牺牲层。此时，缓冲材料层的存在可以向上述第一沟道层和第二沟道层提供应力，从而使得基于第一沟道层和第二沟道层形成的第一沟道区和第二沟道区中产生应变，进而提高载流子在第一晶体管和第二晶体管中的迁移率，提升半导体器件的驱动性能。

如图3所示，自半导体层的顶部，刻蚀至部分基底，以形成沿第一方向延伸的鳍状结构16。

示例性的，可以先在半导体层上形成一层光刻胶层。并对光刻胶层进行曝光和显影，形成光刻图案。接着经过侧墙转移等先进工艺，自半导体层的顶部，刻蚀至部分基底，形成沿第一方向延伸的鳍状结构。具体的，在基底仅为衬底时，需要自半导体层的顶部刻蚀至部分衬底。此时，鳍状结构包括第二沟道层(或第二沟道层和第二牺牲层)、第一隔离层、第一沟道层、第一牺牲层和部分衬底被刻蚀后剩余的部分。而在基底包括衬底和缓冲材料层时，需要自半导体层的顶部刻蚀至部分缓冲材料层。此时，如图3所示，鳍状结构16包括第二沟道层(或第二沟道层和第二牺牲层)、第一隔离层、第一沟道层、第一牺牲层和部分缓冲材料层112被刻蚀后剩余的部分。同时，剩余的缓冲材料层112形成缓冲层1121。

其中，在基底仅为衬底时，该衬底被刻蚀的深度为第一深度。在基底包括衬底和缓冲材料层时，该缓冲材料层被刻蚀的深度为第二深度。上述第一深度和第二深度的大小可以根据后续形成的浅槽隔离的厚度进行设置。例如：第一深度和第二深度可以大于或等于浅槽隔离的厚度。

如图4和图5所示，在基底位于相邻鳍状结构之间的部分上形成浅槽隔离17。鳍状结构暴露在浅槽隔离17外的部分为鳍部161。

示例性的，可以通过物理气相沉积或化学气相沉积等工艺，在相邻鳍状结构之间淀积隔离材料，并对隔离材料进行回刻，形成浅槽隔离。浅槽隔离的顶部可以与基底被刻蚀后剩余部分的顶部平齐，或低于基底被刻蚀后剩余部分的顶部。浅槽隔离的材质为绝缘材料。该绝缘材料可以为SiN、Si

如图6所示，在沟道形成区的外周形成沿第二方向延伸的牺牲栅18。第二方向不同于第一方向。

示例性的，如图6所示，可以采用化学气相沉积等工艺，在鳍部161和浅槽隔离17上沉积用于形成牺牲栅18的栅极材料。接着可以采用干法刻蚀方式，对上述栅极材料进行刻蚀，仅保留栅极材料位于沟道形成区外周的部分，获得沿第二方向延伸的牺牲栅18。其中，上述第二方向可以为平行于基底表面、且不同于第一方向的任一方向。优选的，第二方向与第一方向正交。上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。此外，在形成牺牲栅18后，可以采用上述方式在牺牲栅18沿宽度方向的两个侧壁处形成侧墙19。侧墙19所含有的材料可以为氮化硅等绝缘材料。

如图7和图8所示，至少在基底位于第一半导体区和第二半导体区的部分上形成第一晶体管所包括的第一源/漏区20。第一源/漏区20与第一沟道区接触。

示例性的，可以通过各向异性刻蚀工艺去除第二沟道层(或第二沟道层和第二牺牲层)和第一隔离层位于第一半导体区和第二半导体区内的部分。接着可以采用化学气相沉积等工艺，形成一层覆盖在已形成结构上的外延隔离材料。并可以通过干法刻蚀工艺对该外延隔离材料进行刻蚀，以形成外延隔离层(图中未示出)。该外延隔离层不仅形成在侧墙沿宽度方向的两侧壁处，还覆盖在第二沟道层(或第二沟道层和第二牺牲层)和第一隔离层被刻蚀后剩余的部分的外周。该外延隔离层的材质可以根据实际应用场景进行设置，此处不做具体限定。如图8所示，可以采用外延工艺至少在基底位于第一半导体区和第二半导体区的部分上形成第一源/漏区20。第一源/漏区20的材质为半导体材料。该半导体材料可以为硅、锗硅或锗等。其中，上述外延隔离层的存在可以在外延形成第一源/漏区20的过程中，防止外延材料同时形成在第二沟道层(或第二沟道层和第二牺牲层)和第一隔离层被刻蚀后剩余的部分的外周，提高半导体器件的良率。

需要说明的是，上述第一源/漏区除了可以形成在基底上，还可以形成在浅槽隔离上。此外，除了上述形成方式外，也可以采用其他满足要求的方式形成第一源/漏区。

在一种示例中，上述至少在基底位于第一半导体区和第二半导体区的部分上形成第一晶体管所包括的第一源/漏区后，在进行后续操作前，上述半导体器件的制造方法还可以包括：如图9所示，在第一源/漏区20上形成第二隔离层21。第二隔离层21位于第一源/漏区20和第二源/漏区之间，用于隔离第一源/漏区20和第二源/漏区。应理解，第二隔离层21的存在，可以将第一源/漏区20与后续形成在第一源/漏区20上方的第二源/漏区分隔开，提高所制造的半导体器件的稳定性。

示例性的，可以采用化学气相沉积等方式，形成覆盖第一源/漏区和牺牲栅的隔离材料。接着可以依次对隔离材料进行平坦化处理和回刻处理，仅保留隔离材料覆盖在第一源/漏区上的部分，并且剩余的隔离材料的顶部高度小于位于最下方的第二沟道层的底部高度，从而获得第二隔离层。其中，第二隔离层的材质可以可以为氧化硅、氮化硅等绝缘材料。

示例性的，在形成了第二隔离层后。或者，也可以在形成了第一源/漏区后，并在形成第二隔离层前，可以采用干法刻蚀等工艺，对上述外延隔离层进行刻蚀，直至剩余的外延隔离层的顶部高度小于位于最下方的第二沟道层的底部高度。

如图10所示，在第一源/漏区20的上方形成第二晶体管所包括的第二源/漏区22。第二源/漏区22与第二沟道区接触。

示例性的，可以采用外延工艺在第一源/漏区的上方形成第二源/漏区。第二源/漏区的材质为半导体材料。该半导体材料可以为硅、锗硅或锗等。当然，除了上述形成方式外，也可以采用其他满足要求的方式形成第二源/漏区。

在一种示例中，如图11所示，在形成第二源/漏区22后，在进行后续操作前，上述半导体器件的制造方法还可以包括：形成覆盖在第一源/漏区20和第二源/漏区22上的介质层23。应理解，上述介质层23的存在可以确保采用平坦化工艺获得牺牲栅18的露出以及分别保护第一源/漏区20和第二源/漏区22不受后续牺牲栅18去除、清洗等工艺的影响，提高所制造的半导体器件的良率和性能。

示例性的，可以采用化学气相沉积等方式，形成覆盖第一源/漏区、第二源/漏区和牺牲栅的介质材料。接着可以采用化学机械抛光等方式，对介质材料进行减薄，直至露出牺牲栅的顶部。相应的，剩余的介质材料仅覆盖在第一源/漏区和第二源/漏区上，从而获得介质层。其中，介质层的材质为绝缘材料。例如：氧化硅。介质层的厚度可以根据实际应用场景设置，此处不做具体限定。

此外，在形成了介质层后，在释放位于沟道形成区内的第一沟道区和第二沟道区前，还需要去除牺牲栅。示例性的，可以采用湿法刻蚀等方式，选择性去除位于沟道形成区外周的牺牲栅。此时，鳍部位于沟道形成区内的部分得以暴露。

在一种示例中，如图12所示，在采用了如前文所述的操作后，上述在基底上形成第一晶体管所包括的第一沟道区1221、以及在第一沟道区1221的上方形成第二晶体管所包括的第二沟道区1511，可以包括：去除第一隔离层和第一牺牲层位于沟道形成区内的部分，或去除第二牺牲层、第一隔离层和第一牺牲层位于沟道形成区内的部分，使得第二沟道层位于沟道形成区内的部分形成第二沟道区1511，以及使得第一沟道层位于沟道形成区内的部分形成第一沟道区1221。

示例性的，在半导体层为第二沟道层的情况下，可以采用湿法刻蚀等方式，去除第一隔离层和第一牺牲层位于沟道形成区内的部分。而在半导体层为至少一层第二叠层的情况下，可以采用湿法刻蚀等方式，去除第二牺牲层、第一隔离层和第一牺牲层位于沟道形成区内的部分。相应的，第二沟道层位于沟道形成区内的部分形成第二沟道区。第一沟道层位于沟道形成区内的部分形成第一沟道区。

值得注意的是，如图11所示，在基底包括衬底111和缓冲材料层的情况下，在释放位于沟道形成区内的第一沟道区和第二沟道区的过程中，上述缓冲层1121可以将第一牺牲层和第一隔离层(或第一牺牲层、第一隔离层和第二牺牲层)这些待刻蚀的膜层与衬底111隔离开，即使上述待刻蚀的膜层与衬底111之间的刻蚀选择比较低，对上述待刻蚀的膜层进行刻蚀的刻蚀剂也无法与衬底111接触和反应，从而能够确保衬底111的形貌满足预设方案的要求，提高半导体器件的良率和性能。

如图13所示，形成环绕在第一沟道区1221外周的第一栅介质层251、以及环绕在第二沟道区1511外周的第二栅介质层261。

示例性的，可以采用原子层沉积等工艺形成环绕在第一沟道区外周的第一栅介质层的同时，形成环绕在第二沟道区外周的第二栅介质层，此时，第一栅介质层和第二栅介质层的材质和厚度相同。具体的，第一栅介质层和第二栅介质层所含有的材料可以均为HfO

如图14所示，在第一栅介质层251和第二栅介质层261上分别形成第一功函数层252。

示例性的，可以采用原子层沉积等工艺形成上述第一功函数层。该第一功函数层的材质和厚度可以根据实际应用场景设置。例如：在第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管时，第一功函数层的材质可以为氮化钛。第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管时，第一功函数层的材质可以为氮化钽或碳铝钛。

在一种示例中，上述在第一栅介质层和第二栅介质层上分别形成第一功函数层后，在进行后续操作前，上述半导体器件的制造方法还可以包括：

如图15所示，形成填充在栅极形成区内的掩膜材料层24。

示例性的，可以通过化学气相沉积或原子层沉积等工艺，形成覆盖在介质层上、以及填充在栅极形成区内的掩膜材料。接着可以通过化学机械抛光工艺对掩膜材料进行平坦化处理，去除掩膜材料位于介质层上的部分，形成掩膜材料层。其中，上述栅极形成区为去除第一隔离层和第一牺牲层(或去除第二沟道层、第一隔离层和第一牺牲层)位于沟道形成区内的部分、以及去除牺牲栅后释放的区域。此外，掩膜材料层的材质可以根据实际需求进行设置。例如：掩膜材料层的材质可以为非晶硅、碳化硅、旋涂碳、旋涂玻璃或非晶碳。

如图16所示，刻蚀掩膜材料层，获得掩膜层241。掩膜层241的顶部高度大于位于第一栅介质层251上的第一功函数层252的最大顶部高度，且小于位于第二栅介质层261上的第一功函数层252的最小底部高度。

示例性的，可以采用湿法腐蚀或干法刻蚀工艺刻蚀掩膜材料层，获得掩膜层。其中，湿法腐蚀工艺所采用的腐蚀液或干法刻蚀所使用的刻蚀气体，可以根据掩膜材料层的材质进行设置。例如：当掩膜材料层的材质为非晶硅时，可以采用湿法腐蚀工艺刻蚀掩膜材料层、且湿法腐蚀工艺所采用的腐蚀液可以为氨水。氨水的温度可以为70℃。又例如：当掩膜材料层的材质为旋涂碳或非晶碳时，可以采用干法刻蚀工艺、且通过O

具体的，上述位于第一栅介质层上的第一功函数层的最大顶部高度是指形成在第一沟道区具有的纳米线或片中位于最上方的纳米线或片外周的第一功函数层的顶部高度。例如：当第一沟道区具有三层纳米线或片、且位于最上方的纳米线或片为第三纳米线或片时，位于第一栅介质层上的第一功函数层的最大顶部高度是指形成在第三纳米线或片外周的第一功函数层的顶部高度。

而上述位于第二栅介质层上的第一功函数层的最小底部高度是指形成在第二沟道区具有的纳米线或片中位于最下方的纳米线或片外周的第一功函数层的底部高度。例如：当第二沟道区具有三层纳米线或片、且位于最下方的纳米线或片为第一纳米线或片时，位于第二栅介质层上的第一功函数层的最小底部高度是指形成在第一纳米线或片外周的第一功函数层的底部高度。

值得注意的是，在掩膜材料层的材质为非晶硅、碳化硅、旋涂碳、旋涂玻璃或非晶碳的情况下，因非晶硅、碳化硅、旋涂碳、旋涂玻璃和非晶碳分别与第一功函数层的材质之间具有较高的刻蚀选择比，故在对掩膜材料层进行刻蚀形成掩膜层的过程中，容易实现对掩膜材料层位于第二沟道区外周的部分的高选择比去除。与现有技术中必须要采用高选择比的各向同性刻蚀工艺才能够实现对金属导电材料层位于第二沟道区外周的部分的去除相比，本发明实施例提供的半导体器件的制造方法更容易实现将形成在第二沟道区外周的第一功函数层露出，从而能够更进一步的降低半导体器件的制造难度。

如图15至图18所示，在位于第一栅介质层251上的第一功函数层252上、以及在第二栅介质层261上形成第二功函数层262。或，如图19和图20所示，对位于第二栅介质层261上的第一功函数层252具有的功函数进行调整，形成第二功函数层262，以使第一晶体管和第二晶体管具有的阈值电压不同。

具体的，上述第二功函数层的材质和厚度可以根据第二晶体管的导电类型、形成的方式、以及实际需求进行设置。下文将根据形成方式的不同对第二功函数层的制造过程进行详细描述：

在一种示例中，在位于第一栅介质层上的第一功函数层上、以及在第二栅介质层上形成第二功函数层，可以包括以下步骤：

如图17所示，在掩膜层241的掩膜作用下，去除位于在第二栅介质层261上的第一功函数层。

示例性的，可以采用高选择比湿法腐蚀工艺去除位于第二栅介质层上的第二功函数层。此时，第二沟道区的外周进行仅形成有第二栅介质层。具体的，高选择比湿法腐蚀工艺所采用的腐蚀液可以根据实际需求进行设置。例如：在第一功函数层的材质为氮化钛的情况下，可以采用SC1溶液去除第一功函数层。该SC1溶液时氨水、双氧水和水的混合物。其中，氨水、双氧水和水的比例可以根据实际需求进行设置。

如图18所示，去除掩膜层。并在位于第一栅介质层251上的第一功函数层252上、以及在第二栅介质层261上形成第二功函数层262。

示例性的，可以采用湿法腐蚀或干法刻蚀工艺去除上述掩膜层。湿法腐蚀工艺所采用的刻蚀液可以根据掩膜层的材质进行设置。例如：当掩膜层的材质为非晶硅时，可以通过氢氧化铵溶液去除掩膜层。该氢氧化铵溶液对第二栅介质层、第一功函数层、以及二氧化硅和氮化硅等都具有很高的选择比，从而能够实现掩膜层的高选择比去除。又例如：当掩膜层的材质为旋涂碳或非晶碳时，可以采用干法刻蚀工艺、且通过O

在另一种示例中，在形成了如图16所示的掩膜层241后，如图19所示，可以在该掩膜层241的掩膜作用下，采用等离子体掺杂工艺或注入工艺，对位于第二栅介质层261上的第一功函数层252具有的功函数进行调整，形成第二功函数层262。

示例性的，当采用等离子体掺杂工艺形成上述第二功函数层时，可以向位于第二栅介质层上的第一功函数层内掺杂氮等元素，以对该第一功函数层具有的功函数进行调整。其中，氮等元素的掺杂浓度可以根据实际应用场景中对第二晶体管的阈值电压的要求进行设置。当采用注入工艺形成上述第二功函数层时，注入的元素可以依据第二晶体管的导电类型进行设置。例如：在第一晶体管为PMOS晶体管，第二晶体管为NMOS晶体管时，向位于第二栅介质层上的第一功函数层内注入的元素可以为镧等元素。第一晶体管为NMOS晶体管，第二晶体管为PMOS晶体管时，向位于第二栅介质层上的第一功函数层内注入的元素可以为铝等元素。上述元素注入的剂量可以根据实际需求进行设置，此处不做具体限定。

值得注意的是，与上述也需要在位于第一栅介质层上的第一功函数层上形成有第二功函数层相比，采用等离子体掺杂工艺或注入工艺形成第二功函数层时，第一沟道区的外周仅依次形成有第一栅介质层和第一功函数层。基于此，因第一沟道区所包括的纳米线或片与衬底之间、或相邻纳米线或片之间的距离有限，采用第二种方式仅在第二栅介质层的外周形成第二功函数层可以使得相邻第一功函数层之间的距离更大，有利于半导体器件的集成。

示例性的，在对位于第二栅介质层上的第一功函数层具有的功函数进行调整，形成第二功函数层后，在进行后续操作前，上述半导体器件的制造方法还可以包括：对第二功函数层进行退火处理。具体的，退火处理的温度可以为500℃～700℃。退火处理的时间可以为10s～60s。

在一种示例中，在通过上述两种方式中的任一种形成第二功函数层后，上述半导体器件的制造方法还可以包括：如图21和图22所示，形成填充在栅极形成区内的金属导电材料层27，获得第一晶体管28所包括的第一栅堆叠结构25、以及获得第二晶体管29所包括的第二栅堆叠结构26。

示例性的，可以通过化学气相沉积等工艺形成上述金属导电材料层。该金属导电材料层的结构可以单层，也可以为多层。例如：当金属导电材料层的结构为多层时，该金属导电材料层可以是由氮化钛层和钨层构成的叠层。

示例性的，在采用等离子体掺杂工艺形成上述第二功函数层、且需要进行退火处理的情况下，该退火处理的操作除了在形成第二功函数层后、且在形成金属导电材料层前进行，也可以在形成填充在栅极形成区内的金属导电材料层后进行。具体的，当在金属导电材料层形成后进行时，则需要对第二栅堆叠结构进行退火处理。退火处理的温度和时间可以参考前文，此处不再赘述。

由上述内容可知，本发明实施例提供的半导体器件的制造方法中，首先在基底上形成了第一晶体管所包括的第一沟道区、以及在第一沟道区的上方形成了第二晶体管所包括的第二沟道区。并且，上述第一沟道区和第二沟道区均具有至少一层纳米线或片。同时，第一晶体管和第二晶体管的导电类型不同。接着形成环绕在第一沟道区外周的第一栅介质层的同时，形成环绕在第二沟道区外周的第二栅介质层。并且，在第一栅介质层和第二栅介质层上分别形成了第一功函数层。最后，在位于第一栅介质层上的第一功函数层上、以及在第二栅介质层上形成第二功函数层。此时，第一沟道区的外周依次形成有第一栅介质层、第一功函数层和第二功函数层。第二沟道区的外周依次形成有第二栅介质层和第二功函数层。或者，在形成了上述第一功函数层后，也可以通过对位于第二栅介质层上的第一功函数层具有的功函数进行调整的方式，形成第二功函数层。此时，第一沟道区的外周依次形成有第一栅介质层和第一功函数层。第二沟道区的外周依次形成有第二栅介质层和第二功函数层。换句话说，在第一晶体管和第二晶体管均为环栅晶体管的情况下，不管是采用上述哪种方式形成第二功函数层，都会使得形成在第一沟道区和第二沟道区外周的功函数层并不完全相同，从而能够实现第一晶体管和第二晶体管具有不同的阈值电压。与现有技术中必须至少依次通过对金属导电材料层(由金属导电材料层、功函数层和栅介质层构成栅堆叠结构)和位于第二栅介质层上的第一功函数层进行刻蚀、以及依次对第二功函数层和金属导电材料层进行淀积的方式才能够在不同晶体管所包括的沟道区的外周形成不同的栅堆叠结构相比，本发明实施例提供的半导体器件的制造方法能够降低制造难度的同时，还能够简化制造过程，有利于半导体器件的集成。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。