在衬底的相对侧上形成三维存储器器件和驱动器电路的方法

相关申请

本申请要求2019年10月31日提交的美国非临时专利申请序列号16/671,025的优先权的权益，该美国非临时专利申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及三维存储器器件与驱动器电路在单个半导体衬底的相对侧的集成。

背景技术

存储器元件的三维阵列是指存储器元件的三维阵列。例如，竖直NAND串的二维阵列可用于提供存储器元件的三维阵列。存储器元件的这样的三维阵列在T.Endoh等人的名称为“具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(NovelUltra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell)”，国际电子器件会议期刊(IEDM Proc.)(2001)33-36的文章中公开。

发明内容

根据本公开的一方面，形成器件结构的方法包括：在半导体衬底的前侧表面上方形成包括三维存储器器件的存储器层级结构；在存储器层级结构上方形成存储器侧介电材料层；将处理衬底接合到存储器侧介电材料层；在处理衬底附接到存储器侧介电材料层时减薄半导体衬底；在减薄半导体衬底之后在半导体衬底的背侧半导体表面上形成包括场效应晶体管的驱动器电路；以及从存储器侧介电材料层移除处理衬底。

附图说明

图1是根据本公开的实施方案的在形成介电隔离结构以及绝缘层和牺牲材料层的过程中交替堆叠之后的示例性结构的示意性竖直剖面图。

图2A是根据本公开的实施方案的在形成阶梯式表面和阶梯式介电材料部分之后的示例性结构的示意性竖直剖面图。

图2B是图2A的示例性结构的另一个示意性竖直剖面图。

图3A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。

图3B是图3A的示例性结构的俯视图。竖直平面A-A’是图3A的剖面的平面。

图4A至图4H是根据本公开的实施方案的在形成存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。

图5是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖面图。

图6A是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的示意性竖直剖面图。

图6B是图6A的示例性结构的局部透视俯视图。竖直平面A-A’为图6A的示意性竖直剖面图的平面。

图7是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的示意性竖直剖面图。

图8是根据本公开的实施方案的在形成导电层之后的示例性结构的示意性竖直剖面图。

图9是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的示例性结构的示意性竖直剖面图。

图10A是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的示例性结构的示意性竖直剖面图。

图10B是图10A的示例性结构的俯视图。竖直平面A-A’为图10A的示意性竖直剖面图的平面。

图11A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的示意性竖直剖面图。

图11B是图11A的示例性结构的另一个示意性竖直剖面图。

图12是根据本公开的第一实施方案的在形成嵌入存储器侧金属互连结构的存储器侧介电材料层之后的示例性结构的示意性竖直剖面图。

图13是根据本公开的第一实施方案的在将处理衬底接合到存储器侧介电材料层之后的示例性结构的示意性竖直剖面图。

图14是根据本公开的第一实施方案的在减薄半导体衬底之后的示例性结构的示意性竖直剖面图。

图15是根据本公开的第一实施方案的在形成横向绝缘贯穿衬底通孔结构之后的示例性结构的示意性竖直剖面图。

图16是根据本公开的第一实施方案的在减薄半导体衬底的背侧上形成场效应晶体管之后的示例性结构的示意性竖直剖面图。

图17是根据本公开的第一实施方案的在形成嵌入逻辑侧金属互连结构的逻辑侧介电材料层以及形成逻辑侧接合垫之后的示例性结构的示意性竖直剖面图。

图18是根据本公开的第一实施方案的在移除处理衬底之后的示例性结构的示意性竖直剖面图。

图19是根据本公开的第一实施方案的在形成存储器侧接合垫之后的示例性结构的示意性竖直剖面图。

图20是根据本公开的各种实施方案的在将图19的半导体管芯接合到两个附加半导体管芯之后的示例性结构的示意性竖直剖面图。

图21是根据本公开的第二实施方案的在衬底通孔腔体中形成导电通孔结构之后的另选示例性结构的示意性竖直剖面图。

图22是根据本公开的第二实施方案的在形成存储器层级结构之后的另选示例性结构的示意性竖直剖面图。

图23是根据本公开的第二实施方案的在减薄半导体衬底的背侧上形成场效应晶体管之后的另选示例性结构的示意性竖直剖面图。

图24是根据本公开的第二实施方案的在形成逻辑侧接合垫，移除处理衬底以及形成存储器侧接合垫之后的另选示例性结构的示意性竖直剖面图。

具体实施方式

三维存储器器件需要用于编程、感测和擦除操作的驱动器电路(也称为外围或支持电路)。如果驱动器电路在存储器器件之前形成，则存储器器件的高温处理步骤可使驱动器电路器件的性能下降，诸如通过掺杂剂从驱动器电路器件的源极区和漏极区的向外扩散和/或通过在存储器器件层沉积到驱动器电路器件中期间使用的氢气的不期望的扩散。这使驱动器电路器件(诸如CMOS器件)的性能下降，并且降低了这些器件的输入/输出速度。本公开的一个实施方案涉及制造在衬底的前侧上包含三维存储器器件并且在衬底的背侧上包含驱动器电路的器件的方法，其各个方面在下文描述。在该方法中，驱动器电路器件可在形成存储器器件之后在相对较低的温度下形成，这改善了驱动器电路性能和速度。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。

一般来讲，半导体管芯或半导体封装可包括单个存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上都可发生相同的并发操作。每个平面包含多个块，这些块是可以通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。

参考图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器器件的器件结构。示例性结构包括半导体衬底8。衬底半导体层8可以是可商购获得的半导体晶圆，并且可包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如半导体衬底8的最顶部表面。主表面7可以是半导体表面。在一个实施方案中，半导体衬底8包括单晶半导体衬底并且可由单晶半导体衬底组成，并且主表面7可以是单晶半导体表面，诸如单晶半导体表面。在一个实施方案中，半导体衬底8可以是可商购获得的单晶硅晶圆。

如本文所用，“半导体材料”是指具有在1.0×10

在一个实施方案中，半导体衬底8包括单晶半导体材料，该单晶半导体材料从半导体衬底8的前侧表面(即，主表面7)连续地延伸到半导体衬底8的与前侧表面平行的背侧表面。在一个实施方案中，半导体衬底8可具有在300微米至1,500微米的范围内的均匀厚度，但也可使用更小和更大的厚度。

示例性结构可包括：其中随后形成存储器堆叠结构的存储器阵列区100，其中随后形成材料层的交替堆叠的阶梯式表面的楼梯区300，以及其中随后形成贯穿衬底通孔结构的外围区200。在一个实施方案中，至少一个任选存储器侧浅沟槽隔离结构120可形成在外围区200中并且任选地形成在存储器阵列区100内的区域中。至少一个存储器侧浅沟槽隔离结构120可例如通过形成从半导体衬底8的顶(例如，前)表面向下延伸的至少一个浅沟槽，并且通过用介电填充材料诸如氧化硅填充至少一个浅沟槽来形成。可以通过平面化工艺诸如化学机械平面化工艺移除覆盖在半导体衬底8的前侧表面上的介电填充材料的多余部分。介电填充材料的每个剩余部分构成存储器侧浅沟槽隔离结构120。

参考图2A和图2B，在半导体衬底8的前侧表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，该第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。

牺牲材料层42的第二材料为可对于绝缘层32的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。

在一个实施方案中，绝缘层32可包括氧化硅，并且牺牲材料层可包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可以形成牺牲材料层42的第二材料，例如，通过CVD或原子层沉积(ALD)形成。

牺牲材料层42可被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。

绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32,42)中的每个牺牲材料层42可具有在每个相应牺牲材料层42内基本上不变的均匀厚度。

绝缘层32和牺牲材料层42的交替堆叠是过程中交替堆叠，随后通过用导电层替换牺牲材料层来修改该过程中交替堆叠。虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可省略用于用导电层替换间隔物材料层的步骤。

任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可包括如上所述可用于绝缘层32的介电材料。绝缘帽盖层70可具有比每个绝缘层32更大的厚度。绝缘帽盖层70可通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。

漏极选择层级隔离结构72可任选地穿过绝缘帽盖层72和牺牲材料层42中的至少最顶部牺牲材料层而形成。例如，水平延伸的沟槽可穿过绝缘帽盖层72和牺牲材料层42中的至少最顶部牺牲材料层而形成，并且可填充有介电填充材料以形成漏极选择层级隔离结构72。

阶梯式腔体可形成在楼梯区300内，该楼梯区位于器件区(例如，存储器阵列区)100和包含到外围驱动器电路的连接的外围区200之间。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距半导体衬底8的前侧表面的竖直距离而逐步地变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。在形成阶梯式表面之后，间隔物材料层(例如，牺牲材料层42)的横向范围随着距半导体衬底8的前侧表面的竖直距离而减小。

在形成阶梯式腔体之后，交替堆叠(32,42)的外围部分在形成阶梯式腔体之后可具有阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔体”是指具有阶梯式表面的腔体。

通过图案化交替堆叠体(32,42)来形成平台区域。在交替堆叠(32，42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在交替堆叠(32，42)内的任何覆盖牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底部层持续地延伸到交替堆叠(32,42)内的最顶部层。

通过在其中沉积介电材料，可在阶梯式腔体中形成阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成阶梯式介电材料部分65。如本文所用，“阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的垂直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于阶梯式介电材料部分65，则阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。

参考图3A和图3B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在绝缘帽盖层70和阶梯式介电材料部分65上方，并且可被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或阶梯式介电材料部分65，并且穿过交替堆叠(32,42)来转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过阶梯式介电材料部分65以及交替堆叠(32,42)的位于楼梯区300中的阶梯式表面下方的部分来形成。

存储器开口49延伸穿过交替堆叠(32,42)的整体。支撑开口19延伸穿过在交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32,42)的材料的各向异性蚀刻工艺的化学物质可交替以优化交替堆叠(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

存储器开口49和支撑开口19可从交替堆叠(32,42)的顶表面至少延伸到包括半导体衬底8的最顶部表面的水平平面。在一个实施方案中，在半导体衬底8的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体衬底8的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体衬底8的凹陷表面可从半导体衬底8的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，但是也可以使用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体衬底8的最顶部表面共面。

存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可在存储器阵列区100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。

图4A至图4H示出了存储器开口49中的结构变化，该存储器开口是图3A和图3B的示例性结构中的存储器开口49中的一个存储器开口。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。

参考图4A，示出了图3A和图3B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体衬底8的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过半导体衬底8的上部部分。每个存储器开口的底表面相对于半导体衬底8的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可使用更大的凹陷深度。任选地，牺牲材料层42可例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。

参考图4B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体衬底8的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可掺杂有与半导体衬底8相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换定位在包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的在随后要在半导体衬底8中形成的源极区和随后要在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分所接触的半导体衬底8的导电类型相同。

参考图4C，包括阻挡介电层52、电荷存储层54、隧穿介电层56和任选的第一半导体沟道层601的层堆叠可以顺序地沉积在存储器开口49中。

阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。

介电金属氧化物的非限制性示例包括氧化铝(Al

另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施方案中，阻挡介电层52可包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可在1nm至20nm的范围内，但是也可使用更小和更大的厚度。另选地，可省略阻挡介电层52，并且可在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直地重合的侧壁，并且电荷存储层54可形成为单个连续层。

在另一个实施方案中，牺牲材料层42可以相对于绝缘层32的侧壁横向地凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直间隔开的多个存储器材料部分。虽然采用其中电荷存储层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中电荷存储层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。

电荷存储层54可形成为均匀组成的单个电荷存储层，或者可包括多个电荷存储层的堆叠。多个电荷存储层(如果使用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，电荷存储层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，电荷存储层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。电荷存储层54可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

任选的第一半导体沟道层601包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一半导体沟道层601包括非晶硅或多晶硅。第一半导体沟道层601可通过保形沉积方法诸如低压化学气相沉积(LPCVD)形成。第一半导体沟道层601的厚度可在2nm至10nm的范围内，但是也可使用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。

参考图4D，采用至少一种各向异性蚀刻工艺按顺序各向异性地蚀刻任选的第一半导体沟道层601、隧穿介电层56、电荷存储层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的位于绝缘帽盖层70的顶表面上方的部分。另外，可移除第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52的在每个存储器腔体49’的底部处的水平部分，以在其剩余部分中形成开口。可以通过使用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。

第一半导体沟道层601的每个剩余部分可具有管状配置。电荷存储层54可包括电荷捕获材料或浮栅材料。在一个实施方案中，每个电荷存储层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，电荷存储层54可为电荷存储层，其中与牺牲材料层42相邻的每个部分构成电荷存储区。

基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体衬底8的表面)可穿过第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体衬底8)的最顶表面偏移凹陷距离。隧穿介电层56定位在电荷存储层54上方。存储器开口49中的一组阻挡介电层52、电荷存储层54和隧穿介电层56构成存储器膜50，存储器膜包括多个电荷存储区(如实施为电荷存储层54)，多个电荷存储区通过阻挡介电层52和隧穿介电层56与围绕材料绝缘。在一个实施方案中，第一半导体沟道层601、隧穿介电层56、电荷存储层54和阻挡介电层52可以具有竖直重合的侧壁。

参考图4E，第二半导体沟道层602可以直接沉积在基座沟道部分11的半导体表面上或者半导体衬底8上(如果基座沟道部分11被省略的话)，并且直接沉积在第一半导体沟道层601上。第二半导体沟道层602包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二半导体沟道层602包括非晶硅或多晶硅。第二半导体沟道层602可通过保形沉积方法诸如低压化学气相沉积(LPCVD)形成。第二半导体沟道层602的厚度可在2nm至10nm的范围内，但是也可使用更小和更大的厚度。第二半导体沟道层602可以部分地填充每个存储器开口中的存储器腔体49’，或者可以完全地填充每个存储器开口中的腔体。

第一半导体沟道层601和第二半导体沟道层602的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一半导体沟道层601和第二半导体沟道层602中的所有半导体材料的集合。

参考图4F，在每个存储器开口中的存储器腔体49’未被第二半导体沟道层602完全地填充的情况下，可将介电核心层62L沉积在存储器腔体49’中以填充每个存储器开口内的存储器腔体49’的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法(诸如低压化学气相沉积(LPCVD))或者通过自平坦化沉积工艺(诸如旋涂)来沉积介电核心层62L。

参考图4G，可例如通过从第二半导体沟道层602的顶表面上方进行凹陷蚀刻来移除介电核心层62L的水平部分。此外，介电核心层62L的材料可相对于第二半导体沟道层602的半导体材料选择性地竖直凹陷到每个存储器开口49中，向下到包括绝缘帽盖层70的顶表面的第一水平平面与包括绝缘帽盖层70的底表面的第二水平平面之间的深度。介电核心层62L的每个剩余部分构成介电核心62。

参考图4H，可在介电核心62上方的每个凹陷区内沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。掺杂半导体材料的掺杂剂浓度可以在5.0×10

可以例如通过化学机械平面化(CMP)或凹陷蚀刻，从绝缘帽盖层70的顶表面上方移除沉积的半导体材料的多余部分。具有第二导电类型的掺杂的半导体材料的每个剩余部分构成漏极区63。第二半导体沟道层602的位于绝缘帽盖层70的顶表面上方的水平部分可通过平面化工艺来同时移除。第二半导体沟道层602的每个剩余部分可以整体位于存储器开口49内或者整体位于支撑开口19内。

具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。第一半导体沟道层601和第二半导体沟道层602的每个邻接对可共同形成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60的部分。每组邻接的隧穿介电层56、电荷存储层54和阻挡介电层52共同构成存储器膜50，该存储器膜包括可以以宏观保留时间存储相应数据位的存储器元件的竖直堆叠。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。在另选的实施方案中，背侧栅极介电层52可以不形成在每个存储器开口49中，并且可以随后形成在背侧凹陷部中，该背侧凹陷部通过在后续处理步骤移除牺牲材料层42而形成。

存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器叠堆结构55是半导体沟道60、隧穿介电层56、体现为电荷存储层54的部分的多个存储器元件、以及阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。

参考图5，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可在图3A和图3B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可在图3A和图3B的结构的每个支撑开口19内形成支撑柱结构20的实例。基座沟道部分11(如果存在)、存储器堆叠结构55、介电核心62和形成在存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在)、存储器膜50、竖直半导体沟道60、介电核心62和形成在每个支撑开口19内的漏极区63的每种组合填充相应的支撑开口并且构成支撑柱结构20。

每个存储器堆叠结构55包括竖直半导体沟道60，该竖直半导体沟道可包括多个半导体沟道层(601,602)和存储器膜50。存储器膜50可包括横向围绕竖直半导体沟道60的隧穿介电层56以及横向围绕隧穿介电层56(如实施为存储器材料层54)和可选的阻挡介电层52的电荷存储区域的竖直堆叠。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。

存储器膜50的位于牺牲材料层42的层级处的每个部分包括相应的存储器元件。例如，电荷存储层54的位于牺牲材料层42的层级处的每个部分可构成存储器元件，该存储器元件可通过存储或不存储电荷来存储数据位。因此，示例性结构包括形成在半导体衬底8上方的存储器元件的三维阵列。

参考图6A和图6B，接触层级介电层73可形成在绝缘层32和牺牲材料层42的交替堆叠(32,42)上方并且形成在存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。

光致抗蚀剂层(未示出)可以施加在接触层级介电层73上方，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以使用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32,42)和/或阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶表面竖直延伸到衬底半导体衬底8的顶表面，并且横向延伸穿过存储器阵列区100和楼梯区300。在一个实施方案中，背侧沟槽79可包括源极接触开口，随后可以在该源极接触开口中形成源极接触通孔结构。可例如通过灰化来移除光致抗蚀剂层。

参考图7，可例如采用蚀刻工艺将蚀刻剂引入背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可对于绝缘层32的第一材料、阶梯式介电材料部分65的材料、半导体衬底8的半导体材料和存储器膜50的最外层材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。

对于第一材料和存储器膜50的最外层选择性地移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。

每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区域100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在半导体衬底8之上的多个器件级。在这种情况下，每个背侧凹陷部43可限定用于接纳单体三维NAND串阵列的相应字线的空间。

多个背侧凹陷部43中的每个背侧凹陷部可基本平行于半导体衬底8的顶表面延伸。背侧凹陷部43可由下面的绝缘层32的顶表面和覆盖在上面的绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可始终具有均匀高度。

可以通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道部分11和半导体衬底8的物理暴露的表面部分转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体衬底8的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可拓扑同胚于环面，即大致环形的。如本文所用，如果元件的形状可以连续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面介电部分616可包括半导体衬底8的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。

参考图8，可以任选地形成背侧阻挡介电层(未明确示出)。背侧阻挡介电层(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后要形成的控制栅极。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层。

至少一种金属材料可以沉积在背侧凹陷部43中。至少一种金属材料可包括例如金属阻挡层和金属填充材料。金属阻挡层包括导电金属材料，该导电金属材料可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层可包括导电金属氮化物材料(诸如TiN、TaN、WN或其堆叠)，或者可包括导电金属碳化物材料(诸如TiC、TaC、WC或其堆叠)。在一个实施方案中，金属阻挡层可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层的厚度可以在2nm至8nm诸如3nm至6nm的范围内，但是也可以使用更小和更大的厚度。在一个实施方案中，金属阻挡层可以基本上由导电金属氮化物诸如TiN组成。

金属填充材料沉积在该多个背侧凹陷部43中、在该至少一个背侧沟槽79的侧壁上以及在接触层级介电层73的顶表面上方，以形成金属填充材料层。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料可以基本上由至少一种元素金属组成。金属填充材料层的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料可以基本上由单个元素金属组成。在一个实施方案中，金属填充材料层可以采用含氟前体气体诸如WF

多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层46L可形成在每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括定位在一对竖直相邻的介电材料层之间的金属阻挡层的一部分和金属填充材料层的一部分，这对介电材料层可以是一对绝缘层32、或最顶部绝缘层32和绝缘帽盖层70。连续金属材料层46L包括位于背侧沟槽79中或接触层级介电层73上方的金属阻挡层的连续部分和金属填充材料层的连续部分。

每个牺牲材料层42可被替换为导电层46。背侧腔体79'存在于每个背侧沟槽79的未填充有背侧阻挡介电层和连续金属材料层46L的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。

参考图9，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并且从接触层级介电层73上方回蚀刻连续导电材料层46L的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。

每个导电层46可用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。

一般来讲，绝缘层32和牺牲材料层42的过程中交替堆叠可以形成在半导体衬底8的前侧表面上方。包括相应存储器堆叠结构55的存储器开口填充结构58可通过过程中交替堆叠(32,42)形成。绝缘层32和导电层46的交替堆叠可通过用导电层46替换牺牲材料层42来形成。

参考图10，可以通过保形沉积工艺将绝缘材料层形成在该至少一个背侧接触沟槽79中和接触层级介电层73上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可在1.5nm至60nm的范围内，但是也可使用更小和更大的厚度。

如果存在背侧阻挡介电层，则绝缘材料层可以直接形成在背侧阻挡介电层的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。

执行各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体存在于由每个绝缘间隔物74围绕的体积内。

各向异性蚀刻工艺可以在存在或不存在蚀刻化学变化的情况下继续，以移除任选的背侧阻挡介电层和平面的介电部分616的位于穿过绝缘间隔物74的开口下方的部分。穿过每个背侧腔体下面的平面的电介质部分616形成开口，从而竖直地延伸背侧腔体。半导体衬底8的顶表面可物理地暴露在每个背侧沟槽79的底部处。

通过将电掺杂剂注入半导体衬底8的物理暴露的表面部分中，可以在每个背侧腔体下方的半导体衬底8的表面部分处形成源极区61。每个源极区61形成在半导体衬底8的表面部分中，该表面部分位于穿过绝缘间隔物74的相应开口下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，因此每个源极区61可具有大于穿过绝缘间隔物74的开口的横向范围的横向范围。

半导体衬底8的在源极区61和多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。水平半导体沟道59接触源极区61和该多个基座沟道部分11。在交替堆叠(32,46)内形成导电层46时提供的最底部导电层46可包括场效应晶体管的选择栅极电极。半导体沟道(59，11，60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。

背侧接触通孔结构76可以形成在每个背侧腔体内。每个接触通孔结构76可填充相应腔体。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可在3nm至30nm的范围内，但是也可使用更小和更大的厚度。导电填充材料部分76B可包括金属或金属合金。例如，导电填充材料部分76B可包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。

可以将覆盖在交替堆叠(32,46)上的接触层级介电层73用作停止层来平面化至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触层级介电层73可用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。

每个背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层，则背侧接触通孔结构76可以接触背侧阻挡介电层的侧壁。

参考图11A和图11B，附加的接触通孔结构(88,86,8P,186)可以穿过接触层级介电层73以及任选地穿过阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可以穿过每个漏极区63上的接触层级介电层73形成。字线接触通孔结构86可穿过接触层级介电层73以及穿过阶梯式介电材料部分65形成在导电层46上。三维存储器器件102可以包括存储器堆叠结构55(例如，存储器膜50和竖直半导体沟道60)、导电层46、位线98和/或背侧偏置线664(其可为源极偏置线)，该存储器堆叠结构是相应存储器开口填充结构58的一部分，该导电层包括用于存储器堆叠结构55的选择栅极电极和字线，该位线电连接到相应组的漏极区63。

接触通孔结构(88,86,8P,186)可包括贯穿存储器层级通孔结构(8P,186P)。例如，贯穿存储器层级通孔结构(8P,186)可包括形成在存储器阵列区186中的阵列区贯穿存储器层级通孔结构186和形成在外围区200中的外围区贯穿存储器层级通孔结构8P。

例如，如图11B所示，阵列区贯穿存储器层级通孔腔体可穿过绝缘层32和导电层46的交替堆叠向下到半导体衬底8的顶表面(诸如存储器阵列区100中的相应存储器侧浅沟槽隔离结构120的顶表面)而形成。介电材料层诸如氧化硅可保形地沉积在阵列区贯穿存储器层级通孔腔体中，并且随后可被各向异性蚀刻以在每个阵列区贯穿存储器层级通孔腔体中形成管状绝缘间隔物。每个管状绝缘间隔物在本文中被称为贯穿存储器层级介电间隔物184。阵列区贯穿存储器层级通孔结构186可形成在相应阵列区贯穿存储器层级通孔腔体的剩余未填充体积内，该相应阵列区贯穿存储器层级通孔腔体在相应贯穿存储器层级介电间隔物184内部并直接在其上。每个阵列区贯穿存储器层级通孔结构186可穿过存储器阵列区100中的绝缘层32和导电层46的交替堆叠形成。

外围区贯穿存储器层级通孔腔体可穿过接触层级介电层73和阶梯式介电材料部分65向下到外围区200中的相应存储器侧浅沟槽隔离结构120的顶表面而形成。外围区贯穿存储器层级通孔结构8P可形成在相应外围区贯穿存储器层级通孔腔体内。每个外围区贯穿存储器层级通孔结构8P可穿过外围区200中的阶梯式介电材料部分65形成。

在一个实施方案中，可以形成外围区贯穿存储器层级通孔结构8P和阵列区贯穿存储器层级通孔结构186两者。在另一个实施方案中，可以仅形成外围区贯穿存储器层级通孔结构8P或仅形成阵列区贯穿存储器层级通孔结构186。虽然采用其中在绝缘层32和导电层46的交替堆叠形成之后形成外围区贯穿存储器层级通孔结构8P和阵列区贯穿存储器层级通孔结构186的实施方案描述了本公开，但本文明确地设想到其中在用导电层46替换牺牲材料层42之前形成外围区贯穿存储器层级通孔结构8P和/或阵列区贯穿存储器层级通孔结构186的实施方案。例如，在用导电层46替换牺牲材料层42之前，贯穿存储器层级介电间隔物184和阵列区贯穿存储器层级通孔结构186可穿过绝缘层32和牺牲材料层42的过程中交替堆叠形成。

一般来讲，贯穿存储器层级通孔结构(186,8P)至少从第一水平平面竖直地延伸到至少第二水平平面，该第一水平平面包括交替堆叠(32,46)的最远离半导体衬底8的表面(诸如最顶部导电层46的最顶部表面)，该第二水平平面包括交替堆叠(32,46)的最靠近半导体衬底8的表面(诸如交替堆叠(32,46)最底部绝缘层32的底部表面)。在一个实施方案中，交替堆叠(32,46)可接触半导体衬底8的前侧表面，并且贯穿存储器层级通孔结构(186,8P)可以竖直地延伸穿过第二水平平面。

位于第二水平平面与包括贯穿存储器层级通孔结构(186,8P)的顶表面的水平平面之间的所有结构的组件在本文中被称为存储器层级结构。存储器层级结构可具有在5微米至100微米的范围内的厚度。然而，也可使用更小和更大的厚度。存储器层级结构包括存储器元件的三维阵列，并且形成在半导体衬底8的前侧表面上。存储器层级通孔结构(186,8P)穿过存储器层级结构形成。

根据本公开的实施方案，接触通孔结构(88,86,8P,186)可完全由至少一种导电材料制成，该导电材料耐受高温退火，随后执行高温退火以活化半导体器件中的掺杂剂，诸如将在后续处理步骤中形成在半导体衬底8的背侧上的CMOS器件。在一个实施方案中，接触通孔结构(88,86,8P,186)可以完全由金属衬垫材料(诸如TiN、TaN或WN)、重掺杂半导体材料(诸如掺杂多晶硅)和/或耐高温退火的金属材料(诸如钨)制成。

参考图12，存储器侧介电材料层640和存储器侧金属互连结构(664,666,98,665)随后可形成在绝缘层32和导电层46的交替堆叠、后向阶梯式介电材料部分65和接触层级介电层73上方。存储器侧介电材料层640可包括例如通孔层级介电材料层、线层级介电材料层、垫层级介电材料层以及任选钝化介电层。存储器侧介电材料层640中的每一者包括相应介电材料，诸如氧化硅、氮化硅、氮氧化硅、介电金属氧化物、有机硅酸盐玻璃或它们的组合。

存储器侧金属互连结构(664,666,98,665)可包括接触背侧接触通孔结构76的背侧偏置线664(其可以是源极偏置线)，接触漏极接触通孔结构88的相应子集的位线98，以及可以是金属线结构的存储器侧金属线结构666。存储器侧金属线结构666的第一子集可以直接接触存储器阵列区100中的阵列区贯穿存储器层级通孔结构186中的相应一者的顶表面。存储器侧金属线结构666的第二子集可以直接接触外围区贯穿存储器层级通孔结构8P中的相应一者的顶表面。存储器侧金属线结构666的第三子集可以接触字线接触通孔结构86中的相应一者的顶表面。在一个实施方案中，导电层46中的一者或多者可通过字线接触通孔结构86和存储器侧金属线结构666电连接到外围区贯穿存储器层级通孔结构8P中的相应一者。

存储器侧金属互连结构(664,666,98,665)还可包括存储器侧金属通孔结构665，该存储器侧金属通孔结构接触存储器侧金属线结构666中的相应一者并且在存储器侧介电材料层640内提供竖直电连接。在一个实施方案中，存储器侧金属互连结构(664,666,98,665)的顶表面可覆盖有存储器侧介电材料层640的最顶部介电层。

根据本公开的实施方案，存储器侧金属互连结构(664,666,98,665)可完全由至少一种导电材料制成，该导电材料耐受高温退火，随后执行高温退火以活化半导体器件700中的掺杂剂，诸如将在后续处理步骤中形成在半导体衬底8的背侧上的CMOS器件。在一个实施方案中，存储器侧金属互连结构(664,666,98,665)可以完全由金属衬垫材料(诸如TiN、TaN或WN)和耐高温退火的金属材料(诸如钨)制成。在一个实施方案中，存储器侧金属互连结构(664,666,98,665)中的每一者可以由包括导电金属氮化物材料的金属衬垫和包括钨的导电填充材料部分组成。

参考图13，处理衬底600可以附接到存储器侧介电材料层640的最顶部介电层的物理地暴露的水平表面，该存储器侧介电材料层可以是氧化硅层。处理衬底600可包括半导体材料、绝缘材料或导电材料。处理衬底600的厚度被选择为使得处理衬底600可以在其中减薄半导体衬底8的后续处理步骤期间为存储器层级结构提供机械支撑。

处理衬底600可由能够与存储器侧介电材料层640的最顶部介电层的材料接合的材料构成，或者可以具有包括能够与存储器侧介电材料层640的最顶部介电层的材料接合的材料的表面涂层。在一个实施方案中，处理衬底600的面向存储器侧介电材料层640并随后接合到该存储器侧介电材料层的整个物理暴露表面可始终具有第一均匀材料组成，并且存储器侧介电材料层640的面向处理衬底600并随后接合到该处理衬底的整个物理暴露表面可始终具有第二均匀材料组成。

在一个实施方案中，第一均匀材料组成可为介电材料(诸如氧化硅，包括热氧化硅或TEOS氧化物，即，通过原硅酸四乙酯(TEOS)的分解形成并且包括碳和氢作为残余组分的氧化硅材料)。另选地，第一均匀材料组成可为半导体材料(诸如硅或硅-锗)。在一个实施方案中，第一均匀材料组成可不同于第二均匀材料组成。例如，第一均匀材料组成可包括第一氧化硅材料，并且第二均匀材料组成可包括第二氧化硅材料，该第二氧化硅材料包含原子浓度不同于第一氧化硅材料内的掺杂剂或杂质原子的原子浓度的掺杂剂或杂质原子。

在一个实施方案中，第一均匀材料组成可选自但不限于氧化硅诸如掺杂的硅酸盐玻璃、多孔硅酸盐玻璃、或热氧化硅、或半导体材料诸如掺杂的或未掺杂的硅、或有机粘合剂材料。在示例性示例中，存储器侧介电材料层640的最顶部介电层可以包括氧化硅，并且处理衬底600的面向存储器侧介电材料层640的最顶部介电层的用于接合的平面表面可包括半导体表面(诸如硅表面或氧化硅表面)。在非限制性示例性示例中，处理衬底600可包括具有约1mm的厚度的可商购获得的硅晶圆，并且处理衬底600可以经由硅与氧化硅接合或氧化硅与氧化硅接合而接合到存储器侧介电材料层640的最顶部介电层。如果硅衬底直接接合到存储器侧介电材料层640的最顶部介电层的氧化硅材料，则可以采用硅与氧化硅接合。如果任选氧化硅接合层602形成在硅晶圆600的面向存储器侧介电材料层640的最顶部介电层的表面上，则可以采用氧化硅与氧化硅接合(例如，相对低温氧化物接合)。一般来讲，存储器侧金属互连结构(664,666,98,665)的顶表面可覆盖有存储器侧介电材料层640的最顶部介电层，使得当存储器侧介电材料层640的最顶部表面临时接合到处理衬底600时，存储器侧金属互连结构(664,666,98,665)被保护。

参考图14，半导体衬底8可从背侧减薄到目标厚度，该目标厚度可在1微米至10微米的范围内。然而，也可使用更小或更大的厚度。半导体衬底8的减薄可通过从背侧移除半导体衬底8的材料的磨削、抛光、各向同性蚀刻工艺和/或各向异性蚀刻工艺来实现。例如，可通过采用修整化学机械平面化工艺的磨削和抛光的组合来减薄半导体衬底8。在处理衬底600附接到存储器侧介电材料层640时减薄半导体衬底8。在通过减薄工艺处理半导体衬底8期间，处理衬底600可以向存储器层级结构和半导体衬底8提供机械支撑。示例性结构可颠倒翻转，使得在半导体衬底8的减薄之后可在半导体衬底8的背侧表面上执行附加处理步骤。

参考图15，光致抗蚀剂层(未示出)可以被施加在减薄的半导体衬底8的背侧表面上方，并且被光刻图案化以在覆盖在贯穿存储器层级通孔结构(186,8P)上的区域中形成开口。可执行各向异性蚀刻工艺以蚀刻穿过半导体衬底8和存储器侧浅沟槽隔离结构120的位于穿过光致抗蚀剂层的开口下方的部分。可以将贯穿存储器层级通孔结构(186,8P)用作各向异性蚀刻工艺的蚀刻停止结构。贯穿衬底通孔腔体通过在附接处理衬底600时从背侧半导体表面朝向半导体衬底8的前侧表面各向异性地蚀刻减薄的半导体衬底8和存储器侧浅沟槽隔离结构120的未掩蔽部分来形成。贯穿存储器层级通孔结构(186,8P)中的相应一者的近侧表面在贯穿衬底通孔腔体中的每一者的深端部(即，底部)处物理地暴露。在一个实施方案中，贯穿衬底通孔腔体的侧壁可以是锥形的，使得每个贯穿衬底通孔腔体在减薄半导体衬底8的物理暴露的背侧表面的平面内具有比在贯穿存储器层级通孔结构(186,8P)的近侧表面物理地暴露的底表面处更大的横向尺寸。贯穿衬底通孔腔体的侧壁的锥角可在0.1度至5度，诸如0.5度至2度的范围内。贯穿衬底通孔腔体中的每一者在减薄的半导体衬底8的物理暴露的背侧表面内可具有在300nm至6,000nm范围内的横向尺寸(诸如圆形水平横截面形状的直径、椭圆形水平横截面形状的短轴、或矩形水平横截面形状的宽度)，但也可采用更小和更大的横向尺寸。

保形介电材料层可沉积在贯穿衬底通孔腔体的侧壁上。保形介电材料层可包括氧化硅或薄氮化硅衬垫和氧化硅层的层堆叠。保形介电材料层的厚度可在50nm至300nm的范围内，但是也可采用更小和更大的厚度。可执行各向异性蚀刻工艺以移除保形介电材料间隔物的水平部分。在相应的贯穿衬底通孔腔体中的保形介电材料层的每个剩余管状部分构成贯穿衬底介电间隔物470。

至少一种导电材料可以沉积在贯穿衬底通孔腔体的未填充剩余体积中，并且直接沉积在贯穿存储器层级通孔结构(186,8P)的相应近侧表面上。至少一种导电材料可以包括导电金属氮化物衬垫(诸如TiN衬垫、TaN衬垫或WN衬垫)，以及沉积在导电金属氮化物衬垫上的导电填充材料层的层堆叠。导电填充材料层可以包括重掺杂半导体材料(诸如掺杂多晶硅)或金属填充材料(诸如钨、铝、铜、钼、另一种元素金属或者它们的合金或层堆叠)。导电填充材料层和导电金属氮化物衬垫的多余部分可通过平面化工艺诸如凹陷蚀刻或化学机械平面化工艺从包括减薄半导体衬底8的背侧表面的水平平面上方移除。填充相应贯穿衬底通孔腔体的体积的至少一种导电材料的每个剩余部分构成贯穿衬底导电通孔结构480。贯穿衬底介电间隔物470和贯穿衬底导电通孔结构480的每个连续组合构成横向绝缘贯穿衬底通孔结构(470,480)，该横向绝缘贯穿衬底通孔结构提供竖直延伸穿过减薄半导体衬底8的横向绝缘导电路径。每个横向绝缘贯穿衬底通孔结构(470,480)接触贯穿存储器层级通孔结构(186,8P)中的相应一者，并且在减薄半导体衬底8的前侧表面(在下文中也称为近侧水平表面)与物理地暴露的背侧半导体表面(在下文中也称为远侧水平表面)之间竖直地延伸。

参考图16，可在半导体衬底8的背侧上形成各种半导体器件700，诸如互补金属氧化物半导体(CMOS)配置(例如，CMOS器件)中的场效应晶体管。例如，可以施加光致抗蚀剂层(未示出)，并且可以执行离子注入步骤以形成各种掺杂半导体阱(712,714)，这些掺杂半导体阱可包括p掺杂半导体阱712和n掺杂半导体阱714。半导体衬底8的表面部分可通过半导体衬底8的背侧表面注入有电掺杂剂。

逻辑侧浅沟槽隔离结构720可通过在半导体衬底8的背侧表面下方的物理暴露表面部分的光刻图案化和各向异性蚀刻的组合形成浅沟槽来形成。随后可形成栅极电介质750、栅极电极(752,754)和栅极侧壁间隔物756。栅极电极(752,754)可以包括第一栅极电极752和第二栅极电极754，该第一栅极电极为在相应p掺杂半导体阱712上方形成的n型场效应晶体管提供第一功函数，该第二栅极电极为在相应n掺杂半导体阱714上方形成的p型场效应晶体管提供第二功函数。N掺杂有源区732(诸如源极区和漏极区)可被形成用于npn场效应晶体管，并且p掺杂有源区734可被形成用于pnp场效应晶体管。场效应晶体管中的每一者可包括作为半导体衬底8中的相应阱(712,714)的表面部分的相应沟道，以及通过相应栅极电介质750与半导体衬底8竖直地间隔开的相应栅极电极(752,754)。可在半导体衬底8的背侧表面上形成附加半导体器件，诸如二极管、电容器、电阻器和电感器。随后可在高于800摄氏度的高温下执行活化场效应晶体管中的掺杂剂的活化退火工艺。

参考图17，逻辑侧介电材料层760可形成在半导体衬底8的背侧表面及其上的半导体器件上方。逻辑侧介电材料层760。逻辑侧介电材料层760的总厚度可以在1微米至5微米的范围内，但是也可以使用更小和更大的厚度。逻辑侧金属互连结构780可以嵌入在逻辑侧介电材料层760中。如果期望将引线或附加衬底接合到半导体衬底8的背侧，则逻辑侧金属互连结构780可包括逻辑侧金属通孔结构782、逻辑侧金属线结构784和任选的逻辑侧接合垫788。逻辑侧金属通孔结构782的子集可直接形成在半导体衬底8的背侧表面上的半导体器件700的各种节点上。逻辑侧接合垫788(如果存在)可被配置用于焊料接合或用于金属与金属接合。

逻辑侧金属通孔结构782的子集可以直接形成在贯穿衬底通孔结构480中的相应一者上。在减薄半导体衬底8之后形成贯穿衬底通孔结构480的情况下，可以以有限的锥角形成贯穿衬底通孔结构40，使得每个贯穿衬底通孔结构480的顶表面(即，近侧表面)具有比每个贯穿衬底通孔结构480的底表面(即，远侧表面)更大的表面积，该底表面接触贯穿存储器层级通孔结构(486,8P)中的相应一者。在这种情况下，每个贯穿衬底通孔结构480可被形成有第一水平表面和第二水平表面，该第一水平表面位于具有较大面积的近侧水平平面(即，背侧水平平面或逻辑侧水平平面)内，该第二水平表面具有较小面积。在一个实施方案中，形成在减薄的半导体衬底8的背侧表面上的半导体器件700可形成三维存储器器件102的驱动器电路。驱动器电路可包括半导体器件700，诸如CMOS配置中的场效应晶体管。

导电路径将驱动器电路的节点电连接到三维存储器器件102的相应节点，诸如存储器开口填充结构58中的漏极区63、导电层46、位线98和/或背侧偏置线664。在一个实施方案中，每个导电路径可以包括贯穿衬底通孔结构480中的一者。此外，导电路径的至少子集可包括逻辑侧金属互连结构780的相应子集和存储器侧金属互连结构(664,666,665,686)的相应子集。

例如，位线98可以通过横向绝缘贯穿衬底通孔结构(470,480)、贯穿存储器层级通孔结构186和逻辑侧金属互连结构780电连接到半导体器件700(例如，场效应晶体管)。

参考图18，可以例如通过磨削、抛光和/或蚀刻(诸如各向同性或各向异性蚀刻)从存储器侧介电材料层640移除处理衬底600。如果采用磨削或抛光，则存储器侧介电材料层640的接合到处理衬底600的水平表面可以用作停止表面。如果采用各向同性蚀刻工艺或各向异性蚀刻工艺，则蚀刻工艺的化学物质可以对接合到处理衬底600的存储器侧介电材料层640的最外层的材料具有选择性。例如，如果处理衬底600包括半导体材料诸如硅，则可以通过采用端点检测器磨削或抛光半导体材料来移除处理衬底600，该端点检测器检测存储器侧介电材料层640的最外层中氧化硅材料的物理暴露。另选地，可通过采用KOH溶液的各向同性蚀刻工艺来移除处理衬底600的半导体材料，该KOH溶液蚀刻对氧化硅有选择性的半导体材料。如果处理衬底600包括不同材料，则可采用合适的蚀刻化学物质。在另选的实施方案中，如果层602包括具有与存储器侧介电材料层640和处理衬底600不同的组成的剥离层，那么可以通过选择性蚀刻选择性地移除层602以将处理衬底600与存储器侧介电材料层640分开，这允许在半导体器件700在附加半导体衬底8上形成期间对处理衬底600重复使用。例如，如果剥离层602是氮化硅层，那么可以使用选择性磷酸蚀刻来移除对硅处理衬底600和氧化硅存储器侧介电材料层640具有选择性的剥离层602。

参考图19，任选附加存储器侧介电材料层670和任选附加存储器侧金属互连结构(675,676,688)可形成在存储器侧介电材料层640上。在形成附加存储器侧介电材料层670的情况下，存储器侧介电材料层640被称为近侧存储器侧介电材料层640，并且附加存储器侧介电材料层670被称为远侧存储器侧介电材料层670。附加存储器侧金属互连结构(675,676,688)在本文中被称为远侧存储器侧金属互连结构(675,676,688)。

如果期望将远侧存储器侧金属线结构676连接到外部电连接，则远侧存储器侧金属互连结构(675,676,688)可包括远侧存储器侧金属通孔结构675、远侧存储器侧金属线结构676和任选存储器侧接合垫688。远侧存储器侧金属通孔结构675提供竖直导电路径，并且远侧存储器侧金属线结构676提供水平导电路径。存储器侧接合垫688可被配置为提供焊料接合(诸如C4接合)或者可被配置为提供金属与金属接合(诸如铜与铜接合)。

一般来讲，在移除处理衬底600之后，存储器侧接合垫688可以形成在存储器侧金属互连结构(98,664,666,665,675,676)的子集上。任选地，附加接合垫诸如逻辑侧接合垫788可在移除处理衬底600之前或之后形成在逻辑侧金属互连结构780的子集上(诸如逻辑侧金属线结构784上)。可以提供第一半导体管芯1000，该第一半导体管芯包括半导体衬底8、包含三维存储器器件102的存储器层级结构、存储器侧介电材料层和存储器侧金属互连结构、包括场效应晶体管的逻辑侧半导体器件、以及逻辑侧介电材料层和逻辑侧金属互连结构。

参考图20，示出了在任选地将图19的半导体管芯1000接合到两个任选的附加半导体管芯(2000,3000)之后的示例性结构。两个附加半导体管芯(2000,3000)可包括第二半导体管芯2000和第三半导体管芯3000，该第二半导体管芯包括接合到存储器侧接合垫688的接合垫2688，该第三半导体管芯包括接合到逻辑侧接合垫788的接合垫3788。任选的第二半导体管芯和第三半导体管芯(2000,3000)可以是逻辑管芯和/或存储器管芯。

参考图21，示出了根据本公开的实施方案的另选的示例性结构，其可通过在将处理衬底接合到位于半导体衬底8上方的存储器侧介电材料层640之前形成从半导体衬底8的前侧表面朝向半导体衬底8的背侧延伸的衬底通孔腔体来提供。可在形成三维存储器器件102之前或之后形成衬底通孔腔体。衬底通孔腔体的深度可以在1微米至10微米的范围内，但是也可采用更小和更大的深度。半导体衬底8的前侧表面处的衬底通孔腔体的横向尺寸可在300nm至6,000nm的范围内，但也可采用更小和更大的横向尺寸。可通过在半导体衬底8的前侧表面上方施加光致抗蚀剂层并光刻图案化光致抗蚀剂层以形成穿过其的开口，并且通过采用各向异性蚀刻工艺将光致抗蚀剂层中的开口的图案转移到半导体衬底8中来形成衬底通孔腔体。在各向异性蚀刻工艺期间，半导体衬底8的未被光致抗蚀剂层掩蔽的部分可从半导体衬底8的前侧表面朝向半导体衬底8的背侧表面移除。随后可例如通过灰化移除光致抗蚀剂层。

衬底通孔腔体的侧壁可以是锥形的，使得每个贯穿衬底通孔腔体在半导体衬底8的前侧表面的平面内具有比在相应衬底通孔腔体的底部处更大的横向尺寸。衬底通孔腔体的侧壁的锥角可在0.1度至5度，诸如0.5度至2度的范围内。衬底通孔腔体中的每一者在半导体衬底8的前侧表面的平面内可具有在300nm至6,000nm范围内的横向尺寸(诸如圆形水平横截面形状的直径、椭圆形水平横截面形状的短轴、或矩形水平横截面形状的宽度)，但也可采用更小和更大的横向尺寸。

介电材料层可通过沉积介电材料诸如氧化硅或包括薄氮化硅衬垫和氧化硅层的层堆叠沉积在衬底通孔腔体的表面上。可将至少一种导电材料沉积在介电材料层上的衬底通孔腔体的未填充剩余体积中。至少一种导电材料可以包括导电金属氮化物衬垫(诸如TiN衬垫、TaN衬垫或WN衬垫)，以及沉积在导电金属氮化物衬垫上的导电填充材料层的层堆叠。导电填充材料层可以包括重掺杂半导体材料(诸如掺杂多晶硅)或金属填充材料(诸如钨、铝、铜、钼、另一种元素金属或者它们的合金或层堆叠)。介电材料层的部分和至少一种导电填充材料的部分可以通过平面化工艺诸如凹陷蚀刻或化学机械平面化工艺从包括半导体衬底8的前侧表面的水平平面上方移除。介电材料层的每个剩余部分构成介电间隔物470’，并且位于相应介电间隔物470’内部的至少一种导电填充材料的每个剩余部分构成导电通孔结构480’。

参考图22，可执行图1至图11B的处理步骤以形成包含三维存储器器件102的存储器层级结构。贯穿存储器层级通孔结构(186,8P)可直接形成在导电通孔结构480’中的相应一者的顶表面上。存储器侧浅沟槽隔离结构120可以形成或可以不形成。

参考图23，可执行图12至图14的处理步骤以形成存储器侧介电材料层640和存储器侧金属互连结构(98,664,666,665)。处理衬底600可附接到存储器侧介电材料层640的最顶部(即，最外)层。半导体衬底8可以被减薄以物理地暴露导电通孔结构480’的水平表面，该水平表面在减薄的半导体衬底8的背侧表面近侧。在这种情况下，导电通孔结构480’的表面和介电间隔物470’的环形水平表面可在减薄半导体衬底8时物理地暴露。介电间隔物470’的每个剩余部分可具有管状配置，并且在本文中称为贯穿衬底介电间隔物470。导电通孔结构480’的每个剩余部分构成贯穿衬底通孔结构480。贯穿衬底介电间隔物470和贯穿衬底通孔结构480的每个连续组合构成横向绝缘贯穿衬底通孔结构(470,480)。

随后，可执行图16的处理步骤以形成至少一个半导体器件700，诸如包括场效应晶体管的CMOS器件。

参考图24，可执行图17至图19的处理步骤以提供第一半导体管芯1000。图24的第一半导体管芯1000与图19的第一半导体管芯1000的不同之处可在于贯穿衬底介电间隔物470和贯穿衬底通孔结构480的侧壁的锥角的方向。

在提供接合到存储器侧介电材料层640的处理衬底600之后，本公开的各种实施方案减薄半导体衬底8。处理衬底600可以足够厚，以在通过磨削、抛光、各向同性蚀刻工艺或各向异性蚀刻工艺减薄半导体衬底8期间向半导体衬底8和存储器层级结构提供足够的机械支撑。驱动器电路器件可在形成三维存储器器件102之后在相对低的温度下形成在减薄的半导体衬底8的背侧上，这改善了驱动器电路性能和速度。

虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。