用于存储器的阈值开关

相关申请的交叉引用

本申请要求2019年6月10日提交的美国非临时申请序列第16/435,843号的优先权和权益。

技术领域

本公开涉及存储器系统，并且具体地涉及具有阈值相变开关的方法和系统。

背景技术

存储器系统使用晶体管来访问存储器系统中的存储器单元。

发明内容

本公开整体涉及用于存储器系统和/或存储器方法中的硫属元素化物开关。开关可以是阈值开关，其一旦接通就提供雪崩型传导。

所公开实施方案的一个方面包括用于竖直非易失性存储器的阈值开关，该阈值开关包括源极、漏极以及从源极延伸到漏极的竖直通道，其中该通道包含硫属元素化物材料，该通道包括第一电阻状态和第二导电状态，其中当超过阈值电压时，源极与漏极之间的电压差将该通道从第一状态改变为第二状态。在本公开的一个方面，电绝缘层围绕通道延伸，并且导电层围绕电绝缘层和竖直通道延伸，其中导电层接收电信号以将热能施加到竖直通道以降低阈值电压。

在本公开的一个方面，导电层接收电流以加热通道，并且不施加电场以改变通道的电导率。

在本公开的一个方面，电绝缘层将导电层与竖直通道分开，并且位于漏极和导电层中间。

在本发明的一个方面，电绝缘层完全围绕通道。

在本公开的一个方面，导电层至少部分地围绕电绝缘层。

在本公开的一个方面，第一状态是无定形的，并且第二状态是电子高导电性的。

在本公开的一个方面，通道与竖直存储器单元对准。

在本公开的一个方面，电绝缘层包含栅极氧化物材料，并且其中导电层包含栅极氧化物。

在本公开的一个方面，源极连接到非易失性存储器中的全局位线。

在本公开的一个方面，漏极连接到局部位线，该局部位线连接到多个三维存储器单元。

在本公开的一个方面，电子开关装置包括第一端子、第二端子、包括内表面的第三端子、第三端子的内表面上的氧化物层，以及延伸穿过氧化物层和第三端子的硫属元素化物柱，该柱与第一端子和第二端子电连通。当超过第一端子与第二端子之间的阈值电压时，第一端子与第二端子之间的电压差将通道从第一状态改变为第二状态。在本公开的一个方面，阈值电压取决于温度。

在本公开的一个方面，第三端子是电阻式的并且接收控制信号以向柱施加热量并调制阈值电压。

在本公开的一个方面，竖直柱包含Ge或Sb。

在本公开的一个方面，竖直柱包含As或Si。

在本公开的一个方面，竖直柱包含选自Al、In、Bi、Pb、Sn、P和O的元素。

在本公开的一个方面，第一端子连接到非易失性存储器中的全局位线。

在本公开的一个方面，第二端子连接到局部位线，该局部位线连接到多个三维存储器单元。

在本公开的一个方面，第一端子连接到非易失性存储器中的全局位线。

在本公开的一个方面，第三端子处的控制信号输出在柱中不形成传导通道的电场。

本公开的这些和其它方面在以下对实施方案、所附权利要求书和附图的详细描述中有所公开。

附图说明

并入本说明书中并且构成本说明书的一部分的附图示出了本发明的各个方面，并且与说明书一起用于解释其原理。在方便的情况下，相同的参考号将在整个附图中用来指代相同或相似的元件。

图1示出了根据本公开的一个方面的固态结构。

图2示出了根据本公开的一个方面的固态结构。

图3A示出了根据本公开的一个方面的竖直非易失性存储器结构。

图3B是根据本公开的一个方面的利用相变开关的存储器系统的示意性框图。

图4大体示出了根据本公开的一个方面的示例性存储器系统的框图。

图5大体示出了根据本公开的一个方面的包括多个存储器系统的示例性存储模块的框图。

图6大体示出了示例性分级存储系统的框图。

图7大体示出了根据本公开的一个方面的图4的存储器系统的控制器的部件的示例性配置的框图。

图8大体示出了根据本公开的一个方面的图4的存储器系统的存储器管芯的部件的示例性配置的框图。

图9大体示出了根据本公开的一方面的被组织成块的存储器单元结构的框图。

图10大体示出了根据本公开的一方面的在不同存储器平面中组织成块的存储器单元结构的框图。

图11大体示出了根据本公开的一个方面的存储器的一部分的剖视图。

图12大体示出了三维地布置成多个NAND串的存储器单元块的电路示意图。

具体实施方式

图1大体示出了可用作电子装置中的开关的固态结构100。固态结构100可用作三维存储器的开关装置。在示例性实施方案中，开关装置可以是局部位线开关。第一端子101被配置为提供第一电信号，例如，第一电压。第二端子103被配置为提供第二电信号，例如，第二电压。第一端子101和第二端子103可以是彼此的镜像。第一端子101和第二端子103可以是导电材料层。在示例性实施方案中，第一端子101和第二端子103包含金属。第一端子101和第二端子103可包含钨(W)。第一端子101和第二端子103可使用半导体制造技术形成。第一端子101和第二端子103可例如通过迹线或其他导线连接到控制器电路，该控制器电路可向第一端子101和第二端子103提供电信号。第一端子101可连接到非易失性存储器中的全局位线。第二端子103可连接到局部位线，该局部位线连接到多个三维存储器单元。

柱105在第一端子101与第二端子103之间延伸。在示例性实施方案中，柱105具有第一尺寸(此处被示出为竖直的)，该第一尺寸大于第一端子101和第二端子103的竖直尺寸。柱105具有第二尺寸(此处被示出为宽度)，该第二尺寸小于第一端子101和第二端子103在相同方向上的尺寸。在一个示例中，柱105可以是硫属元素化物材料。在第一非导电状态下，柱105不在第一端子101与第二端子103之间导电。处于第一状态的柱105包括无定形取向材料。在第二导电状态下，柱105在第一端子101与第二端子103之间导电。当第一端子101与第二端子103之间的柱105两端的电压达到或超过阈值电压时，该柱从第一非导电状态改变为第二导电状态。当流过柱105的电流下降到电流阈值以下时，该柱可从第二导电状态切换到第一非导电状态。在一个示例性实施方案中，阈值电压取决于温度。

提供热控制组件106以控制(例如，添加)柱105的热能。向柱105添加热能可降低阈值以将该柱的状态从非导电改变为导电。热控制组件106包括与柱105相邻并介于第一端子101和第二端子103之间的第三端子107。在示例性实施方案中，组件106包括位于第三端子109与柱105中间的绝缘层109。绝缘层109定位在第三端子107的内表面上。在示例性实施方案中，绝缘层109将柱105与第三端子107分开。在示例性实施方案中，绝缘层109将第二端子103与第三端子107分开。在示例性实施方案中，第三端子107和绝缘层109完全围绕柱105延伸。柱105延伸穿过绝缘层109和第三端子107。柱105与第一端子101和第二端子103电连通。第三端子107可沿着多个相邻的对准柱105延伸，例如，在图3B或图12的Y方向上延伸。

柱105可为硫属元素化物材料。在示例性实施方案中，柱105包含Ge或Sb。在示例性实施方案中，柱105包含As、Se或Si。在示例性实施方案中，柱105包含选自Al、In、Bi、Pb、Sn、P和O的元素。

相对于传统晶体管，开关100可增加驱动电流。当处于导通状态时，阈值开关100具有雪崩型传导，例如，没有电流限制。

图2大体示出了可用作电子装置中的开关的固态结构200。结构200类似于结构100，其中相同的元件用相同的参考标号表示。竖直柱105包括位于第一端子103与柱105的主体204中间的第一顶盖202。竖直柱105包括位于第二端子103与柱105的主体204中间的第二顶盖204。顶盖202、204可以是相同的材料。在示例性实施方案中，顶盖202、204中的至少一者包含碳。绝缘层109覆盖顶盖202、204，以使第三端子107与柱主体106和顶盖202、204分离并电绝缘。

图3A示出了竖直存储器结构300，其可包括如本文所述的开关100、200。第一端子101电连接到全局位线，该全局位线连接到控制器电路。第二端子102电连接到局部位线302，该局部位线连接到控制器电路。开关100、200可基于全局位线301与局部位线302之间的电压差而接通。存储器结构包括多个层，该多个层可堆叠绝缘层、电荷存储层和字线层以访问各个存储器单元。

图3B示出了用于非易失性存储器的系统330的一个实施方案的剖切透视图。在所描绘的实施方案中，系统330包括一个或多个非易失性存储器元件332，每个非易失性存储器元件包括基板342、多个竖直存储器结构334、多个全局位线336、多个字线338和多个开关340。在该示例中，全局位线336在X方向上延伸，并且字线338在Y方向上延伸，如图3B所示。在一些示例中，竖直存储器结构334在图3B中可被称为在Z方向上延伸并且位于全局位线336与字线338之间的交叉点处的柱。竖直存储器结构334中的每一者具有竖直局部位线337，该竖直局部位线经由开关340耦接到对应的全局位线336。

一般来讲，非易失性存储器(NVM)元件330包括用于存储数据的非易失性存储器介质。非易失性存储器元件332可包括使用竖直三维(3D)存储器结构334的阵列存储数据的非易失性存储器装置和/或为该非易失性存储器装置的一部分，这些竖直三维存储器结构可各自包括能够使用开关340选择的多个数据存储单元。例如，系统330可包括一个或多个非易失性存储器元件332，诸如一个或多个芯片、封装件、管芯、管芯平面和/或其他集成电路存储器装置(例如，一个或多个单体三维存储器装置；半导体装置；和/或其他固态装置)包括非易失性存储器介质。

非易失性存储器元件332可包括基板342或其他基部或支撑结构。例如，基板342可包括硅晶片(例如，单晶硅晶片、蓝宝石上的硅)、砷化镓晶片、陶瓷等。在某些实施方案中，基板342包括用于非易失性存储器元件332与印刷电路板、封装和/或另一个电接口交互的一个或多个电连接(例如，一个或多个引脚、焊盘、引线、触点、迹线、导电孔等)。

在某些实施方案中，若干集成电路层可以沉积或以其他方式形成在基板342上以形成非易失性存储器元件332。在所描绘的实施方案中，非易失性存储器元件332包括多个导电字线338和全局位线336，在导电字线338与位线(例如，在同一层中的相邻字线338之间、在不同层中的字线338之间、在全局位线336之间、在局部位线337之间、在字线338与全局位线336之间和/或在非易失性存储器元件332的其他导电材料之间)具有电绝缘材料。例如，可以使用掩模工艺、沉积工艺和/或另一类似工艺用导电材料(例如，金属)和绝缘材料(例如，电介质)等的交替层形成非易失性存储器元件332，以形成非易失性存储器元件332的字线338、位线336和其他特征和电路。

竖直存储器结构334(例如，柱)包括用于存储数据的非易失性存储器介质，诸如电荷存储存储器材料等。在某些实施方案中，竖直存储器结构334可使用具有字线338和/或位线336的层的迭代分层沉积工艺来形成。在另一个实施方案中，可以在制造和/或制造工艺期间在非易失性存储器元件332中形成一个或多个存储器孔(例如，开口或腔体)，其中可以沉积和/或以其他方式形成竖直存储器结构334。例如，可使用掩模工艺保留存储器孔或其他开口(例如，以防止导电材料或电绝缘材料的沉积)。可以在沉积导电材料和电绝缘材料的层之后钻取、切割、蚀刻和/或以其他方式形成存储器孔或其他开口，等。

在某些实施方案中，竖直存储器结构334沉积或以其他方式形成在基板342上的导电材料和电绝缘材料的层中的存储器孔或其他开口中。在一个实施方案中，非易失性存储器单元形成在字线338和局部位线337的交汇处。竖直存储器结构334形成非易失性存储器单元的三维(3D)阵列。

在一个实施方案中，竖直存储器结构334的非易失性存储器介质(例如，电阻式存储器材料等)和/或一个或多个其他层(例如，分隔层、选择器层、中心位线层等)可使用原子层沉积(ALD)工艺和/或另一薄膜或化学气相沉积(CVD)工艺沉积在存储器孔或其他开口中。例如，可将一系列前体化学品(例如，替代气体物质等)暴露于存储器孔或其他开口的表面，该表面充当在其上生长期望层的基板(例如，相变材料或其他非易失性存储器介质的层、碳和/或氧化物的分隔层、不同相变材料的选择器层、金属中心位线层等)。在一个实施方案中，可同时使用多种前体。在另一个实施方案中，不同的前体可以一系列连续的、不重叠的脉冲等插入。在某些实施方案中，前体分子以自限制方式与表面反应，使得一旦该表面上的所有反应位点被消耗，反应就终止(例如，ALD循环)。在其他实施方案中，可使用直接液体注入(DLI)汽化器沉积工艺，可使用物理气相沉积(PVD)工艺等。

在一个实施方案中，竖直存储器结构334包括多个层，诸如导电位线层(例如，局部位线、中心位线、竖直位线等)、非易失性存储器介质层(例如，电阻式存储器材料层等)、选择器层和/或其他层。在一个实施方案中，选择器层可包括双向阈值型开关材料层等。在所描绘的实施方案中，每个竖直存储器结构334可包括中心竖直导电位线，其中电阻式存储器材料设置在位线的至少两侧上(例如，在位线的两个相对侧上；围绕位线；等)作为非易失性存储器介质。在所描绘的实施方案中，一个或多个字线338与选择器层(例如，双向阈值开关材料)电连通(例如，接触)，从而在每个字线108与相关联的位线之间形成一个或多个存储器单元。

在某些实施方案中，选择器层可以减少和/或消除可能引起干扰效应和/或更高电流的潜通路电流(泄漏电流)，从而允许比没有选择器时更大的存储器阵列尺寸(例如，更多的存储器单元和层)。如本文所用，选择器包括非线性元件(NLE)和/或与非易失性存储器介质电连通的开关元件，以提供非易失性存储器介质的不同存储器单元的电选择性。选择器可为开关100、200。

在一个实施方案中，选择器包括可由相变材料形成的双向阈值开关(OTS)100、200或非线性易失性开关100、200、340。双向阈值开关100、200、340可包括双端子对称的电压敏性开关装置，该开关装置包含硫属元素化物和/或其他相变材料，具有至少阻挡状态(非导电或高电阻)和导通状态(低电阻)等。响应于字线338与位线之间的电压电势超过对应非易失性存储器单元的OTS选择器的阈值电压，OTS变为导通，从而选择非易失性存储器单元并将电流传导到非易失性存储器单元。OTS在以下意义上是对称的：当电流沿不同方向(例如，正向和反向)流过两个端子时，OTS具有基本上类似的电阻或电导率。在一些示例中，正向和反向之间的电阻差可为5％或更小。

在各种实施方案中，阈值开关100、200、340可包括硫属元素化物材料(例如，双向阈值开关材料)，诸如AsTeGeSi、AsTeGeSiN、GeTe、GeSe、SiTe、ZnTe、GeTeSbAs、GeSbTe和/或这些元素的一个或多个其他组合(例如，As、Te、Ge、Si、N、Se、Zn等的其他组合)。在各种实施方案中，开关100、200、340可由与存储器单元的非易失性存储器介质不同的材料制成。在一个实施方案中，用于选择器的硫属元素化物材料(例如，双向阈值切换材料)具有比用作存储器单元的非易失性存储器介质的相变材料的熔点和/或相变点更高的熔点和/或相变点。这样，在某些实施方案中，即使当非易失性存储器介质改变状态或电阻时，选择器也保持其特性(例如，电阻或电导率)并且在非易失性存储器元件332的正常操作(例如，典型的温度、电压和/或电流)期间不改变状态或相位。当用OTS材料实现时，开关具有在其他类型的选择器诸如多晶硅结选择器(例如，Si PN结等)、氧化物结选择器(例如，Ox PN结等)、氧化物整流器、基于混合离子导电(MIEC)的选择器(例如，SE中的Cu+等)、金属-绝缘体-金属(MIM)结、金属-绝缘体-半导体(MIS)结、金属-半导体(MS)肖特基结等中不可用的特征(例如，双向阈值型开关、对称开关和非线性开关)。

在所描绘的实施方案中，非易失性存储器和开关串联连接在字线338与位线336之间，并且可以彼此相邻地直接形成。在一些实施方案中，导电中间层或电极可形成在电阻式存储器材料与开关之间。在一些实施方案中，开关和非易失性存储器的相对位置可以在对应的字线与位线之间反转。例如，开关可以直接连接到位线，并且非易失性存储器可以直接连接到字线。

非易失性存储器元件332可包括PCM、忆阻器存储器、可编程金属化单元存储器、相变存储器、NAND闪存存储器(例如，2D NAND闪存存储器、3D NAND闪存存储器)、NOR闪存存储器、纳米随机存取存储器(纳米RAM或NRAM)、基于纳米晶体线的存储器、基于氧化硅的亚10纳米工艺存储器、石墨烯存储器、氧化硅-氮化物-氧化物-硅(SONOS)存储器、可编程金属化单元(PMC)存储器、导电桥接RAM(CBRAM)、磁阻RAM(MRAM)等。在某些实施方案中，非易失性存储器元件332的非易失性存储器介质可包括存储级存储器(SCM)。

虽然传统技术(诸如NAND闪存)可以是块和/或页面可寻址的，但在一个实施方案中，存储级存储器是字节可寻址的。在另外的实施方案中，存储级存储器可以比NAND闪存更快和/或具有比NAND闪存更长的寿命(例如，耐久性)；可具有比DRAM更低的成本、使用较少的功率，和/或具有更高的存储密度；或者提供与其他传统技术相比的一个或多个其他好处或改进。例如，存储级存储器可包括相变存储器、ReRAM、忆阻器存储器、可编程金属化单元存储器、纳米RAM、基于纳米晶体线的存储器、基于硅氧化物的亚10纳米工艺存储器、石墨烯存储器、SONOS存储器、PMC存储器、CBRAM、MRAM和/或其变体的一种或多种非易失性存储器元件332。

在所描绘的实施方案中，每个竖直取向的3D电阻式存储器元件包括位于字线108与位线106(例如，水平全局位线336；竖直存储器结构334内的竖直、中心和/或局部位线；等)的交叉点处的存储器单元。这样，若干存储器单元(例如，两个存储器单元、四个存储器单元、八个存储器单元、十六个存储器单元、三十二个存储器单元、六十四个存储器单元等)可由单个连续材料层(例如，相变材料)实现。例如，在所描绘的实施方案中，电阻式存储器材料或其他非易失性存储器材料的条带沿着竖直存储器结构334的相对侧竖直取向，其中每个相对侧上也具有四条字线338以形成存储器单元。在某些实施方案中，可在一组平面中通过使用单个掩模同时限定字线338和它们下方的绝缘材料条，从而简化了制造过程。

在示例性实施方案中，包括字线338的平面具有导电、绝缘和电阻式存储器材料的基本上相同的水平图案。在每个平面中，导电(例如，金属)字线338(例如，WLzx)在第一方向上伸长并且在第二方向上间隔开。每个平面包括绝缘材料层(例如，电介质)，该绝缘材料层将平面的字线338与其下方的平面和/或其下方的基板342电路部件的字线338隔离。在一些实施方案中，固定值x的字线338WLzx形成可延伸超过存储器元件342进入接触区域(未示出)等的交替层堆叠。

在所描绘的实施方案中，在每个竖直存储器结构334(例如，中心竖直位线)内的导电(例如，金属)局部位线(LBL)“柱”阵列延伸穿过每个平面，在垂直于字线338的竖直方向上伸长。每个竖直存储器结构334(例如，通过相关联的内部局部位线柱)连接到通过开关装置100、200、330连接的以与竖直存储器结构334的柱间距相同的间距水平延伸(例如，在与字线338平行的平面中，但在与字线338不同的垂直方向上伸长)的一组底层全局位线(GBL)336(例如，位于硅基板342中)中的一者。开关装置330选择性地将全局位线336放置成与竖直存储器结构334内的竖直中心局部位线电连通。开关装置100、200、330可形成于基板342中或该基板上。开关装置100、200、342可具有由行选择线(SG)驱动的栅极(例如，也形成于基板等中)。在某些实施方案中，也制造于基板342中或该基板上的可以是感测放大器、输入-输出(I/O)电路、控制电路和/或其他外围电路。对于竖直存储器结构334(例如，柱)的每行可存在一行选择线(SG)，并且对于每个竖直存储器结构334内的每个单独的局部位线(LBL)可存在一个选择装置(Q)。

图4大体示出了示出存储器系统400的框图。存储器系统400可包括控制器402以及可包括一个或多个存储器管芯404或由这些存储器管芯组成的存储器。如本文所用，术语管芯指的是在单个半导体基板上形成的一组存储器单元以及用于管理这些存储器单元的物理操作的相关电路。控制器402可与主机系统交互，并且将用于读取、编程和擦除操作的命令序列发送到非存储器管芯404。

控制器402(其可以是闪存存储器控制器)可采用以下形式：例如，处理电路、微处理器或处理器以及计算机可读介质，该计算机可读介质存储可由(微)处理器、逻辑门、开关、专用集成电路(ASIC)、可编程逻辑控制器和嵌入式微控制器执行的计算机可读程序码(例如，软件或固件)。控制器402可以配置有用以执行下面描述并且在流程图中总体上示出的各种功能的硬件和/或固件。此外或另选地，示出为在控制器内部的一些部件也可被存储在控制器外部，并且可使用其他部件。此外或另选地，短语“操作地与...通信”可能意味着直接通信或通过一个或多个部件(其可在本文中整体示出或描述或者可不在本文中整体示出或描述)的间接(有线或无线)通信。

如本文所用，控制器402是管理存储在存储器管芯中的数据并且与主机(诸如计算机或电子装置)通信的装置。除了本文所述的特定功能之外，控制器402还可具有各种功能。例如，控制器402可格式化存储器管芯404以确保存储器管芯404正常工作，映射出不良的闪存存储器单元，并分配备用单元以供未来的故障单元替换。备用单元的一些部分可用于保持固件以操作控制器402并且实现其他特征。在操作中，当主机需要从存储器管芯404读取数据或将数据写入该存储器管芯时，主机将与控制器402通信。如果主机提供要向其读取/写入数据的逻辑地址，则控制器402可将从主机接收的逻辑地址转换为存储器管芯404中的物理地址。(或者，主机可以提供物理地址)。控制器402还可执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并重新使用完整块)。存储器管芯404包括本文所述的开关100、200。

控制器402和非易失性存储器管芯404之间的接口可以是任何合适的接口，诸如闪存接口，包括被配置用于切换模式200、400、800、1000或更高的接口。对于一些示例性实施方案，存储器系统400可以是基于卡的系统，诸如安全数字(SD)或微型安全数字(微型SD)卡。在另选的示例性实施方案中，存储器系统400可以是嵌入式存储器系统的一部分。

在图4所示的示例中，存储器系统400大体被示出为包括控制器402与非易失性存储器管芯404之间的单个通道。然而，本文所述的主题不限于具有单个存储器通道的存储器系统。例如，在一些存储器系统中，诸如体现NAND架构的那些存储器系统，根据控制器能力，在控制器402和存储器管芯404之间可存在2、4、8或更多个通道。在本文描述的任何实施方案中，即使在附图中示出单个通道，在控制器和存储器管芯404之间也可存在多于单个通道。

图5示出了包括多个非易失性存储器系统400的存储模块500。因此，存储模块500可包括与主机和存储系统504交互的存储控制器502，该存储系统包括多个非易失性存储器系统400。存储控制器502和非易失性存储器系统400之间的接口可以是总线接口，作为示例，诸如串行高级技术附件(SATA)、快速外围组件(PCIe)接口、嵌入式多媒体卡(eMMC)接口、SD接口或通用串行总线(USB)接口。在一个实施方案中，存储模块500可以是固态驱动器(SSD)，诸如存在于便携式计算设备(诸如膝上型电脑和平板电脑)和移动电话中。

图6是示出了分级存储系统610的框图。分级存储系统610可包括多个存储控制器502，每个存储控制器控制相应的存储系统504。主机系统612可经由总线接口访问分级存储系统610内的存储器。作为示例，示例性总线接口可包括非易失性存储器express(NVMe)、以太网光纤信道(FCoE)接口、SD接口、USB接口、SATA接口、PCIe接口或eMMC接口。在一个实施方案中，图6中所示的存储系统610可以是可由多个主计算机访问的可机架安装的大容量存储系统，诸如将存在于数据中心或需要大容量存储的其他位置中。

图7是更详细地示出控制器402的示例性部件的框图。控制器402可包括与主机交互的前端模块708、与非易失性存储器管芯404交互的后端模块710，以及执行非易失性存储器系统700的各种功能的各种其他模块。一般来讲，模块可以是硬件或硬件和软件的组合。例如，每个模块可包括专用集成电路(ASIC)，现场可编程门阵列(FPGA)，电路，数字逻辑电路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组合。除此之外或另选地，每个模块可包括存储器硬件，该存储器硬件包括可用处理器或处理器电路执行以实现模块的特征中的一个或多个的指令。当模块中的任一个包括存储器的包括可用处理器执行的指令的部分时，模块可包括或可不包括处理器。在一些示例中，每个模块可仅为存储器的包括可用处理器执行以实现对应模块的特征的指令的部分，而模块不包括任何其他硬件。由于每个模块都包括至少一些硬件，因此即使在所包括的硬件包括软件时，每个模块也可互换地称为硬件模块。

控制器402可包括缓冲区管理器/总线控制器模块414，该缓冲区管理器/总线控制器模块管理随机存取存储器(RAM)416中的缓冲区并且控制用于在控制器402的内部通信总线417上进行通信的内部总线仲裁。只读存储器(ROM)418可存储和/或访问系统启动码。虽然图6所示为与控制器402分开定位，但在其他实施方案中，RAM 416和ROM 418中的一者或两者可位于控制器402内。在又其他实施方案中，RAM 416和ROM 418的部分可以位于控制器402内和控制器402外部。此外，在一些实施方式中，控制器402、RAM 416和ROM 418可以位于单独的半导体管芯上。

此外或另选地，前端模块708可包括提供与主机或下一级存储控制器的电接口的主机接口720和物理层接口(PHY)722。主机接口720类型的选择可取决于所使用的存储器的类型。主机接口720的示例类型可包括但不限于SATA、SATA Express、SAS、光纤通道、USB、PCIe和NVMe。主机接口720可通常有利于传输数据、控制信号和定时信号。

后端模块710可包括错误校正代码(ECC)引擎或模块424，该ECC引擎或模块对从主机接收的数据字节进行编码，并且对从非易失性存储器管芯404读取的数据字节进行解码和错误校正。后端模块710还可包括命令定序器426，该命令定序器生成要被发送到非易失性存储器管芯404的命令序列，诸如编程命令序列、读取命令序列和擦除命令序列。此外或另选地，后端模块710可包括RAID(独立驱动器冗余阵列)模块728，该RAID模块管理RAID奇偶校验的生成和失败数据的恢复。RAID奇偶校验可用作写入到非易失性存储器系统700中的数据的附加级的完整性保护。在一些情况下，RAID模块428可以是ECC引擎424的一部分。存储器接口430向非易失性存储器管芯404提供命令序列，并且从非易失性存储器管芯404接收状态信息。要编程到非易失性存储器管芯404中和从该非易失性存储器管芯读取的数据可连同命令序列和状态信息通过存储器接口430来传送。在一个实施方案中，存储器接口430可以是双数据速率(DDR)接口和/或切换模式200、400、800或更高的接口。控制层432可控制后端模块710的整体操作。

图7中所示的非易失性存储器系统700的附加模块可包括介质管理层438，其执行特定存储器管理功能，诸如存储器管芯404的存储器单元的损耗均衡、地址管理，并且促进折叠操作。其他存储器管理功能也是可能的。非易失性存储器系统400还可包括其他分立部件440，诸如外部电接口、外部RAM、电阻器、电容器或可与控制器402交互的其他部件。在另选的实施方案中，RAID模块428、媒体管理层438和缓冲区管理/总线控制器414的一者或多者是控制器402中可能不需要的任选部件。

图8是存储器管芯404的部件的示例性配置的更详细框图。存储器管芯404可包括存储器单元结构442，该存储器单元结构包括多个存储器单元，以其他方式或可互换地称为存储器元件。存储器单元是存储具有n位数据值的数据单元的元件或部件，其中n为一或超过一。任何合适类型的存储器可用于存储器单元结构442的存储器单元。作为示例，存储器可以是动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)、非易失性存储器，诸如电阻随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)、磁阻随机存取存储器(“MRAM”)，相变存储器(“PCM”)，或包括半导体材料或能够存储信息的其他材料的其他元件。每种类型的存储器可具有不同的配置。例如，闪存存储器可以NAND配置或NOR配置进行配置。

存储器可以任何组合由无源和/或有源元件形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM装置元件，在一些实施方案中，ReRAM装置元件包括电阻率切换存储元件，诸如反熔丝、相变材料等，以及可选的转向元件，诸如二极管等。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器装置元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区域的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。

多个存储器单元可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND存储器阵列可被配置为使得该阵列由多个单元组构成，其中属于同一单元组的存储器单元共享单个偏置线，诸如单个字线或单个位线，并且作为组被访问或偏置。另选地，存储器单元可被配置为使得每个元件均为单独可访问的，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且可以其他方式配置存储器单元。

形成存储器管芯的存储器单元结构442的多个存储器单元可位于基板内和/或基板上方。基板可以是存储器单元的层在其之上或之中形成的晶圆，或者它可以是在存储器单元形成后附接到存储器单元的承载基板。作为非限制性示例，基板可包括半导体和/或由半导体材料诸如硅制成。

此外，形成整个存储器单元结构442或存储器单元结构442的至少一部分的多个存储器单元可被布置成二维的或三维的。布置成二维的多个存储器单元被称为二维(2-D)存储器单元结构。布置成三维的多个存储器单元被称为三维(3-D)存储器单元结构。

在二维存储器单元结构中，存储器元件被布置在单个平面或单个存储器设备级中。通常，在二维存储器单元结构中，存储器单元被布置在基本上平行于支承存储器单元的基板的主表面延伸的平面中(例如，x-y方向平面中)。

在三维存储器单元结构中，存储器单元被布置成使得存储器单元占据多个平面或多个存储器设备级(例如，多个x-y方向平面)，从而形成三维结构(即x，y和z方向，其中z方向基本上垂直于基板的主表面并且x方向和y方向基本上平行于基板的主表面)。当被配置为三维存储器单元结构时，存储器单元向上或远离基板的主表面延伸。

作为非限制性示例，三维存储器结构可被垂直地布置为多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可被布置为多个垂直列(例如，基本上垂直于基板的主表面延伸的列，即，在z方向上)，其中在每一列中每一列均具有多个存储器单元。列可以二维配置布置，例如，在x-y平面中，产生存储器单元的三维布置，其中存储器单元位于多个垂直堆叠的存储器平面上。三维存储器单元的其他配置也可构成三维存储器阵列。

在至少一些示例性配置中，二维或三维存储器单元结构可以是有序排列(或仅称排列)的形式或被配置为有序排列。一种类型的排列是正交排列，它是包括行和列的类似矩阵结构。存储器单元被布置为行和列。在行和列的交叉处是存储器单元。然而，在其他配置中，存储器元件能够以非常规配置或非正交配置排列。

参见图9，位于单个存储器管芯404上的存储器单元结构442的存储器单元可被组织成从第一块BLK 1延伸至第N块BLK N的N个块。块是存储器管芯404的最小擦除单元。属于同一块的存储器单元被同时擦除和/或作为同一擦除操作的一部分被擦除。

参见图10，对于一些示例性配置，位于单个存储器管芯404上的N个块被组织成多个存储器平面(或仅称平面)。图10总体上示出了将块组织成两个存储器平面的示例性配置，包括第一存储器平面Plane 0和第二存储器平面Plane 1。包括两个以上的存储器平面的配置可以是可能的。在图10中，每个存储器平面被示出为包括从第一块BLK 1延伸至第M块BLK M的M个块。在至少一些示例性配置中，属于同一平面的块可被取向为和/或形成一列块或块的一维排列，尽管单个平面中的块的其他配置可以是可能的。存储器平面包括多个开关100、200。

块的存储器单元可以二维地布置在二维(2-D)存储器阵列中，也可以三维地布置在三维(3-D)存储器阵列中。二维块是具有二维地布置的存储器单元的块。三维块是具有三维地布置的存储器单元的块。存储器单元的每个竖直堆叠至少部分地由开关100、200控制。

图12大体上示出了包括一组或多个三维块400的存储器管芯404的至少一部分的透视图，所述三维块可表示图8的存储器单元结构442的至少一部分。为简单起见，所述多个块400大体上被示出为包括四个块，即BLK1、BLK2、BLK3和BLK4。在实际具体实施中，存储器管芯404的给定存储器单元结构442可包括比四个更多的块，诸如大约数百、数千或数万个块。在特定示例性配置中，块的一个平面包括2,000个块，每个块具有多个开关100、200。

块400位于或设置在存储器管芯404的基板402上。基板402可为存储器管芯404的下层或区域404的一部分，其承载或包括块400下方的电路，以及被图案化以形成导电路径的一个或多个下金属层，所述导电路径承载或提供从电路输出的信号或电压，诸如用于执行存储器操作(读取、编程、感测、擦除等)的那些。下部金属层可连接到开关100、200的端子101。

块400设置在存储器管芯404的中间层或区域406(也称为块层或区域，或阵列层或区域)中，该中间层在存储器管芯404的下部区域404和上层或区域408之间。上部区域408可包括以导电路径的形式图案化的一个、多个上部金属层，所述导电路径承载或提供从电路输出的信号或电压。

基板402通常为具有相对的平坦表面的平面结构。本文中，可结合具有x轴、y轴和z轴的三维笛卡尔坐标系对存储器管芯404上的部件进行实际地描述。z轴为垂直于基板402的平坦表面延伸的轴线。一般来讲，存储器管芯404上的部件以平行于z轴的z方向设置在平坦表面中的一个上和/或从其延伸。术语“上方”和“下方”以及其他术语诸如“顶部”和“底部”以及“上部”和“下部”在本文中用于描述存储器管芯404的部件沿着或参考z轴的相对定位。例如，块400在基板402“上方”，并且基板402是在块400“下方”的下部区域404的一部分。此外，上部区域408是存储器管芯404的在块400和基板402两者“上方”的区域。设置在上部区域408中的存储器管芯404的部件在z方向上比块400的部件距基板402更远。一般来讲，对于给定存储器管芯404上的两个部件，其中第一部件在第二部件“上方”，则第一部件在z方向上比第二部件距基板402更远。此外，在第一部件在第二部件“下方”的情况下，第一部件定位或设置成在z方向上比第二部件更靠近基板402。

术语“顶部”和“底部”也用于指存储器管芯404的部件在z方向上和/或沿z轴的相对定位。一般来讲，“底部”部件定位或设置成在z方向上比“顶部”部件更靠近基板402，并且“顶部”部件定位或设置成在z方向上比“底部”部件距基板402更远。在这种情况下，存储器管芯404可包括设置在上部区域408中的一个或多个顶部金属层和设置在下部区域404中的一个或多个底部金属层。一般来讲，底部金属层定位或设置成在z方向上比顶部金属层更靠近基板402，并且顶部金属层定位或设置成在z方向上比底部金属层距基板402更远。

虽然术语“上部”和“下部”，“上方”和“下方”以及“顶部”和“底部”用于描述存储器管芯404上的部件的相对位置，但它们不应被理解为限制部件的相对定位，因为存储器管芯404或整个存储器系统400可被取向为各种位置中的任一种。

相对于块的部件，块包括多个偏置元件和多个控制线。偏置元件是块的接收偏置、被偏置和/或响应于偏置的部件或单元。与块的偏置元件结合使用的偏置是电压、电流、多个电压、多个电流，或施加到偏置元件和/或由偏置元件接收以引起来自偏置元件的响应或将偏置元件配置为特定状态的至少一个电压和至少一个电流的组合。向偏置元件施加或提供偏置，或者在一个或多个层级上利用偏置来使偏置元件偏置，以引起响应或将偏置元件配置为特定状态以便执行存储器操作。可向开关100、200施加偏压以将开关移动到导电状态。

块的多个偏置元件可全部为单一类型或可各自为多种不同类型中的一种。不同类型的偏置元件可在块中执行不同的功能和/或可在存储器操作期间在不同层级上利用不同偏置来偏置。

一种类型的偏置元件为存储器单元。属于同一块的存储器单元被称为存储器单元块。其他类型的偏置元件也是可能的，具体取决于存储器技术。在NAND技术中，其他类型的偏置元件可包括虚设单元、漏极选择栅极晶体管(称为SGD晶体管)和源极选择栅极晶体管(称为SGS晶体管)。至少对于NAND技术，虚设单元是不存储来自主机的数据的存储器单元，并且虚设单元设置为与虚设字线层共面，该虚设字线层保护存储器单元和字线层不受某些边缘效应的影响。SGD晶体管和SGS晶体管可被配置为在特定时间和/或响应于某些偏置而被启用(接通)，禁用或禁止(关闭)或以其他方式被配置为导电状态和非导电状态，以允许执行存储器操作(例如，允许将数据编程到存储器单元中，从存储器单元读取数据或擦除数据)。除存储器单元、虚设单元，SGD晶体管和/或SGS晶体管之外或与它们同样的偏置元件类型也是可能的。在示例性实施方案中，SGST晶体管是开关100、200。在示例性实施方案中，SGS晶体管是开关100、200。

此外，块的控制线是块的导电结构、元件或部件，其向块的一个或多个偏置元件提供、施加或输出偏置的至少一部分(诸如单个电压或单个电流)和/或利用偏置的至少一部分将一个或多个偏置元件偏置。在至少一些示例性配置中，控制线用作接触线，因为其是物理延伸到并接触它偏置的一个或多个偏置元件的导电线，诸如通过接触和/或形成其偏置的偏置元件的电极或端子的至少一部分。

块的控制线可被组织、布置、表征、划分或配置成多个不同类型的控制线。可通过它们用来将偏置元件偏置的方式将控制线组织成各个类型。例如，同一类型的控制线可按相同的方式将偏置元件偏置，诸如通过偏置元件的偏置类型和/或偏置元件的端子的相同类型。

对于NAND技术，块的控制线可被组织成三种主要类型，包括控制栅极线、位线和源极线。控制栅极线(至少用于NAND技术)是控制线，该控制线将控制信号施加到一个或多个第三端子以控制施加到柱的热能以减小阈值，从而将双向开关100、200改变为导电状态。

位线(至少对于NAND技术)是将位线电压施加到一个或多个偏置元件的一个或多个漏极端子(或仅称漏极)的控制线，和/或利用位线电压偏置一个或多个偏置元件的一个或多个漏极端子的控制线。在该上下文中，位线电压可另选地称为漏极电压，其中位线是将漏极电压施加到一个或多个偏置元件的一个或多个漏极端子的控制线。在具体示例性配置中，位线通过以下方式来偏置漏极端子：将其位线电压施加到一个或多个通道元件组和/或相关联的通道的一个或多个漏极端或漏极侧，和/或利用位线电压来偏置一个或多个通道元件组和/或相关联的通道的一个或多个漏极端或漏极侧。在这种情况下，位线电压可另选地称为漏极侧通道电压(或仅称漏极侧电压)。在本文中，除非另有明确描述，否则术语位线电压、漏极电压、漏极侧电压和漏极侧通道电压可互换使用，至少因为这些电压属于NAND技术。下文将进一步详细描述通道元件组、通道及其漏极端。这些位线可以连接到开关100、200的端子101、103中的一者或多者。

源极线(至少对于NAND技术)是将源极线电压施加到一个或多个偏置元件的一个或多个源极端子(或仅称源极)的控制线，和/或利用源极线电压偏置一个或多个偏置元件的一个或多个源极端子的控制线。在该上下文中，源极线电压可另选地称为源极电压，其中源极线是将源极电压施加到一个或多个偏置元件的一个或多个源极端子的控制线。在具体示例性配置中，源极线通过以下方式来偏置源极端子：将其源极线电压施加到一个或多个通道元件组和/或相关联的通道的一个或多个源极端或源极侧，和/或利用源极线电压来偏置一个或多个通道元件组和/或相关联的通道的一个或多个源极端或源极侧。在这种情况下，源极线电压可另选地称为源极侧通道电压(或仅称源极侧电压)。在本文中，除非另有明确描述，否则术语源极线电压、源极电压、源极侧电压和源极侧通道电压可互换使用，至少因为这些电压属于NAND技术。此外或另选地，块的源极线可另选地被称为单元源极线CELSRC。下文将进一步详细描述通道元件组、通道及其源极端。

在至少一些示例性配置中，块的控制栅极线可被进一步组织、布置、表征、划分或配置为多个不同的控制栅极类型(或子类型)，例如，开关100、200中的第三端子。具体地讲，控制栅极线可被进一步布置成它们偏置的偏置元件的类型，并且包括字线、虚设字线、漏极选择栅极线(称为SGD线)和源极选择栅极线(称为SGS线)。

字线是将字线电压施加到一个或多个存储器单元的一个或多个控制栅极的控制栅极线，和/或利用字线电压将一个或多个存储器单元的一个或多个控制栅极偏置的控制栅极线。虚设字线是将虚设字线电压施加到一个或多个虚设单元的一个或多个控制栅极的控制栅极线，和/或利用虚设字线电压将一个或多个虚设单元的一个或多个控制栅极偏置的控制栅极线。漏极选择栅极线(称为SGD线)是将漏极选择栅极电压(称为SGD线电压)施加到一个或多个SGD晶体管的一个或多个控制栅极的控制栅极线，和/或利用SGD线电压将一个或多个SGD晶体管的一个或多个控制栅极偏置的控制栅极线。源极选择栅极线(称为SGS线)是将源极选择栅极电压(称为SGS线电压)施加到一个或多个SGS晶体管的一个或多个控制栅极的控制栅极线，和/或利用SGS线电压将一个或多个SGS晶体管的一个或多个控制栅极偏置的控制栅极线。

对于三维块的一些示例性配置，至少一种类型的控制线被实现或形成为多个层。例如，在至少一些3-D NAND配置中，块的控制栅极线被实现或形成为层。一般来讲，层(换句话讲称为片或板)是在垂直于z方向的x-y方向上延伸的大致为平面的结构。层具有面向相反方向的相对的平坦表面。平坦表面中的一个为在z方向上远离基板402的顶部表面，并且其中的另一个为在z方向上朝向基板402的底部表面。

本文中，术语“线”和“层”(至少在它们用于指控制线时，除了下文进一步详细描述的SGD线之外)可互换使用或作为彼此的替代形式使用。例如，术语“控制栅极线”和“控制栅极层”可互换使用；术语“字线”和“字线层”可互换使用；术语“虚设字线”和“虚设字线层”可互换使用；并且术语“源选择栅极线”(或SGS线)和“源选择栅极层”(或SGS层)可互换使用。

此外，至少对于3-D NAND技术的一些示例性配置，三维块包括叠堆。一般来讲，叠堆是设置在彼此顶部的多个层或一系列层。对于3-D NAND，块的叠堆包括多个控制栅极层和多个介电层。至少当用叠堆的控制栅极层实现时，介电层是将一个控制栅极层与另一个控制栅极层电隔离的层。在叠堆中，控制栅极层和介电层以交替方式布置，因为当叠堆在z方向上远离基板延伸时，这些层在控制栅极层和介电层之间连续地交替。在这种情况下，三维块的叠堆是一系列交替设置的控制栅极层和介电层。

三维块的叠堆包括由层的侧表面和边缘限定的外表面和边缘，以及叠堆的最顶层的顶部表面和叠堆的最底层的底部表面。叠堆的外表面和边缘继而限定叠堆的外边界。三维块的偏置元件以三维方式布置在外边界内。在这种情况下，三维块的偏置元件被称为设置在叠堆中或叠堆内。

此外，至少对于一些示例性配置，三维块的偏置元件与控制栅极层共面(在x-y方向上)设置。具体地讲，偏置元件与它们被配置成由其偏置的控制栅极层共面。因此，被配置为由特定字线层偏置的存储器单元设置成与该特定字线层共面；被配置为由特定SGD层偏置的SGD晶体管设置成与该特定SGD层共面；被配置为由特定SGS层偏置的SGS晶体管被设置成与特定SGS层共面，并且被配置为由特定虚设字线层偏置的虚设单元被设置成与特定虚设字线层共面。

与给定的控制栅极层共面和/或被配置为由给定的控制栅极层偏置的偏置元件可称为设置在给定的控制栅极层中，位于给定的控制栅极层中，和/或耦接到给定的控制栅极层。例如，与给定的字线共面和/或被配置为由给定的字线偏置的存储器单元可称为设置在给定的控制字线层中，位于给定的字线层中，和/或耦接到给定的字线层。

此外，至少对于3-D NAND技术的一些示例性配置，三维块包括多个通道。通道是在z方向上延伸穿过块的叠堆的细长结构，块的偏置元件在通道周围或围绕通道形成或设置。在通道周围或围绕通道设置或形成的偏置元件可至少部分地，并且在一些配置中完全包括或围绕该通道。

此外，至少对于3-D NAND技术的一些示例性配置，块的偏置元件利用通道进行偏置。换句话讲，通道是块的用来将偏置元件偏置的结构。具体地讲，偏置元件的漏极端子和源极端子利用通道进行偏置。具有由给定通道偏置的源极端子和漏极端子的偏置元件耦接到该给定通道。

每个通道包括相应的漏极端子(或漏极侧)和相应的源极端(或源极侧)。通道在z方向上从其漏极端到其源极端延伸穿过基板。块的位线电连接或耦接到通道的漏极端，并且块的源极线电连接或耦接到通道的源极端。在块中，位线将位线电压(或漏极电压或漏极侧电压或漏极侧通道电压)施加到与其耦接的一个或多个通道的一个或多个漏极端。源极线将源极线电压(或源极电压或源极侧电压或源极侧通道电压)施加到与其耦接的通道的源极端。

此外或另选地，如本文所用，通道元件组是在同一通道周围或围绕同一通道形成或设置的多个或一系列偏置元件。包括在给定通道周围或围绕给定通道设置或形成的偏置元件的给定通道和给定通道元件组被称为耦接到彼此和/或彼此相关联。此外，属于同一通道元件组的偏置元件被称为耦接到彼此。

对于至少一些示例性配置，通道元件组的偏置元件包括多个存储器单元、至少一个SGD晶体管和至少一个SGS晶体管。在具体示例性配置中，通道元素组还可包括一个或多个虚设单元。

通道元件组围绕其相关联的通道在z方向上延伸。与通道类似，通道元件组各自包括相应的漏极端(或漏极侧)和源极端(或源极侧)。通道在z方向上从其漏极端到其源极端朝基板延伸。

通道元件组的漏极端电耦接到其相关联的通道的漏极端。因此，位线电连接或耦接到通道和相关联的通道元件组的漏极端。位线被配置为将位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)施加到位线所耦接的通道和相关联的通道元件组的漏极端。换句话讲，位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)是位线生成并且施加到通道的漏极端(或漏极侧)和/或通道元件组的漏极端(或漏极侧)的电压，位线电连接或耦接到该漏极端(或漏极侧)。在至少一些存储器操作期间，位线可通过以下方式来偏置一个或多个偏置元件的一个或多个漏极端子：将位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)施加到一个或多个通道的一个或多个漏极端和/或一个或多个通道元件组的一个或多个漏极端，位线电连接或耦接到该一个或多个漏极端。换句话讲，在存储器操作期间，位线通过一个或多个通道的漏极端和/或一个或多个通道元件组的漏极端(位线耦接到该漏极端)利用位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)来偏置一个或多个偏置元件的一个或多个漏极端子。

类似地，通道元件组的源极端电耦接到其相关联的通道的源极端。因此，源极线电连接或耦接到通道和相关联的通道元件组的源极端。源极线被配置为将源极线电压(或源极电压、源极侧通道电压或源极侧电压)施加到通道和相关联的通道元件组的与源极线耦接的源极端。换句话讲，源极线电压(或源极电压、源极侧通道电压或源极侧电压)是源极线生成并且施加到通道的源极端(或源极侧)和/或通道元件组的源极端(或源极侧)的电压，源极线电连接或耦接到该漏极端(或漏极侧)。在至少一些存储器操作期间，源极线可通过以下方式来偏置一个或多个偏置元件的一个或多个源极端子：将源极线电压(或源极电压、源极侧通道电压或源极侧电压)施加到一个或多个通道的一个或多个源极端和/或一个或多个通道元件组的一个或多个源极端，源极线电连接或耦接到该一个或多个源极端。换句话讲，在存储器操作期间，源极线通过一个或多个通道的源极端和/或一个或多个通道元件组的源极端(源极线耦接到该源极端)利用源极线电压(或源极电压、源极侧通道电压或源极侧电压)来偏置一个或多个偏置元件的一个或多个源极端子。

此外，通道元件组的偏置元件在同一通道周围或围绕同一通道沿z方向延伸。通道元件组的每个偏置元件设置成与块的多个控制栅极层中的一个共面。就这一点而言，块的每个控制栅极层被配置为将通道元件组的多个偏置元件中相应的一个的控制栅极偏置。

此外，对于至少一些示例性配置，块的通道元件组可具有相同数量的偏置元件，偏置元件类型的相同组合，以及每个偏置元件类型的相同数量的偏置元件。此外或另选地，相应偏置元件类型的偏置元件在z方向上远离基板延伸的偏置元件顺序在块的通道元件组之间是相同的。至少对于3-D NAND技术的一些示例性配置，从最靠近基板开始并在z方向上远离基板移动的通道元件组的偏置元件的偏置元件顺序包括：一个或多个SGS晶体管，然后是一个或多个源极侧虚设单元，然后是多个存储器单元，然后是一个或多个漏极侧虚设单元，然后是一个或多个SGD晶体管。其他偏置元件顺序可以是可能的。

控制栅极层的控制栅极层顺序及其相应类型可匹配或对应于块的偏置元件顺序。因此，至少对于3-D NAND技术的一些示例性配置，从最靠近基板开始并在z方向上远离基板移动的块的多个控制栅极层的控制栅极层顺序包括：一个或多个SGS层，然后是一个或多个源极侧虚设子线层，然后是多个字线层，然后是一个或多个漏极侧虚设子线层，然后是一个或多个SGD层。

更详细地，图11大体示出了块1010的一部分的剖视图，该块可代表图9或图10的多个块400中的一者。块1010包括交替的控制栅极层和介电层(DL)的堆叠1012。此外，图12中大体示出的部分包括延伸穿过这些层的两个通道(或存储器孔)，包括第一通道1014和第二通道1016。在这两个通道1014、1016周围形成两个存储器通道元件组的偏置元件由图12中的虚线框标识。具体地讲，在第一通道1014周围形成第一通道元件组CEG1的偏置元件由标记为CEG1的虚线框标识，并且在第二存储器孔1016周围形成第二通道元件组CEG2的偏置元件由标记为CEG2的虚线框标识。下面参考图13，结合第一通道元件组CEG1的特定区域418和相关联的第一通道414更详细地描述了偏置元件和用于形成元件和通道的示例性材料的更多细节。

为了举例说明的目的，在图11中，在第一通道1014和第二通道1016周围形成的第一通道元件组CEG1和第二通道元件组CEG2都电连接到第i个位线BLi。在实际具体实施中，块可包括数百个或数千个位线。块的通道和相关联的通道元件组的布置可确定哪些通道和通道元件组电连接到哪些位线。在块的多个通道和通道元件组中，通道和相关联的通道元件组的某些组合彼此电连接到同一位线，而通道和相关联的通道元件组的某些其他组合彼此电连接到不同位线。开关100、200定位在每个组的底部。

此外，给定的通道元件组可利用其相关联的通道和将相关联的通道与位线电连接的导电通孔电连接到给定的位线。例如，在图11中，第一通道元件组CEG1利用第一通道1014和将第一通道1014与第i位线BLi电连接的导电通孔1020电连接到第i位线BLi。第二通道元件组CEG2利用第二通道1016和将第二通道1016与第i位线BLi电连接的导电通孔1022电连接到第i位线BLi。可以使用将位线与通道元件组电连接的其他方式。

块1010还可包括基板1024或设置在该基板上。绝缘膜1026可形成在基板1024上，并且源极线SL可形成或设置在堆叠1012的最底层上。

此外，在图11中示出的示例性配置中，每个通道414、416包括连接到源极线SL的源极端，以及连接到其相关联的导电通孔的漏极端。在图13中，第一通道1014包括连接到源极线SL的源极端1028和连接到导电通孔1020的漏极端1030。相似地，第二通道1016包括连接到源极线SL的源极端1032和连接到导电通孔1022的漏极端1034。

此外，在至少一些示例性配置中，块1010还可包括延伸穿过堆叠1012的竖直互连件(例如，金属填充狭缝)，该竖直互连件将源极线SL连接到叠堆1012上方的导电线，诸如上部区域1008中的金属层中的一个金属层中的导电线。出于举例说明的目的，图11大体示出了延伸穿过堆叠1012的两个互连件1036、1038。

此外，在图11中的示例性配置中，出于举例说明的目的，通道元件组中的每一个包括两个SGS晶体管、两个源极侧虚设单元、十一个存储器单元、两个漏极侧虚设单元和两个SGD晶体管。因此，堆叠1012的控制栅极层包括：两个SGS层，包括第一SGS层SGSL0和第二SGS层SGSL1；两个源极侧虚设字线层，包括第一源极侧虚设字线层DWLS0和第二源极侧虚设字线层DWLS1；从第一字线层WLL0延伸至第十一字线层WLL10的十一个字线层；两个漏极侧虚设字线层，包括第一漏极侧虚设字线层DWLD0和第二漏极侧虚设字线层DWLD1；以及两个SGD层，包括第一SGD层SGSL0和第二SGD层SGDL1。该叠堆还包括从第一DL0介电层DL19延伸至第二十介电层的二十个介电层，它们交替地设置在控制栅极层之间。

在图11中的块1010的示例性配置中，用于通道元件组的偏置元件的数量及其相应偏置元件类型以及对应的控制栅极层的数量是非限制性的，并且出于举例说明的目的，仅仅是示例性的。任何偏置元件类型的偏置元件的其他数量，或不包括某些偏置元件类型的偏置元件，或包括除图11中示出的那些之外的偏置元件类型的一个或多个偏置元件的其他配置也可为可能的。

图12大体示出了三维块1080的示例性配置的电路示意图，该三维块可代表图9的块400中的一个的至少一部分和/或具有如其他图描绘的物理构造。在图12中，每个偏置元件被表示或描绘为晶体管。此外，存储器单元被标记为MC，SGD晶体管被标记为SGDT，并且SGS晶体管被标记为SGST。在示例性块1080中，每个通道元件组包括50个单元，包括从第一存储器单元MC1延伸到第48存储器单元MC48的48个存储器单元，一个SGD晶体管SGDT和一个SGS晶体管SGST。其他通道元件组配置是可能的，包括那些包括一个或多个源极侧虚设单元、一个或多个漏极侧虚设单元、多于一个SGD晶体管和/或多于一个SGS晶体管的那些，如前所述。晶体管SGD、SGDT、SGS或SGST中的任一者可用开关100、200替换。

根据图12中的通道元件组配置，块1080包括五十个控制栅极层，包括从第一字线层WLL1延伸到第48字线层WLL48的四十八个字线层，一个SGD层SGDL和一个SGS层SGSL。如前所述，每个通道元件组中的第i个存储器单元MCi设置在控制栅极层中的第i个字线层WLLi中并配置为使其相应的控制栅极由该字线层偏置。例如，通道元件组CEG的第一存储器单元MC1设置在第一字线层WLL1中并配置为使其控制栅极由该第一字线层偏置，第二存储器单元MC2设置在第二字线层WLL2中并配置为使其控制栅极由该第二字线层偏置，并且通道元件组CEG的第48存储器单元MC48设置在第48字线层WLL48中并配置为使其控制栅极由该字线层偏置。此外，通道元件组的SGD晶体管设置在SGD层SGDL中并配置为使其相应的控制栅极由该SGD层SGDL偏置，并且通道元件组的SGS晶体管设置在SGS层SGSL中并配置为使其相应的控制栅极由该SGS层SGSL偏置。

通道元件组CEG及其相关联的通道在块1080中以x和y方向二维地布置，并且电连接到m个位线。在具体示例性配置中，通道元件组CEG及其相关联的通道根据通道布置被二维地布置，所述通道布置取决于连接到单个位线的P个通道元件组及其相关联的通道。换句话讲，每个位线BL被配置为电连接到P个通道元件组及其相关联的通道组成的唯一组，将相应的位线电压施加到该唯一组，和/或利用相应的位线(通道)电压将该唯一组偏置。

在图14的示例性配置中，每个位线BL被配置为电连接到四个通道元件组(即，P＝4)。因此，图14大体示出了电连接到第一通道元件组CEG1、第二通道元件组CEG2、第三通道元件组CEG3和第四通道元件组CEG4中的每一者的第一位线BL1。从第m位线BL2到BLm，其他两个位线中的每一者也电连接至相应的一组四个通道元件组及其相应的通道。对于各种其他配置，除四之外的用于P的数字可以是可能的。

在一些示例性配置中，可将一个SGD层分离或划分成彼此电隔离或断开的多个不同的漏极选择栅极(SGD)子层。例如，可将SGD层蚀刻以移除形成SGD层的金属的一部分，以便形成多个电隔离或断开的SGD子层。

同一SGD层的不同SGD子层可独立地和/或单独地被偏置和/或提供有多个SGD线电压中的不同的一个。继而，对于设置在同一SGD层中的给定多个SGD晶体管，同一SGD层中的每个SGD子层可被配置为将设置在其SGD子层中的那些SGD晶体管的控制栅极偏置，但不将设置在其他SGD子层中的SGD晶体管的控制栅极偏置。这样，多个SGD子层可被配置为独立地或单独地利用多个SGD线电压中的相应一个将其相应SGD子层中的不同SGD晶体管进行偏置。

此外，例如包括多个SGD层的配置，每个SGD层可包括多个SGD子层。每个SGD层中的SGD子层的数量可以相同。此外，不同SGD层中的SGD子层的某些组合可电耦接和/或提供有同一SGD线电压，使得同一通道元件组的SGD晶体管利用同一SGD线电压使其控制栅极偏置。将利用同一SGD线电压将SGD晶体管偏置的SGD子层形成同一SGD线的一部分。

如本文所用，SGD线是块的利用公共或同一SGD线电压将SGD晶体管的控制栅极偏置的导电结构。因此，如本文针对SGD层和SGD线所具体使用的，术语“线”和“层”不可互换使用。相反，SGD线是单个SGD子层，或一系列SGD子层，每个子层属于不同的SGD层。具体地讲，对于包括单个SGD层的3-D块配置，SGD层的每个SGD子层形成整个SGD线。对于包括多个SGD层的3-D块配置，每个SGD子层与来自一个或多个其他SGD层的一个或多个其他SGD子层形成SGD线的一部分。

此外，不同的SGD线被配置为独立地或单独地利用不同SGD线电压将块的不同集合或组的SGD晶体管偏置。SGD线被配置为将其耦接或电连接的那些SGD晶体管的控制栅极偏置，并且不将从其解耦或电断开的那些SGD晶体管的控制栅极偏置。因此，块的SGD晶体管SGDT被布置或形成为多个SGDT组。属于同一SGDT组的SGD晶体管耦接到同一SGD线并且被配置为由同一SGD线电压偏置。属于不同SGDT组的SGD晶体管耦接到不同的SGD线并且被配置为由不同的SGD线电压偏置。

此外，对于3-D块的至少一些示例性配置，SGD线的数量等于连接到同一位线的P个通道元件组和相关联通道的数量。例如，参考图14，块480包括对应于连接到单个位线的四个通道元件组的四个SGD线，包括第一SGD线SGD1、第二SGD线SGD2、第三SGD线SGD3和第四SGD线SGD4。换句话讲，SGD层SGDL包括四个SGD线，即SGD1、SGD2、SGD3和SGD4。

此外，通道元件组可被布置为使得对于连接到同一位线的给定一个通道元件组集合，该集合中的每个通道元件组使其SGD晶体管SGDT耦接到SGD线中的不同的一个。例如，在图1D的块480中，连接到第一位线BL1的四个通道元件组CEG1、CEG2、CEG3、CEG4的集合使其相应的SGD晶体管分别连接到SGD线SGD1、SGD2、SGD3、SGD4中的不同的一者。具体地讲，第一通道元件组CEG1包括SGD晶体管SGDT1，该SGD晶体管耦接到第一SGD线SGD1并配置为使其控制栅极由该第一SGD线偏置，第二通道元件组CEG2包括SGD晶体管SGDT2，该SGD晶体管耦接到第二SGD线SGD2并配置为使其控制栅极由该第二SGD线偏置，第三通道元件组CEG3包括SGD晶体管SGDT3，该SGD晶体管耦接到第三SGD线SGD3并配置为使其控制栅极由该第三SGD线偏置，并且第四通道元件组CEG4包括SGD晶体管SGDT4，该SGD晶体管耦接到第四SGD线SGD4并配置为使其控制栅极由该第四SGD线偏置。

基于不同的SGD线，可以跨m个字线将3-D块布置、组织或划分为子块。如本文所用，子块是块的一部分，该部分具有通道元件组，其中SGD晶体管被配置为由同一SGD线偏置和/或利用同一SGD线电压偏置。子块可(诸如，在x方向上)横跨块的m个字线。此外，具有被配置为由不同SGD晶体管偏置和/或利用不同SGD线电压偏置的SGD晶体管的通道元件组属于不同子块。

块的子块的数量可以等于SGD线的数量。例如，图14的示例性块480包括等于SGD线的数量的四个子块(SB)，包括第一子块SB1、第二子块SB2、第三子块SB3和第四子块SB4。第一子块SB1包括具有耦接到第一SGD线SGD1并配置为利用第一SGD线电压偏置的SGD晶体管SGD1的那些通道元件组，第二子块SB2包括具有耦接到第二SGD线并配置为利用第二SGD线电压偏置的SGD单元SGD2的那些通道元件组，第三子块SB3包括具有耦接到第三SGD线并配置为利用第三SGD线电压偏置的SGD单元SGD3的那些通道元件组，并且第四子块SB4包括具有耦接到第四SGD线并配置为利用第四SGD线电压偏置的SGD单元SGD4的那些通道元件组。

此外，存储器单元块(即，属于同一块的存储器单元)可在子块级别上或在子块级别和字线级别两者上被布置、组织、分离和/或标记。属于同一子块的多个存储器单元MC被称为存储器单元子块。换句话讲，存储器单元子块是具有耦接到同一SGD线和/或配置为利用同一SGD线电压偏置的SGD单元的通道元件组的存储器单元。

此外，属于同一子块的多个存储器单元以及还设置在同一字线层中和/或配置为使其控制栅极由同一字线和/或利用同一字线电压偏置的多个存储器单元称为字线单元组或存储器单元串。换句话讲，存储器单元的字线单元组(或串)是耦接到同一字线层的多个或一系列存储器单元，以及属于配置为利用同一SGD线电压偏置的通道元件组的多个或一系列存储器单元。

单个字线层可包括多个字线单元组，使得设置在单个字线层中的存储器单元被组织、布置或设置为多个字线单元组(或串)。耦接到同一字线层但属于具有耦接到不同SGD线的SGD晶体管的通道元件组的存储器单元属于不同的字线单元组。在具体示例性配置中，耦接到单个字线层的字线单元组的数量等于块的SGD线的数量。此外，单个字线单元组的存储器单元的数量可等于m个位线即BL1至BLm的数量，使得字线单元组的每个存储器单元电连接到m个位线即BL1至BLm中的不同的一个。

此外或另选地，块的存储器单元或存储器单元结构1042的存储器单元通常被配置为将数据存储为位或二进制数字，其中每个位具有逻辑0或逻辑1二进制值。单个存储器单元可被配置为存储单个位或多个位。单个存储器单元存储的一个位或多个位称为数据值。换句话讲，数据值是单个存储器单元存储的n位二进制值，其中n是该二进制值的位数，并且其中数字n为一或超过一。单个存储器单元可以存储的可能数据值的数量取决于它被配置为存储的n个位。具体地讲，单个存储器单元可存储的可能数据值的数量为2

存储器单元可称为单级单元或多级单元，具体取决于它们被配置为存储的位的数量。称为SLC单元(或仅称SLC)的单级单元是被配置为存储单个位数据或一个位数据的存储器单元。称为MLC单元(或仅称MLC)的多级单元是被配置为存储多个(即，两个或更多个)位数据的存储器单元。MLC单元可存储的位数包括2、3或4，但可能存在存储多于4位的MLC单元。

通常，存储器单元的某些集合被配置为存储相同数量的位。例如，属于同一字线单元组、属于同一块或属于同一存储器单元结构442的存储器单元被配置为存储相同数量的位，在这种情况下，给定集合的存储器单元(例如，同一字线单元组、同一块、同一存储器单元结构等的存储器单元)基于每单元位数来存储数据。给定集合的每个存储器单元为存储相同数量的每单元位。

此外，存储器单元结构442(包括存储器单元结构442的块和字线单元组)可将数据存储为页面。在本文中，页面是存储器单元的单个字线单元组存储的单个数据单元。单个字线单元组存储的页面的数量取决于该单个字线单元组的存储器单元被配置为存储的每单元位数。例如，SLC单元的字线单元组被配置为存储单个页面或一个页面的数据；被配置为存储每单元两位的MLC单元的字线单元组被配置为存储两个页面的数据；并且被配置为存储每单元三位的MLC单元的字线单元组被配置为存储三个页面的数据。

此外，存储器单元结构442可根据一个或多个存储方案来存储数据。如本文所用，存储方案是包括预定义的一组动作和存储器系统实施以存储数据的预定义的一组参数的总体计划。用于特定集合的存储器单元的给定存储方案可识别或限定该特定集合的存储器单元被配置为存储的每单元位数。存储器系统的部件(包括给定存储器管芯上的电路部件)被配置为根据给定存储方案对该特定集合执行存储器操作，以便将数据编程到该特定集合的存储器单元中和/或从该特定集合的存储器单元中读取数据。

不同存储器技术的存储器单元可根据不同存储方案来存储数据。此外，同一存储器技术的存储器单元可根据不同存储方案来存储数据。例如，具有同一存储器技术但位于不同存储器系统中，或在同一存储器系统中但在不同存储器管芯中，或在同一存储器管芯的不同块或平面中，或甚至同一块的不同字线层或不同字线单元组中的存储器单元可至少相对于不同存储器单元被配置为存储的每单元位数来存储数据。

至少对于NAND存储器技术，NAND存储器单元可被配置为根据多个不同存储方案中的一个来存储数据，其中每个存储方案与不同的每单元位数相关联或识别不同的每单元位数。在至少一些示例性配置中，一些NAND存储器单元可根据一个存储方案存储数据，而其他NAND存储器单元根据不同的存储方案存储数据。因此，位于不同存储器系统中，或在同一存储器系统中但在不同的管芯、平面、块、字线层或字线单元组中的两个不同的NAND存储器单元集合可根据不同的存储方案来存储不同的每单元位数。为了举例说明，一个NAND存储器单元集合可被配置为SLC单元，并且另一个NAND存储器单元集合可被配置为MLC单元。

此外，同一存储器单元(或同一存储器单元集合)可被配置为根据不同的存储方案在不同时间存储不同的每单元位数。为了举例说明，在一个示例中，可将存储器单元配置为在一个时间点为SLC单元，然后将其重新配置为在稍后的时间点为MLC单元。又如，可将存储器单元配置为在一个时间点为MLC单元，然后将其重新配置为在稍后的时间点为SLC单元。又如，存储单元可被配置为在一个时间点为存储第一数量的每单元位的MLC单元，然后被重新配置为在稍后的时间点存储第二数量的每单元位的MLC单元，其中第一数量和第二数量彼此不同，其中第一数量小于或大于第二数量。

此外，存储器单元通过将相关联的存储参数(另选地或换句话讲称为特性、属性或特征)设置为某个水平、值、量值或状态来存储数据。相关联的参数是可调节的或可变的，并且可通过在某些存储器操作期间并根据某些存储方案在某些时间将耦接到存储单元的控制线以一定水平偏置来控制。在限定一组数据值的一个存储方案内，存储器单元可以通过将其存储参数设置为某个水平、值、量值或状态，或者在水平、值、量值或状态的预定范围内，来以数据值中的某个值存储数据。存储器单元处于或设置的水平、值、量值或状态对应于存储器单元正在存储的集合的数据值。此外，存储器单元可被配置为存储不同的值，或将正在存储的数据的数据值从一个数据值更改为另一个数据值，具体是通过将存储参数更改或调节为不同的水平、值、量值或状态。

存储器单元存储数据所需的存储参数取决于存储器技术，并且可以在不同的存储器技术之间变化。对于NAND技术，存储参数为阈值电压。至少相对于NAND存储器单元，存储器单元的阈值电压是施加到存储器单元的控制栅极的电压，在该电压下存储器单元变为导电。阈值电压的水平(或者称为值或量值)取决于存储器单元正在存储或捕获的电荷的量或与该量成比例。存储器单元正在存储的电荷越多，其阈值电压就越高，并且存储器单元正在存储的电荷越少，其阈值电压就越低。因此，通过将存储器单元的阈值电压设定为特定水平来设定存储器单元正在存储的数据值，并且通过将阈值电压改变为不同的水平或在不同的水平范围内来调节或改变数据值。

此外，对于NAND技术，存储器单元通过配置在各存储器状态中来存储数据。如本文所用，存储器状态是标识存储器单元正在存储、可存储或预期将存储的数据的数据值的标识符。存储方案识别或定义可用来配置存储器单元的相关联的多个或一组存储器状态。每个存储器状态标识由存储方案识别或定义的多个数据值中的一个数据值，对应于该数据值和/或与该数据值相关联。因此，被配置为给定存储器状态的存储器单元正在存储对应于该给定存储器状态的数据值。存储器单元可通过被配置成不同的存储器状态来存储不同的数据值。

对于给定的存储方案，存储器状态包括擦除状态以及一个或多个编程状态。擦除状态是当存储器单元在被擦除时配置的存储器状态。对于至少一些示例性配置，擦除状态是存储器单元集合中的全部存储器在用以对该集合中的至少一些存储器单元进行编程的编程操作开始时所述的存储器状态。编程状态是存储器单元在经受编程操作时所处的存储器状态。在给定时间点，存储器单元可处于擦除状态或处于编程状态中的一个。

此外，对于给定的存储方案，每个存储器状态具有相关联的阈值电压水平范围，对应于该范围，或与该范围相关联，其中每个范围由上限阈值电压水平和下限阈值电压水平界定。换句话讲，给定的存储方案可定义多个不重叠的阈值电压范围，其中每个范围与由给定存储方案定义或识别的多个存储器状态中的相应一个相关联或对应。继而，每个范围具有数据值中的相应一个，对应于该相应一个，或与该相应一个相关联。这样，存储方案在阈值电压范围、存储器状态和数据值之间建立了一一对应关系。根据该一一对应关系来对存储器单元进行编程和读取。即，配置有在给定阈值电压范围内的阈值电压水平的存储器单元被配置为与该给定阈值电压范围相关联的存储器状态，继而存储具有与该给定阈值电压范围和对应存储器状态相关联的数据值的数据。

对于具体实施方案，擦除状态与最低阈值电压范围相关联。编程状态与从与擦除状态相关联的范围起连续或顺序地更高的阈值电压范围相关联。

此外，作为非限制性示例，存储方案可以各种方式中的任何一种来标记或命名存储器状态，包括以字母、数字或字母数字方式。在具体示例性配置中，擦除状态被称为擦除状态，并且通过将字母表中的排序较靠后的字母或较大的数字与较高阈值电压范围相关联，来利用字母、数字或它们的组合对编程状态进行命名。例如，存储器状态C与比存储器状态A高的阈值电压范围相关联，并且存储器状态8与比存储器状态1高的阈值电压范围相关联。各种标记或命名存储器状态的方法是可能的。

此外，存储器状态相对于彼此可被称为较高存储器状态和较低存储器状态。第一存储器状态是比第二存储器状态更高的存储器状态，其中第一存储器状态与比与第二存储器状态相关联的阈值电压范围更高的阈值电压范围相关联。此外，第一存储器状态是比第二存储器状态更低的存储器状态，其中第一存储器状态与比与第二存储器状态相关联的阈值电压范围更低的阈值电压范围相关联。

此外，数据值与存储器状态和/或阈值电压范围对应的方式可以变化，并且在具体的实施方案中，数据值对应于或分配给存储器状态和/或阈值电压范围的方式可取决于特定码方案，诸如格雷码方案。

在具体实施中，编程到相同存储器状态中的存储器单元集合可具有作为编程的结果的相关联阈值电压集合。阈值电压可被表示为阈值电压概率分布，或仅被表示为根据阈值电压的集合中存储器单元的数量的阈值分布。

给定存储方案可具有模型、参考、理想或目标阈值电压分布，该阈值电压分布可以是例如针对由给定存储方案限定的存储器状态和相关联阈值电压范围中的每一者的连续概率分布的形式，诸如高斯分布。模型阈值电压分布可表示用于被编程为具有相同存储器状态的存储器单元集合的理想阈值电压分布的模型。模型阈值电压分布的下尾和上尾可与与每个模型阈值电压分布相关联的范围的上限阈值电压电平和下限阈值电压电平一致或对应。

存储器管芯404还可包括行地址解码器(或仅行解码器)148和列地址解码器(或仅列解码器)150。行解码器148(其也可称为字线解码器，x解码器或x线解码器)可对行地址(也称为字线地址或x地址)进行解码，并且在从存储器单元结构442读取数据或将数据编程/写入到该存储器单元结构中时，选择与解码的行地址对应和/或由解码的行地址标识的存储器单元结构442中的特定字线。列解码器150(其也可称为位线解码器，y解码器或y线解码器)可对列地址(也称为位线地址或y地址)进行解码，并且在从存储器单元结构442读取数据或将数据编程到该存储器单元结构中时，选择与列地址对应和/或由列地址标识的存储器单元结构442中的特定字线或位线组。

此外，非易失性存储器管芯404可包括外围电路452。外围电路452可包括控制逻辑电路(也称为控制逻辑、片上控制器或管芯上控制器)454，至少在一些示例性实施方案中，该控制逻辑电路可被实现为被配置为控制片上存储器操作以及将状态信息发送到控制器402的状态机。外围电路452还可包括片上地址解码器456，该片上地址解码器提供由控制器402和/或主机使用的寻址与由行和列解码器448、450使用的寻址之间的地址接口，该地址接口可控制到第一端子101、第二端子103和第三端子105的信号。此外，外围电路452可包括易失性存储器458。易失性存储器458的示例性配置可包括锁存器，但是其他配置也是可能的。

此外，外围电路452可包括功率控制电路460，该功率控制电路被配置为生成控制线路电压(包括电压脉冲)并将其提供给存储器单元结构442的控制线。控制线电压包括提供给控制栅极层的控制栅极线电压、提供给位线的位线电压，以及提供给供给管线的供电电压。控制栅极线电压包括提供给字线的字线电压、提供给SGD线的漏极选择栅极线电压(SGD线电压)，以及提供给SGS线的源极选择栅极线电压(SGS线电压)。功率控制电路460还可被配置为生成和/或提供除控制线电压之外的电压，包括可提供给存储器单元结构442、读取/写入电路444、感测块446和/或存储器管芯404上的其他电路部件的其他电压。

功率控制电路460可包括各种电路拓扑结构或电路配置中的任一种，以生成和/或提供适当水平下的电压，从而执行存储器操作(包括读取、编程/写入、感测和擦除操作)，诸如驱动器电路、电流源、电荷泵、参考电压生成器、调节器和脉冲生成电路，或者它们的各种组合中的任一种。用于产生电压的其他类型的电路可为可能的。此外，功率控制电路460可与控制逻辑电路454、读取/写入电路444和/或感测块446通信和/或由其控制，以便以适当的电平并且在适当的时间提供电压以执行存储操作。

在读取操作期间，功率控制电路460可将字线偏置在读取阈值电压电平Vr，以便读取存储器单元正在存储的数据的数据值。对于不同的操作条件(包括不同的处理条件、不同的编程/擦除循环、不同的保持时间、不同的温度、不同的干扰条件或它们的组合)，给定存储器状态的阈值电压电平Vr可具有不同的最佳值。对于给定存储方案，存储器系统在控制器侧和/或在存储器管芯侧可维持数据结构(诸如表格)，该数据结构识别用于功率控制电路460的一组或多组读取阈值电平，以用于在读取操作期间偏置字线。数据结构可包括多组读取阈值电平；每组对应于存储器管芯404的不同区域。控制电路还可将信号施加到第三柱以将热能施加到该柱并降低将开关100、200改变为导通状态所需的电压。

存储器系统400可被配置为执行读取阈值校准过程，该读取阈值校准过程将数据结构中所维持的一组或多组读取阈值电平更新或修正为对应于操作条件变化的更优值。在本文所述的各种实施方案中，存储器系统400执行的读取阈值校准过程可基于根据从存储器管芯404读取的数据确定的误码率(BER)。从存储器管芯404读取以执行校准的数据可响应于主机读取请求来执行。此外或另选地，作为示例，校准可以是连续过程，诸如在接收到主机读取请求时连续执行的过程，而不是由特定度量(诸如编程/擦除循环计数)触发的离散后台过程。而且，校准过程可利用读取/写入电路444基于页面(例如，下部、中间、上部)读取数据的方式，以便确定阈值电压分布曲线在其上延伸的阈值电压范围上的电压仓以及那些仓的BER。基于所确定的BER，存储器系统400可确定在哪个方向上偏移读取电压电平(增大或减小)以及偏移多少。

更详细地讲，读取/写入电路444可执行读取操作以从存储器管芯404读取一页或多页数据。为此，读取/写入电路444可根据页面类型以阶段序列执行读取操作。例如，为了从被配置为存储每单元两位的MLC单元的页面读取数据，读取/写入电路444可首先在第一阶段中读取下部页面，并且然后在第二阶段中读取上部页面。又如，为了从被配置为存储每单元三位的MLC单元的页面读取数据，读取/写入电路444可首先在第一阶段中读取下部页面，然后在第二阶段中读取中间页面，并且然后在第三阶段中读取上部页面。

为了读取给定页面，感测块446的感测电路(其耦接到存储该页面的存储器单元)执行预定数量的感测操作，每个感测操作使耦接到存储器单元的字线偏置在读取阈值电压电平Vr中的相关联电平处。对于SLC存储方案，功率控制电路460利用与编程状态A相关联的阈值电压VrA来偏置字线，并且感测电路执行单个感测操作。响应于该感测操作，感测电路在存储逻辑1值时识别擦除状态Er中的那些SLC单元，并且在存储逻辑0值时识别存储器状态A中的那些SLC单元。

对于MLC存储方案，为了读取给定页面，耦接到存储该页面的存储器单元的感测电路执行多个感测操作，诸如两个、三个或四个感测操作，每个感测操作使字线在读取阈值电压电平Vr中的不同一者下偏置。所施加的读取阈值电平Vr取决于MLC单元正存储的每单元位数、正在读取的页面以及正在执行的感测操作数。在一个示例性每单元三位MLC存储方案中，为了读取下部页面，感测电路执行两个感测操作，包括第一感测操作和第二感测操作，其中第一感测操作使字线偏置在与存储器状态A相关联的读取阈值电平VrA处，第二感测操作使字线偏置在与存储器状态E相关联的读取阈值电平VrE处。图6示出了在第一感测操作和第二感测操作期间施加的读取阈值电压电平VrA和VrE。

开关100、200通过超过给定阈值电压值的电压被驱动到低电阻或导电状态，并且保持在其导电状态直到流过其中的电流下降到低于给定保持电流值。开关装置100、200能够通过施加复位脉冲而复位至其相对非导电状态。开关100、200可通过如下方式来降低它们的阈值电压：通过施加到柱即硫属元素化物材料上的电信号向开关添加热能。

预期将前面的详细描述理解为本发明可以采用的选定形式的说明，而不是作为本发明的定义。预期只有以下权利要求(包括所有等同物)限定要求保护的发明的范围。最后，应当指出的是，本文所述的任何优选实施方案的任何方面均可单独使用或彼此组合使用。