SAR ADC电路、消除SAR ADC参考纹波方法及电子设备

技术领域

本发明涉及技术领域，尤其涉及一种SAR ADC电路、消除SAR ADC参考纹波方法及电子设备。

背景技术

逐次逼近型模数转换器(SAR ADC)由于其缩放友好性而越来越受欢迎，在芯片上可以快速的将模拟信号转换为数字信号。

SAR ADC利用了电容的电荷再分配的原理，通过逐次逼近的方式，将模拟输入信号与DAC输出信号进行比较，最终得到一个数字输出码。但是电容开关切换的过程中，会引起参考电压的纹波，这是因为在每次切换开关的时候，电容的极板接收的电压会发生变化，从而导致参考电压源承受一定的交流电流，影响参考电压的稳定性。但是参考电压的纹波往往是一固定值，由于SAR ADC的每一位的比较都会影响后一位的比较结果，SAR ADC的前几位如果因为开关切换时产生的参考纹波产生错误的输出，则会影响最终输出的结果。

目前常用的消除SAR ADC参考纹波的方法主要有：在基准电压到ADC输入之间放置一个较大的去耦电容，以达到滤波的作用，或者在ADC输入前添加一级宽带宽参考缓冲器，使得波纹可以随着时间逐渐消除等等。

但是，通过在基准电压到ADC输入之间放置去耦电容的方案会占用芯片的较大范围的版图面积，导致其它电路难以设计；采用ADC输入前添加一级宽带宽参考缓冲器的方式会导致芯片的功率增加。

因而，如何在消除SAR ADC参考纹波的情况下，还保证其电路的结构较为简单、功率消耗较低，已成为业界目前亟需解决的技术问题。

发明内容

本发明提供一种SAR ADC电路、消除SAR ADC参考纹波方法及电子设备，以解决如何在消除SAR ADC参考纹波的情况下，还保证其电路的结构较为简单、功率消耗较低的问题。

根据本发明的第一方面，提供了一种SAR ADC电路，包括：

主DAC单元，包括第一DAC电容阵列，所述第一DAC电容阵列包括从低位到高位依次排列的N个第一电容器；所述主DAC单元用于对第一输入电压进行采样，并选择性地将第一参考电压和地电平施加到对应的第一电容器上，输出第一信号；其中，所述第一信号中包含在选择性切换中造成的第一参考电压的纹波；

辅助DAC单元，包括第一辅助DAC电容阵列，所述第一辅助DAC电容阵列包括从低位到高位依次排列的M个第一辅助电容器支路，且所述M个第一辅助电容器支路分别与所述第一DAC电容阵列中对应的M个第一电容器一一镜像；所述辅助DAC单元用于对第一参考电压进行采样，并选择性地将第一参考电压施加到对应的第一辅助电容支路上，输出第二信号，所述第二信号为在选择性切换中造成的第一参考电压的纹波；

信号叠加模块，其第一输入端、第二输入端、第三输入端分别接收所述第一信号、所述第二信号以及第三信号，其第一输出端输出第一叠加信号，其第二输出端输出第二叠加信号；所述信号叠加模块用于对所述第一信号与所述第三信号进行叠加处理，得到所述第一叠加信号，并对所述第二信号与所述第三信号进行叠加处理，得到所述第二叠加信号；

比较模块，其第一输入端接收所述第一叠加信号，其第二输入端接收所述第二叠加信号，其输出端输出比较结果，其中，所述第一输入端与所述第二输入端互为反相端，以消除所述第一信号中包含的第一参考电压的纹波；所述比较模块被配置为用于比较所述第一叠加信号与所述第二叠加信号的大小，并输出第一比较结果；

SAR控制模块，其第一端接收所述比较结果，其第一输出端输出切换控制信号，所述切换控制信号用于控制所述主DAC单元中的第一电容器的切换以及所述辅助DAC单元的第一辅助电容器支路的切换；所述SAR控制模块被配置为：依据所述第一比较结果输出量化码字，并产生所述切换控制信号；

其中，N和M均为正整数，且N≥M。

可选的，所述第一辅助DAC电容阵列还包括辅助电压选择单元；每条第一辅助电容器支路均包括第一辅助电容器以及第二辅助电容器；

每条第一辅助电容器支路中的第一辅助电容器与第二辅助电容器的上极板直接相连，且所述第一辅助DAC电容阵列中的M个第一辅助电容器的上极板均直接相连；

其中，所述辅助电压选择单元被配置为依据所述切换控制信号，选择性地将第一参考电压施加到对应的第一辅助电容支路的第一辅助电容器的下极板或第二辅助电容器的下极板上。

可选的，所述第一DAC电容阵列中的N个第一电容器的电容值、所述第一辅助DAC电容阵列中的M个第一辅助电容器以及M个第一辅助电容器的电容值均满足：从低位到高位，以2的次方依次递增；

其中，所述第一DAC电容阵列中第i个第一电容器的电容值Cai的取值为：Cai＝2i-1Cu，其中的Cu表示单位电容，i为正整数，且1≤i≤N；

所述第一辅助DAC电容阵列中第j个第一辅助电容器支路中对应的第一辅助电容器和第二辅助电容器的电容值Caj的取值为：Caj＝2N-j Cu，其中，j为正整数，且1≤j≤M，其中，Cu表示单位电容。

可选的，所述辅助电压选择单元还被配置为，在对第一参考电压进行采样前，控制每个第一辅助电容支路的第一辅助电容器的下极板接收第一参考电压，其第二辅助电容器的下极板耦接至地电平。

可选的，所述SAR控制模块包括N个控制单元；

所述SAR控制模块中的第i个控制单元的输入端耦接至所述比较模块的输出端，其使能端接收比较完成信号，其复位端耦接至第i-1个控制单元的第一输出端，第i个控制单元的第二输出端输出对应的输出量化码字以及对应的切换控制信号，以控制所述主DAC单元中对应的第一电容器的切换以及所述辅助DAC单元对应的第一辅助电容器支路的切换；

其中，所述SAR控制模块中第1个控制单元的复位端接收一复位信号，所述比较完成信号表征所述比较模块是否完成比较。

可选的，每个所述控制单元均包括延时子单元以及逻辑子单元；

所述延时子单元的第一输入端以及第二输入端分别接收所述复位信号以及所述比较完成信号，其第一输出端作为所述控制单元的第一输出端，其还耦接至所述逻辑子单元的第一输入端；所述逻辑子单元的第二输入端耦接至所述比较模块的输出端，其输出端输出对应的量化码字以及对应的所述切换控制信号。

可选的，所述信号叠加模块包括第一放大单元、第二放大单元以及信号叠加单元；

所述第一放大单元的第一输入端以及第二输入端分别接收所述第一信号以及所述第三信号，其第一输出端以及第二输出端分别输出第一放大信号以及第三放大信号，所述第二放大单元的第一输入端和第二输入端接收所述第二信号以及第三信号，其第一输出端输出第二放大信号，其第二输出端输出第四放大信号；

所述信号叠加单元的第一输入端、第二输入端、第三输入端、第四输入端分别接收所述第一放大信号、所述第二放大信号、所述第三放大信号以及所述第四放大信号，其第一输出端输出所述第一叠加信号至所述比较模块的第一输入端，其第二输出端输出所述第二叠加信号至所述比较模块的第二输入端。

可选的，所述第一放大单元的增益与所述第二放大单元的增益相同。

可选的，所述第一放大单元以及所述第二放大单元均为五管差分放大器，所述第一放大单元包括第一NMOS管、第二NMOS管、第三NMOS管、第四PMOS管、第五PMOS管、第六PMOS管以及第七PMOS管；所述第二放大单元包括第八PMOS管、第九PMOS管、第十PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管以及第十四NMOS管；

所述第四PMOS管的源极、所述第五PMOS管的源极、所述第六PMOS管的源极以及所述第七PMOS管的源极均接一供电电压，所述第四PMOS管的栅极以及所述第五PMOS管的栅极均接收时钟信号，所述第六PMOS管的栅极以及所述第七PMOS管的栅极均接收反相时钟信号，所述第四PMOS管的漏极与所述第六PMOS管的漏极均耦接至所述第二NMOS管的漏极，所述第二NMOS管的漏极用于输出第一放大信号，所述第五PMOS管的漏极与所述第七PMOS管的漏极均耦接至所述第三NMOS管的漏极，所述第三NMOS管的漏极用于输出第三放大信号，所述第二NMOS管的栅极接收所述第一信号，所述第三NMOS管的栅极接收所述第三信号，所述第二NMOS管的源极以及所述第三NMOS管的源极均耦接至所述第一NMOS管的漏极，所述第一NMOS管的栅极接一偏置电压，其源极接地；

所述第八PMOS管的源极接所述供电电压，其栅极接收所述偏置电压，其漏极分别耦接至所述第九PMOS管的源极以及所述第十PMOS管的源极，所述第九PMOS管的栅极接所述第二信号，其漏极分别耦接至所述第十一NMOS管的漏极以及所述第十三NMOS管的漏极，所述第九PMOS管的漏极用于输出第二放大信号，所述第十PMOS管的漏极分别耦接至所述第十二NMOS管的漏极以及所述第十四NMOS管的漏极，所述第十PMOS管的漏极用于输出第四放大信号，所述第十三NMOS管的栅极以及所述第十四NMOS管的栅极均接收所述时钟信号，所述第十一NMOS管的栅极以及所述第十二NMOS管的栅极均接收所述反相时钟信号，所述第十一NMOS管的源极、所述第十二NMOS管的源极、所述第十三NMOS管的源极以及所述第十四NMOS管的源极均接地。

可选的，所述信号叠加单元包括第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管以及第二十NMOS管；

所述第十五NMOS管的栅极接收所述第一放大信号，所述第十六NMOS管的栅极接收所述第三放大信号，所述第十八NMOS管的栅极接收所述第四放大信号，所述第十九NMOS管的栅极接收第二放大信号，所述第十五NMOS管的漏极以及所述第十八NMOS管的漏极均耦接至所述比较单元的第一输入端，所述第十六NMOS管的漏极以及所述第十九NMOS管的漏极均耦接至所述比较单元的第二输入端；所述第十五NMOS管的源极以及所述第十六NMOS管的源极均通过所述第十七NMOS管接地，所述第十七NMOS管的栅极接收反相时钟信号；所述第十八NMOS管的源极以及所述第十九NMOS管的源极均通过所述第二十NMOS管接地，所述第二十NMOS管的栅极接收所述反相时钟信号。

可选的，所述第一比较结果包括第一比较子信号以及第二比较子信号，所述比较单元包括动态锁存比较器；

所述动态锁存比较器的第一输入端分别耦接至所述第十五NMOS管的漏极以及所述第十八NMOS管的漏极，以接收所述第一叠加信号，其第二输入端分别耦接至所述第十六NMOS管的漏极以及所述第十九NMOS管的漏极，以接收所述第二叠加信号，其第一输出端输出所述第一比较子信号，其第二输出端输出所述第二比较子信号，其中，所述第一比较信号与所述第二比较信号互为差分信号。

可选的，所述第一DAC电容阵列还包括一低位辅助电容，所述低位辅助电容的电容值Ca0的取值为：Ca0＝Cu。

可选的，所述第三信号为地电平。

可选的，所述主DAC单元还包括第二DAC电容阵列，所述第二DAC电容阵列包括从低位到高位依次排列的N个第二电容器；所述主DAC单元还用于对第二输入电压进行采样，并选择性地将第二参考电压和地电平施加到对应的第二电容器上，输出第四信号；其中，所述第四信号中包含在选择性切换中造成的第二参考电压的纹波；

辅助DAC单元还包括第二辅助DAC电容阵列，所述第二辅助DAC电容阵列包括从低位到高位依次排列的M个第二辅助电容器支路，且所述M个第二辅助电容器支路分别与所述第二DAC电容阵列中对应的M个第二电容器一一镜像；所述辅助DAC单元还用于对第二参考电压进行采样，并选择性地将第二参考电压施加到对应的第二辅助电容支路上，输出第五信号，所述第五信号为在选择性切换中造成的第二参考电压的纹波。

可选的，所述切换控制信号包括第一切换控制信号以及第二切换控制信号；

所述第一DAC电容阵列的控制端以及所述第一辅助DAC电容阵列的控制端均接收所述第一切换控制信号，以控制所述主DAC单元中对应的第一电容器的切换以及所述辅助DAC单元对应的第一辅助电容器支路的切换；

所述第二DAC电容阵列的控制端以及所述第二辅助DAC电容阵列的控制端均接收所述第二切换控制信号，以控制所述主DAC单元中对应的第二电容器的切换以及所述辅助DAC单元对应的第二辅助电容器支路的切换。

可选的，所述第一参考电压的电压值与所述第二参考电压的电压值相同。

可选的，所述第一DAC电容阵列以及所述第二DAC电容阵列均采用Vcm-Base开关切换策略。

可选的，所述第一参考电压的电压值是所述共模电平的电压值的两倍。

可选的，所述信号叠加模块，其第一输入端、第二输入端、第三输入端以及第四输入端分别接收所述第一信号、所述第二信号、第四信号以及第五信号，其第一输出端输出第一叠加信号，其第二输出端输出第二叠加信号；所述信号叠加模块用于对所述第一信号与所述第五信号进行叠加处理，得到第一叠加信号，并对所述第二信号与所述第四信号进行叠加处理，得到第二叠加信号。

可选的，还包括数字校准模块；

所述数字校准模块的第一输入端以及第二输入端分别接收原始第一参考信号以及原始第二参考信号，其第一输出端分别输出所述第一参考信号至所述第一DAC电容阵列及所述第一辅助DAC电容阵列，其第二输出端分别输出所述第二参考信号至所述第二DAC电容阵列及所述第二辅助DAC电容阵列。

根据本发明的第二方面，提供了一种消除SAR ADC参考纹波方法，利用本发明第一方面提供的SAR ADC电路进行消除，该方法包括：

对第一输入电压进行采样，并选择性地将第一参考电压和地电平施加到对应的第一电容器上，输出第一信号；其中，所述第一信号中包含在选择性切换中造成的第一参考电压的纹波；

对第一参考电压进行采样，并选择性地将第一参考电压施加到对应的第一辅助电容支路上，输出第二信号，所述第二信号为在选择性切换中造成的第一参考电压的纹波；

对所述第一信号与所述第三信号进行叠加处理，得到所述第一叠加信号，并对所述第二信号与所述第三信号进行叠加处理，得到所述第二叠加信号；

比较所述第一叠加信号与所述第二叠加信号的大小，并输出第一比较结果；

依据所述第一比较结果输出量化码字，并产生所述切换控制信号。

根据本发明的第三方面，提供了一种电子设备，包括本发明第一方面任一项提供的SAR ADC电路。

本发明提供的SAR ADC电路、消除SAR ADC参考纹波方法及电子设备中，SAR ADC电路的主DAC单元对第一输入电压进行采样，并选择性地将第一参考电压和地电平施加到对应的第一电容器上，输出第一信号，辅助DAC单元对第一参考电压进行采样，并选择性地将第一参考电压施加到对应的第一辅助电容支路上，输出第二信号；信号叠加模块分别对第一信号与第三信号进行叠加处理，得到第一叠加信号，并对第二信号与第三信号进行叠加处理，得到第二叠加信号；利用比较模块互为反相端的第一输入端以及第二输入端分别接收第一叠加信号以及第二叠加信号，以消除第一信号中包含的第一参考电压的纹波，其输出端输出比较结果，SAR控制模块依据第一比较结果输出量化码字，并产生切换控制信号；从而本发明能够在消除SAR ADC参考纹波的情况下，还保证其电路的结构较为简单、功率消耗较低。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例中SAR ADC电路的构造示意图；

图2是本发明第一种实施例中SAR ADC电路的构造示意图一；

图3是本发明第一种实施例中SAR ADC电路的构造示意图二；

图4是本发明第一种实施例中SAR ADC电路的构造示意图三；

图5是本发明第一种实施例中SAR ADC电路的构造示意图四；

图6是本发明第一种实施例中SAR ADC电路的构造示意图五；

图7是本发明第二种实施例中SAR ADC电路的构造示意图一；

图8是本发明第二种实施例中SAR ADC电路的构造示意图二；

图9是本发明第二种实施例中SAR ADC电路的构造示意图三；

图10是本发明第三种实施例中SAR ADC电路的构造示意图；

图11是为图14所述SAR ADC电路在理想工作状态下的波形图；

图12是为图14所述SAR ADC电路在实际工作状态下的波形图；

图13是为图8所述SAR ADC电路在实际工作状态下的波形图一；

图14是现有技术中SAR ADC电路的构造示意图；

图15是为图8所述SAR ADC电路在实际工作状态下的波形图二；

图16是本发明实施例中消除SAR ADC参考纹波方法的流程示意图一；

图17是本发明实施例中消除SAR ADC参考纹波方法的流程示意图二；

附图标记说明：

11-第一DAC电容阵列；

12-第二DAC电容阵列；

21-第一辅助DAC电容阵列；

22-第二辅助DAC电容阵列；

211-辅助电压选择单元；

3-信号叠加模块；

31-第一放大单元；

32-第二放大单元；

33-信号叠加单元；

4-比较模块；

5-SAR控制模块；

51-控制单元；

511-延时子单元；

512-逻辑子单元；

6-数字校准模块；

Vrefp-第一参考电压；

Vinp-第一输入电压；

INP-第一信号；；

INP_CANCEL-第二信号；

INN-第四信号；

INN_CANCEL-第五信号；

N1-第一放大信号；

N2-第三放大信号；

C1-第二放大信号；

C2-第四放大信号；

P1-第一叠加信号；

P2-第二叠加信号；

VDD-供电电压；

BIAS-偏置电压；

CLK-时钟信号；

CLKb-反相时钟信号；

OUTN-第二比较子信号；

OUTP-第一比较子信号；

RST-复位信号；

EN-比较完成信号；

Vinn-第二输入电压；

Vrefn-第二参考电压；

Vcm-共模电平；

Vrefp’-原始第一参考信号；

Vrefn’-原始第二参考信号。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面以具体的实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

鉴于现有技术中，存在很难确保在消除SAR ADC参考纹波的情况下，还保证其电路的结构较为简单、功率消耗较低的问题。本发明提供了一种SAR ADC电路，SAR ADC电路的主DAC单元对第一输入电压进行采样，并选择性地将第一参考电压和地电平施加到对应的第一电容器上，输出第一信号，辅助DAC单元对第一参考电压进行采样，并选择性地将第一参考电压施加到对应的第一辅助电容支路上，输出第二信号；信号叠加模块分别对第一信号与第三信号进行叠加处理，得到第一叠加信号，并对第二信号与第三信号进行叠加处理，得到第二叠加信号；利用比较模块互为反相端的第一输入端以及第二输入端分别接收第一叠加信号以及第二叠加信号，以消除第一信号中包含的第一参考电压的纹波，其输出端输出比较结果，SAR控制模块依据第一比较结果输出量化码字，并产生切换控制信号；从而本发明能够在消除SAR ADC参考纹波的情况下，还保证其电路的结构较为简单、功率消耗较低。

请参考图1，本发明实施例提供了一种SAR ADC电路，包括：

主DAC单元，包括第一DAC电容阵列11，所述第一DAC电容阵列11包括从低位到高位依次排列的N个第一电容器(图中未示出)；所述主DAC单元用于对第一输入电压Vinp进行采样，并选择性地将第一参考电压Vrefp和地电平施加到对应的第一电容器上，输出第一信号INP；其中，所述第一信号INP中包含在选择性切换中造成的第一参考电压Vrefp的纹波；

辅助DAC单元，包括第一辅助DAC电容阵列21，所述第一辅助DAC电容阵列21包括从低位到高位依次排列的M个第一辅助电容器支路(图中未示出)，且所述M个第一辅助电容器支路分别与所述第一DAC电容阵列11中对应的M个第一电容器一一镜像；所述辅助DAC单元用于对第一参考电压Vrefp进行采样，并选择性地将第一参考电压Vrefp施加到对应的第一辅助电容支路上，输出第二信号INP_CANCEL，所述第二信号INP_CANCEL为在选择性切换中造成的第一参考电压Vrefp的纹波；

信号叠加模块3，其第一输入端、第二输入端、第三输入端分别接收所述第一信号INP、所述第二信号INP_CANCEL以及第三信号，其第一输出端输出第一叠加信号P1，其第二输出端输出第二叠加信号P2；所述信号叠加模块3用于对所述第一信号INP与所述第三信号进行叠加处理，得到所述第一叠加信号P1，并对所述第二信号INP_CANCEL与所述第三信号进行叠加处理，得到所述第二叠加信号P2；

比较模块4，其第一输入端接收所述第一叠加信号P1，其第二输入端接收所述第二叠加信号P2，其输出端输出第一比较结果，其中，所述第一输入端与所述第二输入端互为反相端，以消除所述第一信号INP中包含的第一参考电压Vrefp的纹波；所述比较模块4被配置为用于比较所述第一叠加信号P1与所述第二叠加信号P2的大小，并输出第一比较结果；

SAR控制模块5，其第一端接收所述比较结果，其第一输出端输出切换控制信号，所述切换控制信号用于控制所述主DAC单元中的第一电容器的切换以及所述辅助DAC单元的第一辅助电容器支路的切换；所述SAR控制模块5被配置为：依据所述第一比较结果输出量化码字，并产生所述切换控制信号；

其中，N和M均为正整数，且N≥M。

在本发明的电路中，其引入了纹波到达比较模块4输入端的额外路径(即利用第一辅助DAC电容阵列21对第一参考纹波进行采样)，从而可以允许第一DAC电容阵列11输出第一信号INP中包含满摆幅的第一参考纹波通过信号叠加模块3到达比较模块4的输入端，利用比较模块4的不同极性将ADC的前M位电容开关切换引入的纹波噪声进行消除，防止了第一参考纹波对比较模块4的比较结果产生破坏，使得ADC的前M位转换准确，进而实现ADC的转换无误。

在图1所示的示例中，所述第三信号为地电平。现以所述第三信号为地电平为例对所述第一DAC电容阵列11以及所述第一辅助DAC电容阵列21进行进一步阐述：

请参考图2，一种举例中，所述第一辅助DAC电容阵列21还包括辅助电压选择单元211；每条第一辅助电容器支路均包括第一辅助电容器以及第二辅助电容器；

每条第一辅助电容器支路中的第一辅助电容器与第二辅助电容器的上极板直接相连，且所述第一辅助DAC电容阵列21中的M个第一辅助电容器的上极板均直接相连；

其中，所述辅助电压选择单元211被配置为依据所述切换控制信号，选择性地将第一参考电压Vrefp施加到对应的第一辅助电容支路的第一辅助电容器的下极板或第二辅助电容器的下极板上。

图3示出了一种第一DAC电容阵列11的电路结构，请参考图2和图3，可以理解的是，在选择性切换中所述第一信号INP以及所述第二信号INP_CANCEL中包括电荷量可以通过以下公式进行计算：

Q＝C·U

其中，Q为所述第一信号INP或所述第二信号INP_CANCEL中的电荷量，C为被施加了第一参考电压Vrefp的第一电容器的总容值，U为第一参考电压Vrefp。

为了保证比较的准确性，达到最大的纹波消除限度，就需要保证所述第一信号INP以及所述第二信号INP_CANCEL中包括电荷量相等。一种具体的实施方式中，请参考图2和图3，所述第一DAC电容阵列11中的N个第一电容器的电容值、所述第一辅助DAC电容阵列21中的M个第一辅助电容器以及M个第一辅助电容器的电容值均满足：从低位到高位，以2的次方依次递增；

其中，所述第一DAC电容阵列11中第i个第一电容器的电容值Ca

所述第一辅助DAC电容阵列21中第j个第一辅助电容器支路中对应的第一辅助电容器和第二辅助电容器的电容值Ca

当然，本发明并不限制所述第一DAC电容阵列11中的N个第一电容器的电容值、所述第一辅助DAC电容阵列21中的M个第一辅助电容器以及M个第一辅助电容器的电容值具体的变化比例，只需要控制述第一辅助DAC电容阵列21中的M个第一辅助电容器以及M个第一辅助电容器的电容值是按照所述第一DAC电容阵列11中的N个第一电容器的电容值的切换比例进行设置，就可以证所述第一信号INP以及所述第二信号INP_CANCEL中包括电荷量相等，将完整的第一参考电压Vrefp的纹波传递到比较模块4的输入端。

在这种情况下，一种实施方式中，所述辅助电压选择单元211还被配置为，在对第一参考电压Vrefp进行采样前，控制每个第一辅助电容支路的第一辅助电容器的下极板接收第一参考电压Vrefp，其第二辅助电容器的下极板耦接至地电平。

在此基础上，依据所述切换控制信号，选择性地将第一参考电压Vrefp施加到对应的第一辅助电容支路的第一辅助电容器的下极板或第二辅助电容器的下极板上，具体为：

在所述主DAC单元将第一参考电压Vrefp施加到对应的第一电容器上时，将第一参考电压Vrefp施加到对应的第一辅助电容器支路的第一辅助电容器的下极板上，并将第一参考电压Vrefp施加到对应的第一辅助电容器支路的第二辅助电容器的下极板上；

在所述主DAC单元将地电平施加到对应的第一电容器上时，将第一参考电压Vrefp施加到对应的第一辅助电容器支路的第一辅助电容器的下极板上，并将地电平施加到对应的第一辅助电容器支路的第二辅助电容器的下极板上。

在优选实施例中，请参考图3，所述第一DAC电容阵列11还包括一低位辅助电容，所述低位辅助电容的电容值Ca0的取值为：Ca0＝Cu，其不参与第一电容器的开关切换。一种举例中，所述低位辅助电容的下极板可以接收第一参考电压Vrefp，其上极板耦接至所述信号叠加模块3的第二输入端。

关于所述信号叠加模块3，具体阐述如下：

为了保证比较模块4的分辨精度较高，一种实施方式中，请参考图4，所述信号叠加模块3包括第一放大单元31、第二放大单元32以及信号叠加单元33；

所述第一放大单元31的第一输入端以及第二输入端分别接收所述第一信号INP以及所述第三信号(即INN为地电平)，其第一输出端以及第二输出端分别输出第一放大信号N1以及第三放大信号N2，所述第二放大单元32的第一输入端和第二输入端接收所述第二信号INP_CANCEL以及第三信号(即INN_CANCEL为地电平)，其第一输出端输出第二放大信号C1，其第二输出端输出第四放大信号C2；

所述信号叠加单元33的第一输入端、第二输入端、第三输入端、第四输入端分别接收所述第一放大信号N1、所述第二放大信号C1、所述第三放大信号N2以及所述第四放大信号C2，其第一输出端输出所述第一叠加信号P1至所述比较模块4的第一输入端，其第二输出端输出所述第二叠加信号P2至所述比较模块4的第二输入端。

为防止第一信号INP和第二信号INP_CANCEL相差太大导致某一通道晶体管不导通，进而使整体ADC不工作的问题，一种优选实施方式中，所述第一放大单元31的增益与所述第二放大单元32的增益相同。

在此基础上，一种举例中，请参考图4，所述第一放大单元31以及所述第二放大单元32均为五管差分放大器，由于第一信号INP的电压比第二信号INP_CANCEL的电压更高，故所述第一放大单元31包括第一NMOS管M1、第二NMOS管M2、第三NMOS管M3、第四PMOS管M4、第五PMOS管M5、第六PMOS管M6以及第七PMOS管M7(即所述第一放大单元31为N型输入的五管差分放大器)；所述第二放大单元32包括第八PMOS管M8、第九PMOS管M9、第十PMOS管M10、第十一NMOS管M11、第十二NMOS管M12、第十三NMOS管M13以及第十四NMOS管M14(即所述第二放大单元32为P型输入的五管差分放大器)；

所述第四PMOS管M4的源极、所述第五PMOS管M5的源极、所述第六PMOS管M6的源极以及所述第七PMOS管M7的源极均接一供电电压VDD，所述第四PMOS管M4的栅极以及所述第五PMOS管M5的栅极均接收时钟信号CLK，所述第六PMOS管M6的栅极以及所述第七PMOS管M7的栅极均接收反相时钟信号CLKb，所述第四PMOS管M4的漏极与所述第六PMOS管M6的漏极均耦接至所述第二NMOS管M2的漏极，所述第二NMOS管M2的漏极用于输出第一放大信号N1，所述第五PMOS管M5的漏极与所述第七PMOS管M7的漏极均耦接至所述第三NMOS管M3的漏极，所述第三NMOS管M3的漏极用于输出第三放大信号N2，所述第二NMOS管M2的栅极接收所述第一信号INP，所述第三NMOS管M3的栅极接收所述第三信号，所述第二NMOS管M2的源极以及所述第三NMOS管M3的源极均耦接至所述第一NMOS管M1的漏极，所述第一NMOS管M1的栅极接一偏置电压BIAS，其源极接地；

所述第八PMOS管M8的源极接所述供电电压VDD，其栅极接收所述偏置电压BIAS，其漏极分别耦接至所述第九PMOS管M9的源极以及所述第十PMOS管M10的源极，所述第九PMOS管M9的栅极接所述第二信号INP_CANCEL，其漏极分别耦接至所述第十一NMOS管M11的漏极以及所述第十三NMOS管M13的漏极，所述第九PMOS管M9的漏极用于输出第二放大信号C1，所述第十PMOS管M10的漏极分别耦接至所述第十二NMOS管M12的漏极以及所述第十四NMOS管M14的漏极，所述第十PMOS管M10的漏极用于输出第四放大信号C2，所述第十三NMOS管M13的栅极以及所述第十四NMOS管M14的栅极均接收所述时钟信号CLK，所述第十一NMOS管M11的栅极以及所述第十二NMOS管M12的栅极均接收所述反相时钟信号CLKb，所述第十一NMOS管M11的源极、所述第十二NMOS管M12的源极、所述第十三NMOS管M13的源极以及所述第十四NMOS管M14的源极均接地。

在图4所示的示例中，所述信号叠加单元33包括第十五NMOS管M15、第十六NMOS管M16、第十七NMOS管M17、第十八NMOS管M18、第十九NMOS管M19以及第二十NMOS管M20；

所述第十五NMOS管M15的栅极接收所述第一放大信号N1，所述第十六NMOS管M16的栅极接收所述第三放大信号N2，所述第十八NMOS管M18的栅极接收所述第四放大信号C2，所述第十九NMOS管M19的栅极接收第二放大信号C1，所述第十五NMOS管M15的漏极以及所述第十八NMOS管M18的漏极均耦接至所述比较单元的第一输入端，所述第十六NMOS管M16的漏极以及所述第十九NMOS管M19的漏极均耦接至所述比较单元的第二输入端；所述第十五NMOS管M15的源极以及所述第十六NMOS管M16的源极均通过所述第十七NMOS管M17接地，所述第十七NMOS管M17的栅极接收反相时钟信号CLKb；所述第十八NMOS管M18的源极以及所述第十九NMOS管M19的源极均通过所述第二十NMOS管M20接地，所述第二十NMOS管M20的栅极接收所述反相时钟信号CLKb。

在该信号叠加单元33中，由于第一信号INP和第二信号INP_CANCEL进行了同样增益的放大，利用比较模块34的输入端改变第一信号INP和第二信号INP_CANCEL的极性，从而在P1、P2点达到了消除选择性切换中造成的第一参考电压Vrefp的纹波的目的。

比较模块4作为SAR ADC的一个关键模块，其相当于1bit的ADC，在实际使用中，常见的比较器类型主要有静态比较器和动态锁存比较器41两类，在对SAR ADC的分辨精度以及开环增益要求较高的情况下，一种优选实施方式中，所述第一比较结果包括第一比较子信号OUTP以及第二比较子信号OUTN，所述比较单元包括动态锁存比较器41；

所述动态锁存比较器41的第一输入端分别耦接至所述第十五NMOS管M15的漏极以及所述第十八NMOS管M18的漏极，以接收所述第一叠加信号P1，其第二输入端分别耦接至所述第十六NMOS管M16的漏极以及所述第十九NMOS管M19的漏极，以接收所述第二叠加信号P2，其第一输出端输出所述第一比较子信号OUTP，其第二输出端输出所述第二比较子信号OUTN，其中，所述第一比较信号与所述第二比较信号互为差分信号。

作为一种具体的举例，请参考图4，所述动态锁存比较器41为STRONG-ARM Latch比较器，其包括第二十一PMOS管M21、第二十二PMOS管M22、第二十三PMOS管M23、第二十四NMOS管M24、第二十五PMOS管M25、第二十六PMOS管M26、第二十七PMOS管M27以及第二十八NMOS管M28；

所述第二十一PMOS管M21、所述第二十二PMOS管M22、所述第二十三PMOS管M23、所述第二十五PMOS管M25、所述第二十六PMOS管M26以及所述第二十七PMOS管M27的源极接所述供电电压VDD；

所述第二十一PMOS管M21的漏极以及所述第二十三PMOS管M23的漏极耦接所述第二十四NMOS管M24的漏极，所述第二十三PMOS管M23的栅极分别耦接至所述第二十四NMOS管M24的栅极以及所述第二十七PMOS管M27的漏极，所述第二十一PMOS管M21的栅极以及所述第二十二PMOS管M22的栅极均接反相时钟信号CLKb，所述第二十二PMOS管M22的漏极以及所述第二十四NMOS管M24的源极均接收所述第一叠加信号P1，所述第二十四NMOS管M24的漏极用于输出所述第二比较子信号OUTN；

所述第二十五PMOS管M25的漏极以及所述第二十七PMOS管M27的漏极耦接所述第二十八NMOS管M28的漏极，所述第二十七PMOS管M27的栅极分别耦接至所述第二十八NMOS管M28的栅极以及所述第二十三PMOS管M23的漏极，所述第二十五PMOS管M25的栅极以及所述第二十六PMOS管M26的栅极均接反相时钟信号CLKb，所述第二十六PMOS管M26的漏极以及所述第二十八NMOS管M28的源极均接收所述第二叠加信号P2，所述第二十八NMOS管M28的漏极用于输出所述第一比较子信号OUTP。

在图4所示的示例中，由于所述信号叠加模块3中第十三NMOS管M13以及所述第十四NMOS管M14的存在，从而在每次复位的时候，P1、P2点的电压将不再受到预放大器(即第一放大单元31、第二放大单元32)输出的电压的限制，而是直接通过第二十二PMOS管M22以及第二十六PMOS管M26将P1、P2点的电压拉高到VDD，这样比较器的初始状态就可以较好地重现。由于图4所示的电路包括预放大级，比较器对输入信号INP和INN的影响将被衰减到可以忽略的地步，但是回踢噪声仍然会影响电路的精度。对于两级的结构(即预放大器加STRONG-ARM Latch结构的两级比较器)来说，回踢噪声虽然不会影响到输入信号INN和INP，但是在比较进行的过程中P1和P2节点仍然会产生一个压差；

一种实施方式中，可以将尾电流源M4的尺寸设置的相对较小，只需要使得M2、M3可以进入饱和区放大即可，这样CLK对N1、N2和C1、C2节点的影响会非常小。为了减小差分信号对晶体管的失配，一种优选的方式中，可以将M15、M16、M18和M19的尺寸设计的相对较大，这样P1、P2节点的电压变化对前一级的影响更大；

在复位期间，如果仅由M4、M5对N1、N2充电；M11、M12对C1、C2放电的话，那么在一个恢复时钟内很难使两点的电压相等，因为流过这些MOS管的电流大小不一样，在电路第二次进行比较动作时N1、N2和C1、C2的电压也不一样，这会让第一级的分辨率下降，一种优选实施方式中，请参考图4，在预放大器中添加复位管，这样就可以在每次复位时M6和M7将N1、N2迅速拉高到VDD，M13和M14将C1、C2迅速拉低到地电位，这使得电路每个周期都能回到初始状态，这样可以使N1和N2、C1和C2之间压差减小，可以区分出更小的INP与INN以及纹波信号之差，有效提升了比较器的精度。

关于所述SAR控制模块5，一种实施方式中，请参考图5，所述SAR控制模块5包括N个控制单元51；

所述SAR控制模块5中的第i个控制单元51的输入端耦接至所述比较模块4的输出端，其使能端接收比较完成信号EN，其复位端耦接至第i-1个控制单元51的第一输出端Q，第i个控制单元51的第二输出端M(i)/N(i)输出对应的输出量化码字以及对应的切换控制信号，以控制所述主DAC单元中对应的第一电容器的切换以及所述辅助DAC单元对应的第一辅助电容器支路的切换；

其中，所述SAR控制模块5中第1个控制单元51的复位端接收一复位信号RST，所述比较完成信号EN表征所述比较模块4是否完成比较。

在一种举例中，若采用图4所示的比较模块4，则图5中所述SAR控制模块5中的第i个控制单元51的第一输入端IN1耦接至所述比较模块4的第一输出端OUTP，其第二输入端IN2耦接至所述比较模块4的第二输出端OUTN。

在此基础上，当电路在采样时，RST将为低电平，电路在量化时RST为高电平。EN则可以表征比较器输出的OUTP、OUTN的逻辑与运算的是否完成，一种举例中，若EN为低电平，则说明比较器已经完成一次比较。M、N为对应产生的切换控制信号，且M(N)-M1为输出量化码字。

在一种具体的实施方式中，请参考图6，每个所述控制单元51均包括延时子单元511以及逻辑子单元512；

所述延时子单元511的第一输入端以及第二输入端分别接收所述复位信号RST以及所述比较完成信号EN，其第一输出端作为所述控制单元51的第一输出端，其还耦接至所述逻辑子单元512的第一输入端；所述逻辑子单元512的第二输入端耦接至所述比较模块4的输出端，其输出端输出对应的量化码字以及对应的所述切换控制信号。

在图6所示的示例中，所述延时子单元511包括第一开关管Q1、第二开关管Q2、第三开关管Q3、第四开关管Q4、第五开关管Q5以及第六开关管Q6；所述逻辑子单元512包括第七开关管Q7、第八开关管Q8、第九开关管Q9、第十开关管Q10、第十一开关管Q11、第十二开关管Q12、第十三开关管Q13、第十四开关管Q14、第十五开关管Q15、第十六开关管Q16以及第十七开关管Q17；

所述第一开关管Q1的第一端以及所述第四开关管Q4的第一端均接所述供电电压VDD；所述第一开关管Q1的第二端分别耦接至所述第二开关管Q2的第一端、所述第四开关管Q4的栅极以及第六开关管Q6的栅极，所述第一开关管Q1的栅极接收所述复位信号RST；所述第二开关管Q2的栅极以及第五开关管Q5的栅极分别接收所述比较完成信号EN，所述第二开关管Q2的第二端耦接至所述第三开关管Q3的第一端，所述第三开关管Q3的栅极接收所述复位信号RST，其第二端接地，所述第四开关管Q4的第二端耦接至所述第五开关管Q5的第一端，其第二端通过所述第六开关管Q6接地，所述第五开关管Q5的第二端为所述延时子单元511的第一输出端；

所述第七开关管Q7、所述第九开关管Q9、所述第十二开关管Q12以及所述第十七开关管Q17的第一端均接所述供电电压VDD；所述第七开关管Q7的栅极以及所述第十七开关管Q17的栅极均耦接至所述第五开关管Q5的第二端，所述第七开关管Q7的第二端分别耦接至第一非门的输入端、第八开关管Q8的第一端、第九开关管Q9的第二端以及第十二开关管Q12的栅极，所述第一非门的输出端以及所述第八开关管Q8的栅极均耦接到所述逻辑子单元512的第一输出端；所述第九开关管Q9的第二端耦接至第十开关管Q10的第一端、所述第十二开关管Q12的第二端以及所述第十七开关管Q17的第二端，所述第九开关管Q9的栅极分别耦接至所述第十一开关管Q11的栅极，所述第十开关管Q10的栅极耦接至所述比较模块4的第一输出端，其第二端耦接至所述第十一开关管Q11的第一端，所述第十二开关管Q12的第二端耦接至所述第十三开关管Q13的第一端，所述第十二开关管Q12的栅极耦接至所述第十四开关管Q14的栅极，所述第十三开关管Q13的栅极耦接至所述逻辑子单元512的第二输出端，其第二端耦接至所述第十四开关管Q14的第一端，所述第十七开关管Q17的第二端分别耦接至第二非门的输入端以及第十五开关管Q15的第一端，所述第十五开关管Q15的栅极以及所述第二非门的输出端均耦接到所述逻辑子单元512的第二输出端，所述第八开关管Q8、所述第十一开关管Q11、所述第十四开关管Q14以及所述第十五开关管Q15均通过所述第十六开关管Q16接地，所述第十六开关管Q16的栅极耦接至所述第五开关管Q5的第二端。

其中，图6所示的电路可以看做为引入了锁存器的动态逻辑电路，其输出结果保持稳定，避免了输出节点因为漏电而产生的电荷积累以至于产生错误的结果的问题。现对该电流的工作过程进行详细介绍：

当所述复位信号RST为低电平时(电路为被复位状态)，节点A变为高电平，使得节点Q变为低电平，无论输入的信号OUTP、OUTN如何变化，输出端M、N始终保持为低电平；

当所述复位信号RST为高电平时，所述比较完成信号EN被释放。此时电路根据所述比较完成信号EN的逻辑值去决定输入的信号OUTP、OUTN是否可以被判定，当EN为高电平时，两个输出端M、N依然保持为低电平；

当所述比较完成信号EN为低电平时，节点Q为高电平，此时电路根据输入信号锁定输出端M、N的电平。

在其它的实施例中，所述主DAC单元也可以采用差分输入的工作方式，一种实施方式中，请参考图7，所述主DAC单元还包括第二DAC电容阵列12，所述第二DAC电容阵列12包括从低位到高位依次排列的N个第二电容器(图中未示出)；所述主DAC单元还用于对第二输入电压Vinn进行采样，并选择性地将第二参考电压Vrefn和地电平施加到对应的第二电容器上，输出第四信号INN；其中，所述第四信号INN中包含在选择性切换中造成的第二参考电压Vrefn的纹波；

辅助DAC单元还包括第二辅助DAC电容阵列22，所述第二辅助DAC电容阵列22包括从低位到高位依次排列的M个第二辅助电容器支路(图中未示出)，且所述M个第二辅助电容器支路分别与所述第二DAC电容阵列12中对应的M个第二电容器一一镜像；所述辅助DAC单元还用于对第二参考电压Vrefn进行采样，并选择性地将第二参考电压Vrefn施加到对应的第二辅助电容支路上，输出第五信号INN_CANCEL，所述第五信号INN_CANCEL为在选择性切换中造成的第二参考电压Vrefn的纹波。

在这种情况下，请参考图7，一种实施例中，所述切换控制信号包括第一切换控制信号以及第二切换控制信号；

所述第一DAC电容阵列11的控制端以及所述第一辅助DAC电容阵列21的控制端均接收所述第一切换控制信号，以控制所述主DAC单元中对应的第一电容器的切换以及所述辅助DAC单元对应的第一辅助电容器支路的切换；

所述第二DAC电容阵列12的控制端以及所述第二辅助DAC电容阵列22的控制端均接收所述第二切换控制信号，以控制所述主DAC单元中对应的第二电容器的切换以及所述辅助DAC单元对应的第二辅助电容器支路的切换。

其中，所述第一参考电压Vrefp的电压值与所述第二参考电压Vrefn的电压值相同。

一种具体的实施方式中，请参考图8，所述第一DAC电容阵列11以及所述第二DAC电容阵列12均采用Vcm-Base开关切换策略。

在这种情况下，一种优选实施方式中，所述第一参考电压Vrefp的电压值是所述共模电平Vcm的电压值的两倍。

在图8中的举例中，所述主DAC单元采用的是顶板采样的方式，应当理解的是，本发明并不限制主DAC单元的具体结构，其也可以采用如图9所示的底板采样的方式，本领域的技术人员可以根据需要改变所述主DAC单元的电路结构。

在所述主DAC单元还包括第二DAC电容阵列12的情况下，所述信号叠加模块3，其第一输入端、第二输入端、第三输入端以及第四输入端分别接收所述第一信号INP、所述第二信号INP_CANCEL、第四信号INN以及第五信号INN_CANCEL，其第一输出端输出第一叠加信号P1，其第二输出端输出第二叠加信号P2；所述信号叠加模块3用于对所述第一信号INP与所述第五信号INN_CANCEL进行叠加处理，得到第一叠加信号P1，并对所述第二信号INP_CANCEL与所述第四信号INN进行叠加处理，得到第二叠加信号P2。其具体的电路结构可以如图4所示，为简洁，在此不再赘述。

由于ADC(模数转换器)是一种将实际输入信号转换为数字信号的过程。在这个过程中，ADC将输入信号的电压值转换为相应的数字值。为了消除ADC的偏移误差和增益误差，确保ADC输出的准确性和稳定性，需要对其进行校准，以提高ADC电路测量精度，一种实施方式中，请参考图10，所述SAR ADC电路还包括数字校准模块6；

所述数字校准模块6的第一输入端以及第二输入端分别接收原始第一参考信号Vrefp’以及原始第二参考信号Vrefn’，其第一输出端分别输出所述第一参考信号至所述第一DAC电容阵列11及所述第一辅助DAC电容阵列21，其第二输出端分别输出所述第二参考信号至所述第二DAC电容阵列12及所述第二辅助DAC电容阵列22。

为了更好地体现本发明的工作效果，现结合图11、图12、图13以及图15所示的波形图对本发明的SAR ADC电路工作效果进行说明：

其中，图11所示的波形图为图14所示现有技术的10bit SAR ADC电路在无纹波时理想情况下仿真波形效果图，图12所示的波形图为现有技术的10bit SAR ADC电路在存在参考电压纹波时的仿真波形效果图，图13所示的波形图为图8所示的10bit SAR ADC电路在存在参考电压纹波时的仿真波形效果图，具体介绍如下：

OUT1，可以理解为SAR ADC电路的输出的量化码字结果；

INN/INP，可以理解为SAR ADC电路在逐次逼近时所述第一信号INP的电压以及所述第四信号INN的电压，其中，虚线的波形可以理解为所述第四信号INN的电压，实线的波形可以理解为所述第一信号INP的电压；

INN_CANCEL，可以理解为所述第五信号INN_CANCEL的电压或者为在选择性切换中造成的对应的参考电压的纹波；

EN，可以理解为所述比较完成信号EN的电压；

RST，可以理解为所述复位信号RST的电压；

在图11、图12以及图13所示的波形图中，所述复位信号RST的周期为440ns，频率为2.27MHz；所述比较完成信号EN的周期为20ns，频率为50MHz；

其中，在所述复位信号RST为高电平时，所述SAR ADC进行采样比较操作，在低电平期间SAR ADC复位，所述比较完成信号EN处于下降沿时所述比较模块4进行比较操作，处于上升沿时所述比较模块4复位。

请参考图11以及图14，在理想情况下，对于SAR ADC电路输入的第一信号INP以及第信号，SAR ADC的输出二进制码为‘01100110010’，其中首位为符号位；

而在实际使用中，请参考图12和图14，由于SAR ADC在选择性切换中会引入参考电压的纹波，其将会导致SAR ADC的转换错误，即SAR ADC的输出二进制码为‘01100101111’；

请参考图8以及图13，虽然SAR ADC在选择性切换中仍会引入参考电压的纹波，且其会满摆幅的传递到信号叠加模块3，但是本发明提供的电路可以利用辅助DAC单元对参考电压进行采样，在比较模块4利用差分的方式消除参考电压的纹波，在这种情况下，本发明提供的SAR ADC的输出二进制码与理想状态下一致。

图15示出了图14和图8所示的10bit SAR ADC的静态参数仿真对比图，如图所示，图14所示的10bit SAR ADC对应图15所示的前两个仿真图是，图8所示10bit SAR ADC对应着后两个仿真图；具体介绍如下：

DNL，为SAR ADC的微分非线性参数；

INL，为SAR ADC的积分非线性参数。

明显地，请参考图14和图15，在无法消除参考电压造成的纹波的情况下，其DNL和INL是在±6.5LSB之间变化；

请参考图8和图15，在消除参考电压造成的纹波的情况下，其DNL和INL在±1LSB之间变化。可见，由于本发明提供的电路可以消除选择性切换中造成的参考电压的纹波，提高了SAR ADC的静态性能。

此外，本发明实施例还提供了一种消除SAR ADC参考纹波的方法，用于对图1所示的SAR ADC电路进行控制，该消除SAR ADC参考纹波包括以下步骤：

对第一输入电压Vinp进行采样，并选择性地将第一参考电压Vrefp和地电平施加到对应的第一电容器上，输出第一信号INP；其中，所述第一信号INP中包含在选择性切换中造成的第一参考电压Vrefp的纹波；

对第一参考电压Vrefp进行采样，并选择性地将第一参考电压Vrefp施加到对应的第一辅助电容支路上，输出第二信号INP_CANCEL，所述第二信号INP_CANCEL为在选择性切换中造成的第一参考电压Vrefp的纹波；

对所述第一信号INP与所述第三信号进行叠加处理，得到所述第一叠加信号P1，并对所述第二信号INP_CANCEL与所述第三信号进行叠加处理，得到所述第二叠加信号P2；

比较所述第一叠加信号P1与所述第二叠加信号P2的大小，并输出第一比较结果；

依据所述第一比较结果输出量化码字，并产生所述切换控制信号。

作为一种具体的实施方式，请参考图16，在实际使用中，对本发明实施例提供的SAR ADC电路进行控制，有以下步骤：

S71：上电；

上电后所述SAR ADC电路正常工作；

S72：对第一输入电压Vinp进行采样，并选择性地将第一参考电压Vrefp和地电平施加到对应的第一电容器上，输出第一信号INP；

具体地，通过所述主DAC单元对第一输入电压Vinp进行采样，其中，所述第一信号INP中包含在选择性切换中造成的第一参考电压Vrefp的纹波；

S73：对第一参考电压Vrefp进行采样，并选择性地将第一参考电压Vrefp施加到对应的第一辅助电容支路上，输出第二信号INP_CANCEL；

具体地，通过所述辅助DAC单元对所述第一DAC电容阵列11中对应的M个第一电容器的第一参考电压Vrefp进行采样，其中，所述第二信号INP_CANCEL为在选择性切换中造成的第一参考电压Vrefp的纹波；

S74：对所述第一信号INP与所述第三信号进行叠加处理，得到所述第一叠加信号P1，并对所述第二信号INP_CANCEL与所述第三信号进行叠加处理，得到所述第二叠加信号P2；

S75：比较所述第一叠加信号P1与所述第二叠加信号P2的大小，并输出第一比较结果；

具体地，利用所述比较模块4的第一输入端与第二输入端互为反相端的特点，以消除所述第一信号INP中包含的第一参考电压Vrefp的纹波，并在此基础上，所述比较模块4比较所述第一叠加信号P1与所述第二叠加信号P2的大小，并输出第一比较结果；

S76：依据所述第一比较结果输出量化码字，并产生所述切换控制信号。

请参考图17，在对图7所示的SAR ADC电路进行控制时，该消除SAR ADC参考纹波方法包括以下步骤：

S81：上电；

上电后所述SAR ADC电路正常工作；

S82：对第一输入电压Vinp以及第二输入电压Vinn进行采样，并选择性地将第一参考电压Vrefp和地电平施加到对应的第一电容器上，输出第一信号INP，并选择性地将第二参考电压Vrefn和地电平施加到对应的第二电容器上，输出第四信号INN；

具体地，通过所述主DAC单元分别对第一输入电压Vinp以及第二输入电压Vinn进行采样，并选择性地将第一参考电压Vrefp和地电平施加到对应的第一电容器上，输出第一信号INP，并选择性地将第二参考电压Vrefn和地电平施加到对应的第二电容器上，输出第四信号INN；其中，所述第一信号INP中包含在选择性切换中造成的第一参考电压Vrefp的纹波，所述第四信号INN中包含在选择性切换中造成的第二参考电压Vrefn的纹波；

S83：对第一参考电压Vrefp以及第二参考电压Vrefn进行采样，并选择性地将第一参考电压Vrefp施加到对应的第一辅助电容支路上，输出第二信号INP_CANCEL，并选择性地将第二参考电压Vrefn施加到对应的第二辅助电容支路上，输出第五信号INN_CANCEL；

具体地，通过所述辅助DAC单元的第一辅助DAC电容阵列21对所述第一DAC电容阵列11中对应的M个第一电容器的第一参考电压Vrefp进行采样，其第二辅助DAC电容阵列22对所述第二DAC电容阵列12中对应的M个第二电容器的第二参考电压Vrefn进行采样，其中，所述第二信号INP_CANCEL为在选择性切换中造成的第一参考电压Vrefp的纹波，所述第五信号INN_CANCEL为在选择性切换中造成的第二参考电压Vrefn的纹波；

S84：对所述第一信号INP与所述第五信号INN_CANCEL进行叠加处理，得到所述第一叠加信号P1，并对所述第二信号INP_CANCEL与所述第四信号INN进行叠加处理，得到所述第二叠加信号P2；

S85：比较所述第一叠加信号P1与所述第二叠加信号P2的大小，并输出第一比较结果；

具体地，利用所述比较模块4的第一输入端与第二输入端互为反相端的特点，以消除所述第一信号INP中包含的第一参考电压Vrefp的纹波以及所述第四信号INN中包含的第二参考电压Vrefn的纹波，并在此基础上，所述比较模块4比较所述第一叠加信号P1与所述第二叠加信号P2的大小，并输出第一比较结果；

S86：依据所述第一比较结果输出量化码字，并产生所述切换控制信号。

一种实施方式中，所述第一比较结果包括第一比较子信号OUTP以及第二比较子信号OUTN，其中，所述第一比较信号与所述第二比较信号互为差分信号。

在这种情况下，作为进一步优选的实施方式，步骤S86具体还可以包括：依据所述第一比较子信号OUTP或所述第二比较子信号OUTN输出量化码字，并产生所述切换控制信号。

综上所述，本发明提供了一种SAR ADC电路、消除SAR ADC参考纹波方法及电子设备，SAR ADC电路通过主DAC单元对第一输入电压进行采样，并选择性地将第一参考电压和地电平施加到对应的第一电容器上，输出第一信号，辅助DAC单元对第一参考电压进行采样，并选择性地将第一参考电压施加到对应的第一辅助电容支路上，输出第二信号；信号叠加模块分别对第一信号与第三信号进行叠加处理，得到第一叠加信号，并对第二信号与第三信号进行叠加处理，得到第二叠加信号；利用比较模块互为反相端的第一输入端以及第二输入端分别接收第一叠加信号以及第二叠加信号，以消除第一信号中包含的第一参考电压的纹波，其输出端输出比较结果，SAR控制模块依据第一比较结果输出量化码字，并产生切换控制信号；从而本发明能够在消除SAR ADC参考纹波的情况下，还保证其电路的结构较为简单、功率消耗较低。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。