用于半导体器件的漂移区的制造方法

技术领域

本发明涉及半导体技术领域，具体涉及一种用于半导体器件的漂移区的制造方法。

背景技术

在工艺制造过程中，两个互为反版(非此即彼)的注入层次，一般都是通过两次光刻，分别注入形成。由于每次光刻都会有对位偏差，两个互为反版的层次在实际工艺中，有时会有间距，有时又会有部分重叠，并不是严格意义上的互为反版。同时两次光刻来实现互为反版的两个层次，成本上也是偏高的。

现有技术中的一种解决方案是在衬底表面形成器件结构前，如图1a～图1e所示，首先在硅衬底101表面形成氧化层1002和氮化硅层103；其次使用光刻掩膜版110打开第一注入区，并刻掉该区域氮化硅层103，注入形成第一注入区104：接着去胶后在该第一注入区104的上方生长场氧层105，因该第一注入区105没有氮化硅的阻挡，可以生长厚的氧化层，而其他区域都有氮化硅保护，不会生长氧化层，以此形成图1c中的场氧层105；再者去掉除第一注入区104外的区域氮化硅层103后，利用该第一注入区104上方的场氧层105作为阻挡层，在其他区域注入形成第二注入区1061和1062，最终实现互为反版的第一注入区104和第二注入区1061与1062。但是在此基础上形成器件结构的步骤中去除衬底101表面的场氧层105之后，该第一注入区104的表面会明显低于其他区域，如图1e所示。

上述技术方案虽可以实现非常稳定的反版，但会形成不平坦的硅衬底表面，而后形成的半导体器件因该第一注入区104上部“鸟嘴”边缘的弯折结构使杂质横向扩散受阻导致浓度不均衡，造成该区域的耗尽区宽度变窄，使器件的导通电阻较大，击穿电压变小。在一些应用场景中当对硅表面的平坦度要求很高时，现有技术解决方案就不再适用了。

发明内容

为了解决上述技术问题，本公开提供了一种用于半导体器件的漂移区的制造方法，可以节省制造成本的同时，实现衬底表面的平坦化，进一步提高成型器件的电性能。

一方面本公开提供了一种用于半导体器件的漂移区的制造方法，其包括：

在衬底上依次沉积至少形成第一介质层和第二介质层；

利用图案化掩膜版蚀刻去除部分的该第二介质层形成第一口区域，并在该第一开口区域经第一次离子注入形成第一注入区；

去除前述图案化掩膜版后在前述第一开口区域淀积形成第三介质层；

蚀刻去除前述第一开口区域外的第二介质层，再以前述第三介质层为阻挡经第二次离子注入在前述第一注入区两侧形成第二注入区；

蚀刻去除前述第三介质层和第一介质层，以此在衬底上形成前述的漂移区，

其中，形成有该漂移区的衬底表面为平坦的平面，且两次注入离子的掺杂类型相反。

优选地，前述第一次离子注入和前述第二次离子注入均为竖直或带角度方向上的离子注入。

优选地，前述在前述第一区域淀积形成第三介质层包括：

在前述衬底上淀积介质填充前述第一开口区域且侧面接触前述第二介质层，并生长延伸覆盖在前述第二介质层的表面；

将前述淀积介质做化学机械平坦化处理，保留使填充在前述第一开口区域的介质层的上表面低于前述第二介质层的上表面，或与前述第二介质层上表面持平且平滑连接，以此形成前述第三介质层。

优选地，在前述蚀刻去除前述第一开口区域外的前述第二介质层后，前述制造方法还包括：

在前述第三介质层的两侧形成第一侧墙，

并且，以前述第三介质层为阻挡经第二次离子注入在前述第一注入区两侧形成第二注入区包括：

以前述第三介质层和前述第一侧墙为阻挡经第二次离子注入在前述第一注入区两侧形成前述第二注入区，且形成的该第二注入区与前述第一注入区之间的间隔为前述第一侧墙在前述第一注入区单侧的宽度。

优选地，前述第一介质层、第二介质层、或前述第三介质层的介质材料为选自二氧化硅、氮氧化硅和氮化硅中的任意一种。

另一方面本公开还提供了一种用于半导体器件的漂移区的制造方法，其包括：

在衬底上依次沉积至少形成第一介质层和第二介质层；

利用图案化掩膜版蚀刻去除部分的前述第二介质层形成第一开口区域，在该第一开口区域经第一次离子注入形成第一注入区；

在前述第一开口区域利用前述图案化掩膜版作为阻挡，对前述第二介质层进行湿法刻蚀，形成第二开口区域；

去除前述图案化掩膜版后在该第二开口区域淀积形成第三介质层，该第三介质层的上表面低于所述第二介质层的上表面，或与前述第二介质层的上表面持平且平滑连接；

蚀刻去除前述第二开口区域外的第二介质层，以前述第三介质层为阻挡经第二次离子注入在前述第一注入区两侧形成第二注入区；

再蚀刻去除前述第三介质层和前述第一介质层，以此在前述衬底上形成前述漂移区，

其中，具有前述漂移区的前述衬底表面为平坦的平面，且两次注入离子的掺杂类型相反。

优选地，前述第一次离子注入和前述第二次离子注入均为竖直或带角度方向上的离子注入。

优选地，在前述去除前述图案化掩膜版后在所述第二开口区域淀积形成第三介质层的步骤包括：

沿前述第二开口区域竖直向下蚀刻前述第一介质层至衬底表面；

在前述衬底表面淀积介质填充前述第二开口区域形成第三介质层，以及

对前述第三介质层表面进行化学机械平坦化处理。

优选地，在对前述第二介质层进行湿法刻蚀，形成第二开口区域中，前述制造方法还包括：

调节对前述第二介质层以前述第一注入区的中轴线向两侧横向进行湿法刻蚀的速率和时间，控制形成的前述第二开口区域与第一开口区域之间的间隔。

优选地，前述第一介质层、第二介质层、第三介质层或前述第四介质层的介质材料为选自二氧化硅、氮氧化硅和氮化硅中的任意一种。

本公开的有益效果是：本公开提供的一种用于半导体器件的漂移区的制造方法，在半导体器件上层结构形成前，实现稳定的互为反版的不同注入区的过程中，首先在衬底上依次沉积至少形成第一介质层和第二介质层；其次利用图案化掩膜版蚀刻去除部分的该第二介质层形成第一口区域，并在该第一开口区域经第一次离子注入形成第一注入区；再去除该图案化掩膜版后在该第一开口区域淀积形成第三介质层；以及蚀刻去除该第一开口区域外的第二介质层，再以前述第三介质层为阻挡经第二次离子注入在第一注入区两侧形成第二注入区；最后蚀刻去除该第三介质层和第一介质层，以此在衬底上形成漂移区，而形成有该漂移区的衬底表面为平坦的平面，且两次注入离子的掺杂类型相反，由此一方面能减少光刻工艺步骤，节省制造成本，另一方面也能以淀积磨平的介质层代替现有技术中生长的场氧层做阻挡，使衬底表面平坦化，提高成型器件的电性能。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚。

图1a～图1e分别示出现有技术中用于半导体器件漂移区的制造方法在各个阶段形成结构的截面示意图；

图2示出本公开一实施例提供的用于半导体器件漂移区的制造方法的流程示意图；

图3a～图3f分别示出图2所示制造方法在一种实施方式中的各个阶段形成结构的截面示意图；

图4e和图4f分别示出图2所示制造方法在图3d后的另一实施方式中在各自阶段形成结构的截面示意图；

图5示出本公开另一实施例提供的用于半导体器件漂移区的制造方法的流程示意图；

图6a～图6g分别示出图5所示制造方法在一种实施方式中的各个阶段形成结构的截面示意图；

图7示出本公开一实施例提供的应用有图5所示的制造方法的半导体器件的截面结构示意图。

具体实施方式

以下将参照附图更详细地描述本公开的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上方，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。

除非在下文中特别指出，半导体器件的各个层或者区域可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体、电极层可以由导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。

在电力电子应用中，MOS器件是功率集成电路的关键组成部分，其结构性能直接影响到功率集成电路的性能。衡量MOS器件性能的主要参数有导通电阻和击穿电压，导通电阻越小越好，击穿电压越大越好。为了降低功耗，要求电力半导体器件在断态时能承受较高的电压，在通态时有较低的导通电阻(Ron)。

事实上，导通电阻和击穿电压是互相矛盾的两个参数。在MOS器件的实际应用中，要求在满足源漏击穿电压off-BV高的前提下，尽可能降低器件的源漏导通电阻Rdson，但是源漏击穿电压与导通电阻的优化要求确是矛盾的。通常来说，降低LDMOS的导通阻抗的方法就是在不断提高漂移区浓度的同时，通过各种降低表面电场(Reduce surface electricfield，RESURF)理论，使其能够完全耗尽，从而获得低导通阻抗，并维持很高的击穿电压。

根据相关技术，有些MOS器件在形成过程中，首先会对硅衬底进行一定的处理(注入形成互为反版的两个注入区，且这两个注入区的掺杂类型相反)，以便在器件形成过程中，减少对衬底上结构层的处理步骤，同时实现对掺杂注入区的精度控制，在一定程度上也起到了节省成本的目的。

在两个互为反版的注入区，一般都是通过两次光刻，分别注入形成，而光刻工艺的步骤繁复，且成本较高，因此，现有技术中的一种改进是在完成一次光刻形成第一注入区后，通过在第一注入区的上方热生长场氧层作为阻挡层，进行自对准准注入，以形成第二注入区，但结合上述图1a～图1e所述内容，这种方案会使衬底形成不平整的表面，有损于成型器件的电性能，基于此，本申请提出一种新的解决方案，一方面能减少光刻工艺步骤，节省成本，另一方面也能不生长场氧层，使衬底表面平坦化，提高成型器件的电性能。

下面结合附图和实施例，对本公开的具体实施方式作进一步详细描述。

可知的，在一些半导体器件的形成过程中，首先会对硅衬底进行一定的处理(注入形成互为反版的两个注入区)，而本公开内容中图2～图3f和图4e～图4f所示的第一实施例与图5～图6g所示的第二实施例，都是主要针对现有技术方案中在第一注入区的上方通过热生长场氧层作为阻挡层，进行自对准准注入，以形成第二注入区的方案作出的改进。

图2示出本公开一实施例提供的用于半导体器件漂移区的制造方法的流程示意图，图3a～图3f分别示出图2所示制造方法在一种实施方式中的各个阶段形成结构的截面示意图，图4e和图4f分别示出图2所示制造方法在图3d后的另一实施方式中在各自阶段形成结构的截面示意图。

一方面本公开提供了一种用于半导体器件漂移区的制造方法。参考图2，该制造方法包括：

子步骤S110：在衬底上依次沉积至少形成第一介质层和第二介质层。

在子步骤S110中，首先在衬底201上依次沉积至少形成第一介质层202和第二介质层203，如图3a所示，为了描述方便，仅以两层为例进行描述，第一介质层202例如为氧化层，第二介质层203例如为氮化硅层。

子步骤S120：利用图案化掩膜版蚀刻去除部分的该第二介质层形成第一口区域，并在该第一开口区域经第一次离子注入形成第一注入区。

在子步骤S120中，采用光刻工艺结合浅沟槽隔离技术(STI)，通过图案化掩膜版210蚀刻去除部分的该第二介质层203形成第一口区域，而后在该第一开口区域经第一次离子注入形成第一注入区204，如图3b所示。

子步骤S130：去除前述图案化掩膜版后在前述第一开口区域淀积形成第三介质层。

在子步骤S130中，去除前述图案化掩膜版210后，在衬底201上淀积介质205填充前述第一开口区域且淀积的介质侧面接触第二介质层203，并生长延伸覆盖在第二介质层203的表面，如图3c所示；而后将前述淀积介质205做化学机械平坦化(CMP)处理，保留使填充在前述第一开口区域的介质层205的上表面略低于第二介质层203的上表面，具体的，例如处理后该介质层205保留的厚度为该第二介质层203厚度的2/3～1倍之间，或者处理后的该介质层205的上表面与该第二介质层203上表面持平且平滑连接，如图3d所示，以此形成该第三介质层205。

子步骤S140：蚀刻去除前述第一开口区域外的第二介质层，再以前述第三介质层为阻挡经第二次离子注入在前述第一注入区两侧形成第二注入区。

在子步骤S140中，蚀刻去除掉前述第一开口区域外的第二介质层203，再以形成的第三介质层205为阻挡经第二次离子注入在第一注入区204两侧形成第二注入区2061和2062，如图3e所示。

子步骤S150：蚀刻去除前述第三介质层和第一介质层，以此在衬底上形成前述的漂移区。

在子步骤S150中，再蚀刻去除掉第三介质层205和第一介质层202，并对衬底201表面做化学机械平坦化(CMP)处理，以此在衬底201上形成漂移区，如图3f所示。

其中，形成有该漂移区的衬底201的表面为平坦的平面，且两次注入离子的掺杂类型相反。

进一步地，前述第一次离子注入和前述第二次离子注入均为竖直或带角度方向上的自对准离子注入方式，且在本公开实施方式的工艺过程中，填充第一开口区域的第三介质层205紧密接触该第二介质层203在该第一开口区域的侧壁，如图3d所示，故形成的两个互为反版的注入区对位偏差很小。

进一步地，在子步骤S140的另一实施方式中，蚀刻去除前述第一开口区域外的第二介质层203后，该制造方法还可以包括：

再次淀积介质层并利用干法刻蚀在第三介质层205的两侧形成第一侧墙207，如图4e所示；

并且，以前述第三介质层为阻挡经第二次离子注入在前述第一注入区两侧形成第二注入区的步骤包括：

以前述第三介质层205和该第一侧墙207为阻挡经第二次离子注入在第一注入区204两侧形成第二注入区2061和2062，如图4f所示，且形成的该第二注入区2061和2062与第一注入区204之间的间隔为该第一侧墙207在第一注入区204单侧的宽度。

进一步地，可以实际形成半导体器件的类型，调节形成图4e所示结构的过程中第三介质层207的厚度及干法刻蚀量，以此通过调节第一侧墙207的宽度调节第一注入区204分别与第二注入区2061和2062之间的间隔。

进一步地，前述的第一介质层202、第二介质层203、或前述的第三介质层205的介质材料为选自二氧化硅、氮氧化硅和氮化硅中的任意一种，具体在本实施例中，例如第一介质层202为氧化硅层，第二介质层203和第三介质层205均为氮化硅层，当然介质层的材质并不限于此，可以依实际条件和需求，利用其他合适的介质层代替。

故上述实施例提供的用于半导体器件漂移区的制造方法能够以实际成型器件的需求精确调控互为反版的两个注入区的间隔，以满足成型器件的电性能需求。

图5示出本公开另一实施例提供的用于半导体器件漂移区的制造方法的流程示意图，图6a～图6g分别示出图5所示制造方法在一种实施方式中的各个阶段形成结构的截面示意图。

另一方面本公开还提供了一种用于半导体器件漂移区的制造方法，参考图5，该制造方法包括：

子步骤S210：在衬底上依次沉积至少形成第一介质层和第二介质层。

在子步骤S210中，首先在衬底301上依次沉积至少形成第一介质层302和第二介质层303，如图6a所示。为了描述方便，仅以两层为例进行描述，第一介质层302例如为氧化层，第二介质层303例如为氮化硅层。

子步骤S220：利用图案化掩膜版蚀刻去除部分的前述第二介质层形成第一开口区域，在该第一开口区域经第一次离子注入形成第一注入区。

在子步骤S220中，采用光刻工艺结合浅沟槽隔离技术(STI)，通过图案化掩膜版310蚀刻去除部分的该第二介质层303形成第一口区域，而后在该第一开口区域经第一次离子注入形成第一注入区304，如图6b所示。

子步骤S230：在前述第一开口区域利用前述图案化掩膜版作为阻挡，对前述第二介质层进行湿法刻蚀，形成第二开口区域。

在子步骤S230中，在前述第一开口区域利用前述图案化掩膜版310作为阻挡，对前述的第二介质层303进行湿法刻蚀，由于该第二介质层303的上下两个表面有图案化掩膜版310和第一介质层302作为阻挡，所以该第二介质层303会被横向刻蚀，以此形成第二开口区域，如图6c所示。

子步骤S240：去除前述图案化掩膜版后在该第二开口区域淀积形成第三介质层。

在子步骤S240中，去除掉前述的图案化掩膜版310后可沿该第二开口区域竖直向下蚀刻第一介质层302至衬底301的表面，如图6d所示；而后在衬底201上淀积介质305填充该第二开口区域且淀积的介质侧面接触第二介质层303和第一介质层302，而后将淀积介质305做化学机械平坦化(CMP)处理，保留使填充在该第二开口区域的介质层305的上表面略低于第二介质层303的上表面，具体的，例如处理后该介质层205保留的厚度为该第二介质层203厚度的2/3～1倍之间，或者处理后的该介质层205的上表面或与第二介质层303上表面持平且平滑连接，如图6e所示，以此形成该第三介质层305。

子步骤S250：蚀刻去除前述第二开口区域外的第二介质层，以前述第三介质层为阻挡经第二次离子注入在前述第一注入区两侧形成第二注入区。

在子步骤S250中，蚀刻去除掉前述第二开口区域外的第二介质层303，再以形成的第三介质层305为阻挡经第二次离子注入在第一注入区304两侧形成第二注入区3061和3062，如图6f所示。

子步骤S260：再蚀刻去除前述第三介质层和前述第一介质层，以此在前述衬底上形成前述漂移区。

在子步骤S260中，再蚀刻去除掉第三介质层305和第一介质层302，并对衬底301表面做化学机械平坦化(CMP)处理，以此在衬底301上形成漂移区，如图3f所示。

其中，形成有该漂移区的衬底301的表面为平坦的平面，且两次注入离子的掺杂类型相反。

进一步地，前述第一次离子注入和前述第二次离子注入均为竖直或带角度方向上的自对准离子注入方式，且在本公开实施方式的工艺过程中，填充第二开口区域的第三介质层305紧密接触第二介质层303和第一介质层302在该第二开口区域的侧壁，如图6e所示，故形成的两个互为反版的注入区之间的间隔由该第二开口区域与前述第一开口区域的宽度差值决定。

进一步地，在对第二介质层303进行湿法刻蚀，形成第二开口区域的步骤中，该制造方法还可以包括：

调节对第二介质层303以第一注入区304的中轴线向两侧横向进行湿法刻蚀的速率和时间，控制形成的该第二开口区域与第一开口区域之间的间隔。具体为该第二开口区域宽度与前述的第一开口区域宽度的差值的一半为该第一注入区304与分别与第二注入区2061和2062的间隔。

进一步地，前述的第一介质层302、第二介质层303和第三介质层30305的介质材料为选自二氧化硅、氮氧化硅和氮化硅中的任意一种，具体在本实施例中，例如第一介质层302、第三介质层305为氧化硅层，第二介质层303为氮化硅层，当然介质层的材质并不限于此，可以依实际条件和需求，利用其他合适的介质层代替。

故上述实施例提供的用于半导体器件漂移区的制造方法同样能够以实际成型器件的需求精确调控互为反版的两个注入区的间隔，以满足成型器件的电性能需求。

图7示出本公开一实施例提供的应用有图5所示的制造方法的半导体器件的截面结构示意图。

参考图7，本公开又一实施例提供了一种利用前述图5～图6g所示的制造方法形成具有漂移区的衬底301形成的横向扩散MOS(Lateral Double Diffused MOSFET，LDMOS)器件。

可知的，LDMOS器件作为功率场效应晶体管的一种，具有工艺兼容、热稳定性和频率稳定性好、增益高、反馈电容和热阻低、以及输入阻抗恒定等优良特性，因此得到了广泛应用，人们对于LDMOS的性能要求也越来越高。所以LDMOS器件是整个功率集成电路的关键组成部分，其结构性能直接影响到功率集成电路的性能。当然本公开内容并不限于LDMOS器件的制造，也可用于其他类型的半导体器件的制造方法中。

在该LDMOS器件的纵向截面结构中，如图7所示，包括：衬底301、位于漏端区域的N型阱区304(第一注入区304)、位于源端区域的第一P型阱区3061和第二P型阱区3062、位于衬底301表面的第一栅极结构和第二栅极结构，以及位于该第一栅极结构和第二栅极结构之间的第一N型阱区304中的第一N型区343，其中，第一P型阱区3061中形成有第一P型区341和第二N型区342，第二P型阱区3062中形成有第二P型区345和第三N型区344，且该第一栅极结构和第二栅极结构均包括在衬底301表面依次形成的栅氧化层320和多晶硅层330，该LDMOS器件通过欧姆接触在源端区域引出源电极S，通过欧姆接触在漏端区域引出漏电极D，以及在栅端区域通过欧姆接触引出栅电极G，具体的，源端区域的第一P型阱区3061中利用第一P型区341和第二N型区342金属接触形成电极引出并共同连接到源电极S，以及第二P型阱区3062中利用第二P型区345和第三N型区344金属接触形成电极引出并共同连接到源电极S；漏端区域的第一N型阱区304中利用第一N型区343金属接触形成电极引出并连接到漏电极D；栅端区域利用第一栅极结构和第二栅极结构中的多晶硅层金属接触形成电极引出并连接到栅电极G。

通过对硅衬底进行一定的前期处理(注入形成互为反版的两个注入区，且这两个注入区的掺杂类型相反)，以便在后续器件结构形成过程中，减少对衬底上结构层的处理步骤，同时实现对掺杂注入区的精度控制，提高成型器件的电性能及其准确性。

综上所述，本公开各实施例提供的用于半导体器件漂移区的制造方法，能在半导体器件上层结构形成前，实现稳定的互为反版的不同注入区的过程中，利用图案化掩膜版蚀刻一介质层形成开口区域，并在开口区域经第一次离子注入形成第一注入区；再去除该图案化掩膜版后在开口区域淀积形成另一介质层，使该另一介质层填充该开口区域；而后去除该开口区域外的前一介质层，再以该另一介质层为阻挡经第二次离子注入在第一注入区两侧形成第二注入区；最后蚀刻去除衬底表面的介质层，以此形成漂移区，使形成有该漂移区的衬底表面为平坦的平面，且两次注入离子的掺杂类型相反，由此一方面能减少光刻工艺步骤，节省制造成本，另一方面也能以淀积磨平的介质层代替现有技术中生长的场氧层做阻挡，使衬底表面平坦化，提高成型器件的电性能。

应当说明的是，在本公开的描述中，需要理解的是，术语“上”、“下”、“内”等指示方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的组件或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本公开的限制。

此外，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本公开所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本公开的保护范围之中。