一种芯片测试的方法、系统、存储介质、设备及芯片

技术领域

本发明涉及芯片技术领域，尤其涉及芯片测试技术领域，具体涉及一种芯片测试的方法、系统、存储介质、设备及芯片。

背景技术

随着芯片技术的快速发展，尤其是芯片制造工艺的日益提升，使得单一芯片的规模越来越大，其功能越来越强，从而其复杂度也越来越高。相应的对其回片的测试的需求也越来越多。

芯片回片后，对其的测试主要包括板级测试和ATE机台(Automatic TestEquipment，集成电路(IC)自动测试机)测试。

板级测试主要是针对芯片功能的测试，其选择不同的样片，在不同的工作环境、工作条件下，检验其是否达到设计指标，并且检测其有无设计缺陷。如果有设计缺陷，则找出其原因和规避方法。

ATE机台测试主要是用于芯片量产的测试，其需要对每一颗芯片进行一系列科目的测试，通过测试结果对其进行筛选分级，筛选出合格和不合格的产品，对合格的产品进行质量品质分级。这一系列的测试由不同类型的测试科目组成，如ESD(静电放电)测试、电器参数测试、DFT(可测性设计)测试、功能测试等。针对不同的测试科目编写不同的测试用例，最终通过测试机台执行得到测试结果。

尤其SOC(System On Chip，片上系统)芯片中一般会有一颗或者多颗CPU(CentralProcessing Unit，中央处理器)，其中一颗CPU会在芯片上电启动时首先被释放。CPU释放后，其会从相应的CPU reset vector(复位向量，CPU复位后读取第一条指令所在的地址)所设置的地址开始读取指令开始执行。一般CPU reset vector所设置的地址为芯片的BootROM(启动只读存储器)的起始地址，其中BootROM是嵌入处理器芯片内的一块ROM，它包含处理器在上电或复位时执行的第一段代码，即BootROM中存储着固化好的芯片上电后要首先执行的指令代码。

然而，随着芯片生产工艺的技术越来越先进，使得单一芯片所能实现的功能日益强大，同时也使得芯片的复杂度越来越高，因此也伴随着对芯片测试的需求也越来越高。

因此，针对问题，需要提出一种更优的芯片测试模式，以提高测试的覆盖率和灵活性。

发明内容

有鉴于此，本发明的目的在于提出一种改进的芯片测试的方法、系统、存储介质及设备，以提高测试的覆盖率和灵活性。

基于上述目的，一方面，本发明提供了一种芯片测试的方法，其中该方法包括以下步骤：

在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态；

响应于芯片上电，通过所述调试接口将测试代码下载到片上RAM中并将所述CPU复位向量寄存器的值写为所述测试代码在所述片上RAM中的入口地址；

通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码；

监测所述测试代码中指定的测试输出管脚以获取相应的测试结果。

在根据本发明的芯片测试的方法的一些实施例中，所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：

将所述CPU复位向量寄存器默认值配置为片上ROM的起始地址；

将所述CPU释放控制管脚默认配置为输入方向和内部下拉电阻状态；

将所述CPU释放控制寄存器默认值配置为零。

在根据本发明的芯片测试的方法的一些实施例中，所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：

通过将CPU释放控制管脚写为高使得在芯片上电时CPU处于未释放状态。

在根据本发明的芯片测试的方法的一些实施例中，所述通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码进一步包括：

通过将所述CPU释放控制寄存器写为非零值使得相应的CPU被释放。

在根据本发明的芯片测试的方法的一些实施例中，所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：

设置电子熔丝位，其中基于写所述电子熔丝位将所述芯片的通用输入输出管脚之一复用为所述CPU释放控制管脚。

在根据本发明的芯片测试的方法的一些实施例中，所述方法进一步包括：

响应于芯片测试结束，基于写所述电子熔丝位禁用所述通用输入输出管脚之一的复用。

本发明的另一方面，还提供了一种芯片测试的系统，其中包括：

模式配置模块，所述模式配置模块配置为在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态；

用例录入模块，所述用例录入模块配置为响应于芯片上电，通过所述调试接口将测试代码下载到片上RAM中并将所述CPU复位向量寄存器的值写为所述测试代码在所述片上RAM中的入口地址；

测试执行模块，所述测试执行模块配置为通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码；

结果监测模块，所述结果监测模块配置为监测所述测试代码中指定的测试输出管脚以获取相应的测试结果。

在根据本发明的芯片测试的系统的一些实施例中，所述模式配置模块进一步配置为：

将所述CPU复位向量寄存器默认值配置为片上ROM的起始地址；

将所述CPU释放控制管脚默认配置为输入方向和内部下拉电阻状态；

将所述CPU释放控制寄存器默认值配置为零。

在根据本发明的芯片测试的系统的一些实施例中，所述模式配置模块进一步配置为：

通过将CPU释放控制管脚写为高使得在芯片上电时CPU处于未释放状态。

在根据本发明的芯片测试的系统的一些实施例中，所述测试执行模块进一步配置为：

通过将所述CPU释放控制寄存器写为非零值使得相应的CPU被释放。

在根据本发明的芯片测试的系统的一些实施例中，所述模式配置模块进一步配置为进一步包括：

设置电子熔丝位，其中基于写所述电子熔丝位将所述芯片的通用输入输出管脚之一复用为所述CPU释放控制管脚。

在根据本发明的芯片测试的系统的一些实施例中，所述系统进一步包括：

复用恢复模块，所述复用恢复模块配置为响应于芯片测试结束，基于写所述电子熔丝位禁用所述通用输入输出管脚之一的复用。

本发明的再一方面，还提供了一种计算机可读存储介质，存储有计算机程序指令，该计算机程序指令被执行时实现上述任一项根据本发明的芯片测试的方法。

本发明的又一方面，还提供了一种计算机设备，包括存储器和处理器，该存储器中存储有计算机程序，该计算机程序被处理器执行时执行上述任一项根据本发明的芯片测试的方法。

本发明的另一方面，还提供了一种根据上述任一项根据本发明的芯片测试的方法进行测试的芯片，其中所述芯片的架构中具有CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中

所述CPU复位向量寄存器用于控制CPU释放后读取并执行的指令的地址；

所述CPU释放控制寄存器用于控制芯片上电时的CPU释放；

所述CPU释放控制管脚用于控制所述CPU释放控制寄存器的有效性；

所述调试接口用于读写片上RAM和各寄存器以执行芯片的测试。

本发明至少具有以下有益技术效果：本发明提出了一种SOC芯片测试模式，基于该模式为芯片的ATE机台测试提供了一种更加直接的运行的功能测试用例的方法，相较于利用正常Boot流程来运行功能测试用例，其节省了宝贵的机台测试时间。其次，芯片流片回片后，首先需要进行ATE机台测试，其比芯片的板级测试要早，所以在芯片板级测试还未开始时，可以通过此方案在ATE机台上运行一些修改后适合于机台测试中运行的板级的测试用例，其可以提前得到一些芯片功能的测试结果，以供后续的板级测试进行比较参考。另外，SOC芯片上电后，正常启动流程是CPU先执行片上ROM中的BootROM程序，如果BootROM有缺陷而导致芯片不能正常启动，则可以通过此设计方案，把调整后的BootROM程序下载到片上RAM中执行，以此来完成芯片后续的功能调试，避免了因BootROM的缺陷而导致芯片后续的所有的功能无法进行的情况。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。

在图中：

图1示出了根据本发明的芯片测试的方法的的芯片的示意图；

图2示出了根据本发明的芯片测试的方法的实施例的示意性框图；

图3示出了根据本发明的芯片测试的方法的实施例的流程示意图；

图4示出了根据本发明的芯片测试的系统的实施例的示意性框图；

图5示出了根据本发明的实现芯片测试的方法的计算机可读存储介质的实施例的示意图；

图6示出了根据本发明的实现芯片测试的方法的计算机设备的实施例的硬件结构示意图；

图7示出了根据本发明的芯片的实施例的框架的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。

需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称的非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备固有的其他步骤或单元。

简单地说，本发明提出了一种芯片测试模式，芯片在进行ATE机台测试时，在芯片上电时，通过配置相应的GPIO管脚，使CPU处于未释放状态，通过芯片的调试接口把测试代码下载到片上RAM中的某一地址空间，同时把此地址空间设置为芯片CPU的reset vector地址，再通过配置相关的寄存器释放CPU，使CPU开始执行已下载的测试代码，从而达到测试的目的。通过此测试模式可以方便地把板级测试代码和前端验证的SOC级测试代码进行适当调整后，应用于机台测试中，以提高了测试的覆盖率和灵活性。

在优选实施例中，根据本发明，在SOC芯片设计中，设置一个CPU reset vector控制寄存器，通过此寄存器配置CPU reset vector地址，其默认值为芯片BootROM的起始地址。此外，设置一个GPIO管脚，其默认输入输出方向为输入配置，通过其输入的值来控制芯片上电后，CPU是否被释放。同时，设置一个CPU释放控制寄存器，通过配置此寄存器可控制CPU在芯片上电后是否被释放。通过上述GPIO和寄存器的组合，来实现对芯片上电后CPU释放的控制。其默认状态为芯片上电后CPU释放，CPU开始从CPU reset vector地址开始读取指令执行。配置一个或者几个芯片的调试接口，此调试接口可以访问芯片上的所有资源，主要包括读写寄存器，读写RAM等。图1示出了根据本发明的芯片测试的方法的的芯片的示意图，其中包括多个、尤其两个调试接口(即Jtag2AHB模块和i2c2AHB模块)、SOC总线、片上RAM0、片上RAM 1、模块0、模块1、模块2等。此类接口通过在芯片内部设计协议转换电路，把对片上资源的操作，通过jtag或者i2c协议打包，通过jtag或者i2c接口发送到芯片内部的协议转换模块，此模块把操作转换为AHB总线(Advanced High performance Bus，高级高性能总线)协议，通过AHB master接口再通过芯片总线发送到需要访问的片上资源，以此完成对片上资源的访问。

为此，测试的基本流程包括以下几点。在芯片上电前，配置GPIO管脚为输入高电平，再为芯片上电，此时CPU处于未释放状态。通过调试接口把测试代码下载到片上RAM中的某一地址空间，并设置CPU reset vector控制寄存器为此地址空间。再写CPU释放控制寄存器，释放CPU，则CPU开始执行已下载的测试代码，测试代码执行的最后通过配置相应的GPIO管脚输出测试结果。测试机台通过检测此GPIO管脚电平是高还是低获取测试结果。

为此，本发明的第一方面，提供了一种芯片测试的方法100。图2示出了根据本发明的芯片测试的方法的实施例的示意性框图。在如图2所示的实施例中，该方法包括：

步骤S110：在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态；

步骤S120：响应于芯片上电，通过所述调试接口将测试代码下载到片上RAM中并将所述CPU复位向量寄存器的值写为所述测试代码在所述片上RAM中的入口地址；

步骤S130：通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码；

步骤S140：监测所述测试代码中指定的测试输出管脚以获取相应的测试结果。

总的来说，针对现有技术中存在的上述问题，根据本发明提出了一种新的测试模式，为此在芯片架构设计中增设CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态。由此，确保了芯片上电之后，芯片会进入根据本发明的测试模式中。

随后在芯片上电后，在步骤S120中通过所述调试接口将测试代码下载到片上RAM中并将所述CPU复位向量寄存器的值写为所述测试代码在所述片上RAM中的入口地址。也就是说，根据本发明，通过调试接口将所需的测试用例录入到待测芯片中，尤其录入到待测芯片的片上RAM中。同时确保当CPU随后被释放时，会读取并执行录入的测试用例。在此基础上，在步骤S130中通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码。

最后由于所使用的测试用例中通常会制定测试结果输出管脚，因此在步骤S140中监测所述测试代码中指定的测试输出管脚以获取相应的测试结果。

图3示出了根据本发明的芯片测试的方法的优选实施例的流程示意图。下面结合图3及以下实施例进一步说明根据根据本发明的方法。

在SOC芯片架构设计中，一般包括一颗或者多颗CPU，其中一颗会作为芯片上电时首颗被释放的CPU。此CPU释放后，其开始从CPU reset vector地址读取指令并执行。为此，根据本发明的构思的一个重点在于增设一个专属的CPU复位向量(CPU reset vector)寄存器，此寄存器的默认值为片上ROM的起始地址，片上ROM中储存着芯片的BootROM程序，比如片上ROM在SOC总线空间中分配的地址为0x00000000地址，则此寄存器默认值也设置为0x00000000。SOC芯片中，一般也包括一块片上RAM或者多块片上RAM，在编写测试代码时，可以把测试代码运行的地址空间设置在某一片上RAM的地址空间。由此，在ATE机台测试时，可以把测试代码的运行地址配置在CPU复位向量寄存器中。结合后续设置，使芯片上电后，CPU直接从片上RAM中读取并执行测试代码，而不是从默认的片上ROM中读取并执行BootROM程序。

此外，根据本发明的构思的一个重点在于，在SOC芯片架构设计中，增设一个CPU释放控制管脚，其默认输入输出方向为输入方向，配置其为内部下拉电阻状态，以保证默认输入状态为低电平。根据芯片内部的逻辑电路的设置当此管脚输入为低电平时，在芯片上电后，CPU会被释放，CPU开始从CPU复位向量寄存器所设置的地址处开始读取指令，开始执行。当此管脚输入为高电平时，在芯片上电后，CPU不会被释放，由后续中所述的CPU释放控制寄存器控制其释放与否。

进一步地，根据本发明的构思的一个重点还在于，增设一个CPU释放控制寄存器，通过配置此寄存器来控制CPU是否被释放。此CPU释放控制寄存器的逻辑独立于之前的CPU释放控制管脚控制CPU释放的逻辑。无论此时管脚输入是高电平还是低电平，当配置此寄存器为零时，此操作不对CPU释放与否起作用。当配置此寄存器为非零时，如果此时CPU已经处于释放状态，则配置不起作用。只有当此时CPU处于未释放状态，CPU会被释放，CPU开始从CPU复位向量寄存器所设置的地址处开始读取指令，并执行。

另外，一般会为芯片设计一个或者几个调试接口，此调试接口可以访问芯片内部的各种资源，尤其是读写片上RAM和读写芯片的各寄存器。为了方便在ATE机台测试中使用，可为芯片设计如jtag2ahb，i2c2ahb等简易的调试接口，此类接口通过在芯片内部设计协议转换电路，把对片上资源的操作，通过jtag或者i2c协议打包，通过jtag或者i2c接口发送到芯片内部的协议转换模块，此模块把操作转换为ahb总线协议，通过ahb master接口再通过芯片总线发送到需要访问的片上资源，以此完成对片上资源的访问。同时设计相应efusebit来控制此功能，当芯片量产测试完成后，通过烧写efuse bit来禁用此功能。确保此芯片的安全性。

因此，在根据本发明的芯片测试的方法100的一些实施例中，步骤S110：所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：

将所述CPU复位向量寄存器默认值配置为片上ROM的起始地址；

将所述CPU释放控制管脚默认配置为输入方向和内部下拉电阻状态；

将所述CPU释放控制寄存器默认值配置为零。

进一步地，如图3所示，在根据本发明的芯片测试的方法100的一些实施例中，步骤S110：所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：通过将CPU释放控制管脚写为高使得在芯片上电时CPU处于未释放状态。

此外，基于前述设置并参见图3，在根据本发明的芯片测试的方法100的一些实施例中，步骤S130：所述通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码进一步包括：通过将所述CPU释放控制寄存器写为非零值使得相应的CPU被释放。

进一步地，根据ATE机台测试计划，编写相对应的测试代码，测试代码的运行地址空间必须处于片上RAM地址空间。测试代码可基于前端仿真验证的用C语言编写的SOC测试用例来移植开发，也可以基于芯片板级测试的测试代码来移植开发，或者重新开发。测试结果的输出则通过在测试代码中配置相应的GPIO(通用输入输出)管脚输出，ATE机台通过检测此GPIO管脚电平是高还是低获取测试结果是PASS(通过)还是FAIL(失败)。考虑机台测试成本昂贵，此类测试代码一定要优化执行时长，以最短时间执行完成。

然而，考虑到SOC芯片管脚资源，如管脚资源紧张，对管脚数量有限制，根据本发明，选择一个多功能复用的GPIO(通用输入输出)来实现前述CPU释放控制管脚的功能，其默认功能用来控制CPU的释放。为此，设置一个efuse bit(电子熔丝位)来控制此功能。

因此，在根据本发明的芯片测试的方法100的一些实施例中，步骤S110：所述在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态进一步包括：设置电子熔丝位，其中基于写所述电子熔丝位将所述芯片的通用输入输出管脚之一复用为所述CPU释放控制管脚。

此外，在前述实施例的复用通用输入输出管脚的情况下，当芯片量产测试完成后，该管脚不再需要执行测试模式中的CPU释放控制管脚的功能。因此，通过烧写efuse bit(电子熔丝位)来禁用此功能，从而确保此功能不会影响芯片正常工作模式的使用。为此，在根据本发明的芯片测试的方法100的一些实施例中，所述方法100进一步包括：响应于芯片测试结束，基于写所述电子熔丝位禁用所述通用输入输出管脚之一的复用。

本发明的第二方面，还提供了一种芯片测试的系统200。图4示出了根据本发明的芯片测试的系统200的实施例的示意性框图。如图4所示，该系统包括：

模式配置模块210，所述模式配置模块210配置为在芯片架构设计中设置CPU复位向量寄存器、CPU释放控制管脚、CPU释放控制寄存器、调试接口，其中通过CPU释放控制管脚的配置使得在芯片上电时CPU处于未释放状态；

用例录入模块220，所述用例录入模块220配置为响应于芯片上电，通过所述调试接口将测试代码下载到片上RAM中并将所述CPU复位向量寄存器的值写为所述测试代码在所述片上RAM中的入口地址；

测试执行模块230，所述测试执行模块230配置为通过所述调试接口写所述CPU释放控制寄存器使相应的CPU被释放并执行所述测试代码；

结果监测模块240，所述结果监测模块240配置为监测所述测试代码中指定的测试输出管脚以获取相应的测试结果。

在根据本发明的芯片测试的系统200的一些实施例中，所述模式配置模块210进一步配置为：

将所述CPU复位向量寄存器默认值配置为片上ROM的起始地址；

将所述CPU释放控制管脚默认配置为输入方向和内部下拉电阻状态；

将所述CPU释放控制寄存器默认值配置为零。

在根据本发明的芯片测试的系统200的一些实施例中，所述模式配置模块210进一步配置为：

通过将CPU释放控制管脚写为高使得在芯片上电时CPU处于未释放状态。

在根据本发明的芯片测试的系统200的一些实施例中，所述测试执行模块230进一步配置为：

通过将所述CPU释放控制寄存器写为非零值使得相应的CPU被释放。

在根据本发明的芯片测试的系统200的一些实施例中，所述模式配置模块210进一步配置为进一步包括：

设置电子熔丝位，其中基于写所述电子熔丝位将所述芯片的通用输入输出管脚之一复用为所述CPU释放控制管脚。

在根据本发明的芯片测试的系统200的一些实施例中，所述系统进一步包括：

复用恢复模块，所述复用恢复模块配置为响应于芯片测试结束，基于写所述电子熔丝位禁用所述通用输入输出管脚之一的复用。

本发明实施例的第三个方面，还提供了一种计算机可读存储介质，图5示出了根据本发明实施例提供的芯片测试的方法的计算机可读存储介质的示意图。如图5所示，计算机可读存储介质300存储有计算机程序指令310，该计算机程序指令310可以被处理器执行。该计算机程序指令310被执行时实现上述任意一项实施例的方法。

应当理解，在相互不冲突的情况下，以上针对根据本发明的芯片测试的方法阐述的所有实施方式、特征和优势同样地适用于根据本发明的芯片测试的系统和存储介质。

本发明实施例的第四个方面，还提供了一种计算机设备400，包括存储器420和处理器410，该存储器中存储有计算机程序，该计算机程序被该处理器执行时实现上述任意一项实施例的方法。

如图6所示，为本发明提供的执行芯片测试的方法的计算机设备的一个实施例的硬件结构示意图。以如图6所示的计算机设备400为例，在该计算机设备中包括一个处理器410以及一个存储器420，并还可以包括：输入装置430和输出装置440。处理器410、存储器420、输入装置430和输出装置440可以通过总线或者其他方式连接，图6中以通过总线连接为例。输入装置430可接收输入的数字或字符信息，以及产生与芯片测试的有关的信号输入。输出装置440可包括显示屏等显示设备。

存储器420作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本申请实施例中的资源监控方法对应的程序指令/模块。存储器420可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储资源监控方法的使用所创建的数据等。此外，存储器420可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器420可选包括相对于处理器410远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

处理器410通过运行存储在存储器420中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述方法实施例的资源监控方法。

本发明实施例的第五个方面，还提供了一种根据上述任一项根据本发明的芯片测试的方法进行测试的芯片500。图7示出了根据本发明的芯片500的框架的示意图。如图7所示，在该实施例中，芯片500的架构中具有CPU复位向量寄存器510、CPU释放控制管脚520、CPU释放控制寄存器530、调试接口540，其中

所述CPU复位向量寄存器510用于控制CPU释放后读取并执行的指令的地址；

所述CPU释放控制寄存器520用于控制芯片500上电时的CPU释放；

所述CPU释放控制管脚530用于控制所述CPU释放控制寄存器520的有效性；

所述调试接口540用于读写片上RAM和各寄存器以执行芯片的测试。

本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。

最后需要说明的是，本文的计算机可读存储介质(例如，存储器)可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。作为例子而非限制性的，非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)或快闪存储器。易失性存储器可以包括随机存取存储器(RAM)，该RAM可以充当外部高速缓存存储器。作为例子而非限制性的，RAM可以以多种形式获得，比如同步RAM(DRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDRSDRAM)、增强SDRAM(ESDRAM)、同步链路DRAM(SLDRAM)、以及直接Rambus RAM(DRRAM)。所公开的方面的存储设备意在包括但不限于这些和其它合适类型的存储器。

结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里功能的下列部件来实现或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP和/或任何其它这种配置。

以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。

应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。