半导体装置

本申请要求于2021年11月26日在韩国知识产权局提交的第10-2021-0165699号韩国专利申请和于2021年12月30日在韩国知识产权局提交的第10-2021-0192680号韩国专利申请的权益和优先权，这个两个韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本发明构思涉及一种半导体装置。

背景技术

半导体装置制造工艺包括多个单元工艺，并且已经提出了各种方法来在进行多个单元工艺的同时保护已经形成的半导体装置。为了在单元工艺中使对已经形成的半导体装置的损坏最小化，可以在半导体基底上另外地形成各种保护元件。例如，半导体装置被制造为在半导体基底的预定区域中包括晶体管和天线二极管。天线二极管在半导体装置的制造工艺期间通过自然地向半导体基底发射等离子体离子来保护晶体管免受等离子体损坏。然而，考虑到应在有限的区域中布置尽可能多的半导体元件，半导体装置的集成度可能由于保护元件的布置而降低，或者设计的自由度可能由于金属布线的复杂性的增加而降低。

发明内容

本发明构思的一方面是提供一种集成半导体装置，在该集成半导体装置中，天线二极管形成在离子注入区域上方，从而使多个阱区域之间的间隙的增加最小化并且降低金属布线的复杂性。

根据本发明构思的一方面，半导体装置包括：存储器单元区域，包括设置在第一半导体基底上的多个存储器单元，并且包括在第一半导体基底上彼此间隔开地堆叠的栅电极和穿过栅电极并且连接到第一半导体基底的沟道结构；外围电路区域，包括具有第一导电类型杂质的第二半导体基底，并且包括控制多个存储器单元的外围电路，第二半导体基底具有在与第一半导体基底的上表面垂直的第一方向上面对第一半导体基底的上表面的上表面，其中，外围电路包括多个阱区域、离子注入区域和多个天线二极管，多个阱区域形成在第二半导体基底中，离子注入区域设置在多个阱区域之间并且包括第一导电类型杂质，并且多个天线二极管中的至少一个在第一方向上与离子注入区域叠置。

根据本发明构思的另一方面，半导体装置包括：多个阱区域，形成在包括第一导电类型杂质的半导体基底上，并且包括第一阱区域和第二阱区域，第一阱区域包括第一导电类型杂质，第二阱区域包括与第一导电类型杂质不同的第二导电类型杂质；离子注入区域，设置在多个阱区域之间并且包括第一导电类型杂质；多个天线二极管，包括形成在第一阱区域中的第一天线二极管和设置在离子注入区域上的第二天线二极管；以及多个晶体管，多个晶体管中的每个由包括在多个阱区域中的有源区域和形成在有源区域上的栅极结构限定。

根据本发明构思的另一方面，半导体装置包括：多个阱区域，形成在包括第一导电类型杂质的半导体基底中；离子注入区域，设置在多个阱区域之间并且包括第一导电类型杂质；多个天线二极管，多个天线二极管中的至少一个设置在离子注入区域上；以及多个晶体管，多个晶体管中的每个由包括在多个阱区域中的有源区域和形成在有源区域上的栅极结构限定，栅极结构通过金属布线电连接到多个天线二极管之中的最相邻的天线二极管。

附图说明

通过以下结合附图进行的详细描述，将更清楚地理解本发明构思的以上和其它方面、特征及优点，在附图中：

图1是其中设置有天线二极管的半导体装置的俯视图；

图2是示出用于在半导体装置中设置天线二极管的方法的视图；

图3是根据图2中所示的方法将天线二极管设置在其中的半导体装置的示意性剖视图；

图4是示出在根据本发明构思的实施例的半导体装置中可能出现的问题的视图；

图5是根据示例实施例的半导体装置的剖视图；

图6是根据其中设置有天线二极管的示例实施例的半导体装置的俯视图；

图7是示出根据本发明构思的实施例的用于在半导体装置中设置天线二极管的方法的视图；

图8是示意性示出根据图7中所示的方法将天线二极管设置在其中的半导体装置的剖视图；

图9是示出根据本发明构思的实施例的半导体装置的剖视图；

图10是示出根据本发明构思的实施例的半导体装置的剖视图；

图11是示出根据本发明构思的实施例的半导体装置的应用示例的俯视图；

图12至图14是示出包括在根据本发明构思的实施例的半导体装置中的天线二极管的特性的图；以及

图15是示出根据示例实施例的包括半导体装置的电子装置的框图。

具体实施方式

在下文中，将参照附图描述本发明构思的示例实施例。

图1是其中设置有天线二极管的半导体装置的俯视图。

参照图1，半导体装置1可以包括多个区域10、20、30和40。在多个区域10、20、30和40之中，相邻的区域10、20、30和40可以包括掺杂有不同导电类型的杂质的阱区域12、22、32和42。例如，第一区域10和第四区域40可以包括其中形成有NMOS晶体管的P阱区域，并且第二区域20和第三区域30可以包括其中形成有PMOS晶体管的N阱区域。然而，这仅是示例实施例，本发明构思不限于此。

多个区域10、20、30和40可以包括用于防止由于多个阱区域12、22、32和42之间的干扰而发生击穿电压的离子注入区域11、21、31和41。离子注入区域11、21、31和41可以形成为围绕多个阱区域12、22、32和42。

半导体装置的离子注入区域11、21、31和41可以通过将第一导电类型杂质集中地掺杂到掺杂有第一导电类型杂质的半导体基底中的方法来形成。在这种情况下，离子注入区域11、21、31和41的掺杂浓度可以高于半导体基底的掺杂浓度。例如，第一导电类型杂质可以是P型掺杂剂，并且当半导体基底是P掺杂时，离子注入区域11、21、31和41可以是P+掺杂。然而，这仅是示例实施例，本发明构思不限于此。

多个阱区域12、22、32和42可以包括其中可以形成多个半导体元件的元件区域13、23、33和43。形成在元件区域13、23、33和43中的多个半导体元件的类型可以由分别形成在多个区域10、20、30和40中的阱区域12、22、32和42的导电类型确定。

多个半导体元件可以包括具有栅极结构和有源区域的晶体管。栅极结构可以在与其上形成有半导体装置1的半导体基底的上表面垂直的第一方向(例如，Z方向)上竖立。为了防止栅极结构在形成有源区域和栅极结构之后执行的后续工艺中塌陷，栅极结构可能必须以预定的参考间隔设置。此外，连接到栅极结构的天线二极管可以设置在半导体装置1中，以防止在使用等离子体等的蚀刻工艺中发生的对栅极结构的损坏。

天线二极管可以将在半导体制造工艺期间累积以形成各种图案的等离子体离子自然地发射到半导体基底中，从而保护诸如晶体管的半导体元件免受等离子体损坏。

图2是示出用于在半导体装置中设置天线二极管的方法的视图。

参照图2，包括相邻的阱区域W1和W2的区域A可以对应于图1中所示的区域A。换言之，彼此相邻的阱区域W1和W2可以通过离子注入区域IIP彼此分离。例如，彼此相邻的阱区域W1和W2可以分别是N阱区域和P阱区域。

在这种情况下，使相邻的阱区域W1和W2分离的离子注入区域IIP的厚度可以是a。例如，a可以具有在约4.6μm和约5.0μm之间的值。然而，这仅是示例实施例，本发明构思可以不限于此。作为示例，如图2的区域A中所示，尽管a表示离子注入区域IIP的厚度，但是a也可以是相邻的阱区域W1和W2之间的距离。

通常，在半导体装置中，可以形成与多个半导体元件分离的单独的二极管有源区域S1和S2，并且可以在二极管有源区域S1和S2中形成天线二极管D1和D2。在这种情况下，二极管有源区域S1和S2可以形成在没有离子注入区域IIP的区域中，并且构成多个半导体元件的栅极结构可以连接到形成在二极管有源区域S1和S2中的天线二极管D1和D2。

同时，由于形成了二极管有源区域S1和S2，因此包括在多个半导体元件中的栅极结构之间的间隔会增大。包括在半导体装置中的多个半导体元件之间的间隔会对半导体装置的性能具有直接影响，因此在减小半导体装置的尺寸方面会存在限制。因此，半导体装置的集成度会因用于布置天线二极管D1和D2的二极管有源区域S1和S2而降低。

例如，在包括彼此相邻的阱区域W1和W2的区域A1中，其中形成有天线二极管D1的二极管有源区域S1可以是掺杂有与相邻的阱区域W1和W2的导电类型不同的导电类型的杂质(例如，P型掺杂剂)的P阱区域。在区域A1中，二极管有源区域S1可以形成在离子注入区域IIP之间。

在这种情况下，设置在二极管有源区域S1的两侧上的离子注入区域IIP中的每个的厚度可以是b。例如，b可以具有在约4.4μm和4.8μm之间的值。然而，这仅是示例实施例，本发明构思不限于此。例如，在图2的区域A1中所示的b被示出为表示离子注入区域IIP的厚度，但是b可以是阱区域W1和W2中的每个与二极管有源区域S1之间的距离。

同时，其中形成有天线二极管D1的二极管有源区域S1的厚度可以是c。例如，c可以具有在约2.8μm和3.2μm之间的值。然而，这仅是示例实施例，本发明构思可以不受限制。例如，为了半导体装置的集成度，二极管有源区域S1的厚度c可以形成为小于2.8μm，或者为了半导体装置的稳定操作，二极管有源区域S1的厚度c可以形成为大于3.2μm。

因此，区域A1中的相邻的阱区域W1和W2之间的间隔可以对应于b的二倍与c的和。相邻的阱区域W1和W2之间的间隔可以在约11.6μm和12.8μm之间，并且可以是例如约12.2μm。因此，与其中未另外设置天线二极管D1的情况相比，彼此相邻的阱区域W1和W2之间的间隔会增大约2.4倍或更多。

同时，在包括相邻的阱区域W1和W2的区域A2中，其中形成有天线二极管D2的二极管有源区域S2可以是其中去除了离子注入区域IIP的一部分的区域。

在这种情况下，设置在二极管有源区域S2两侧上的离子注入区域IIP中的每个的厚度可以是d。例如，d可以具有在约4.0μm和4.4μm之间的值。然而，这仅是示例实施例，本发明构思可以不受限制。例如，尽管图2的区域A2中所示的d被示出为表示离子注入区域IIP的厚度，但是d可以是阱区域W1和W2中的每个与二极管有源区域S2之间的间隔。

同时，其中形成有天线二极管D2的二极管有源区域S2的厚度可以是e。例如，二极管有源区域S2的厚度可以是天线二极管D2的在第二方向(例如，Y方向)上的厚度，并且e可以具有在约0.2μm和0.5μm之间的值。然而，这仅是示例实施例，本发明构思可以不限于此。例如，为了半导体装置的集成度，二极管有源区域S2的厚度e可以形成为小于0.2μm，或者为了半导体装置的稳定操作，二极管有源区域S2的厚度e可以形成为大于0.5μm。

因此，区域A2中的相邻的阱区域W1和W2之间的间隔可以对应于d的二倍与e的和。相邻的阱区域W1和W2之间的间隔可以在约8.2μm和9.3μm之间，例如，为约8.6μm。因此，与其中未另外设置天线二极管D2的情况相比，相邻的阱区域W1和W2之间的间隔会增大约1.7倍或更多。

图3是根据图2中所示的方法将天线二极管设置在其中的半导体装置的示意性剖视图。

参照图3，通过应用图2中所示的区域A2的二极管有源区域S2将天线二极管Db设置在其中的半导体装置可以包括形成在半导体基底PSUB中的多个阱区域PWELL和NWELL、离子注入区域IIP、多个天线二极管Da1、Da2和Db以及多个晶体管。

半导体基底PSUB可以包括第一导电类型杂质(例如，P型掺杂剂)，离子注入区域IIP可以设置在多个阱区域PWELL与NWELL之间并且具有第一导电类型杂质。由包括在多个阱区域PWELL和NWELL中的有源区域以及形成在有源区域上的栅极结构GSn和GSp限定的多个晶体管可以形成在半导体基底PSUB上。

同时，用于保护多个晶体管的天线二极管Da1、Da2和Db可以包括第一天线二极管Da1和Da2以及第二天线二极管Db，第一天线二极管Da1和Da2形成在多个阱区域PWELL和NWELL之中的包括第一导电类型杂质的第一阱区域PWELL中，第二天线二极管Db形成在多个阱区域PWELL与NWELL之间的二极管有源区域中。

在这种情况下，二极管有源区域可以在第一方向(例如，Z方向)上不与离子注入区域IIP叠置。因此，离子注入区域IIP可以不连续地设置在多个阱区域PWELL与NWELL之间。

天线二极管Da1、Da2和Db可以通过多个接触件连接到上方的金属布线ML。金属布线ML可以在第二方向(例如，Y方向)上延伸到晶体管的栅极结构GSn和GSp的上部。晶体管的栅极结构GSn和GSp可以通过接触件和金属布线ML连接到天线二极管Da1、Da2和Db。

因此，当在使用等离子体等的半导体装置的后续工艺中由于放电而产生电荷或电流时，所产生的电荷或电流流到天线二极管Da1、Da2和Db，从而使对栅极结构GSn和GSp的损坏最小化。

图4是示出在根据本发明构思的实施例的半导体装置中可能出现的问题的视图。

图4中所示的金属布线和栅极结构GS可以包括在存储器装置(例如，包括NAND闪存单元的存储器装置)中。在相关技术的存储器半导体装置中，栅极结构GS可以电连接到设置在其上的金属布线L0、M0、M1和M2。在这种情况下，栅极结构GS以及金属布线L0、M0、M1和M2可以通过过孔VIA、接触件MC1和MC2以及柱STUD连接。

同时，根据本发明构思的实施例的半导体装置可以是具有外围上单元(COP)结构的存储器半导体装置。具有COP结构的存储器半导体装置可以被制造为使得存储器单元区域和外围电路区域具有堆叠结构。

例如，包括在存储器单元区域中的上方的金属布线M1、M2和M3可以通过上方的过孔VIA1和VIA2、上方的接触件MC2和柱STUD彼此连接，并且包括在外围电路区域中的下方的金属布线LM0、LM1和LM2可以通过下方的过孔LVIA以及下方的接触件LMC1和LMC2电连接到栅极结构GS。同时，存储器单元区域和外围电路区域可以通过连接部THV彼此连接。

如上所述，与现有结构相比，具有COP结构的存储器半导体装置使用大量的金属布线，使得当执行蚀刻工艺时，在半导体装置中累积的等离子体诱导电荷的量会增加。因此，为了保护半导体装置(特别是低压晶体管的栅极氧化物层)免受等离子体损坏，上述天线二极管D的必要性会提高。

图5是根据示例实施例的半导体装置的剖视图。

参照图5，根据本发明构思的实施例的半导体装置可以是存储器半导体装置100，并且存储器半导体装置100可以包括其中存储数据的存储器单元区域CELL和设置在存储器单元区域CELL下方的外围电路区域PERI。

在根据图5中所示的示例实施例的存储器半导体装置100中，存储器单元区域CELL可以包括第一半导体基底101、多个绝缘层120、多个栅电极130、第一导电层104、第二导电层105、沟道结构CH和分离区域SR。

在根据实施例的存储器半导体装置100中，与第一半导体基底101的上表面垂直的方向(例如，Z方向)可以被定义为第一方向。在这种情况下，第一半导体基底101可以具有在第二方向(例如，Y方向)和第三方向(例如，X方向)上延伸的上表面。

第一半导体基底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅、锗或硅锗。然而，第一半导体基底101的构造不限于此，并且第一半导体基底101可以设置为外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。

根据实施例的存储器半导体装置100可以包括绝缘层120和栅电极130，绝缘层120和栅电极130在第一半导体基底101上在与第一半导体基底101的上表面垂直的第一方向(例如，Z方向)上间隔开并交替堆叠。绝缘层120可以包括诸如氧化硅或氮化硅的绝缘材料。

栅电极130可以分别包括第一栅极层130a和第二栅极层130b。例如，第一栅极层130a可以包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或其组合。此外，第二栅极层130b可以包括金属材料，例如钨(W)。然而，栅电极130的构造不限于此，并且栅电极130可以由三层或更多层形成，并且可以包括多晶硅或金属硅化物材料。

同时，第一导电层104和第二导电层105可以顺序地堆叠在第一半导体基底101的上表面上。根据本发明构思的实施例，第一半导体基底101、第一导电层104和第二导电层105的至少一部分可以用作存储器半导体装置100中的共源极线。第一导电层104和第二导电层105可以包括半导体材料，例如多晶硅。例如，至少第一导电层104可以掺杂有杂质，并且第二导电层105可以掺杂有杂质或者可以包括从第一导电层104扩散的杂质。

在根据实施例的存储器半导体装置100中，沟道结构CH中的每个可以在第一方向上延伸，并且可以设置为穿过栅电极130和绝缘层120。然而，这仅是示例实施例，本发明构思不限于图5中所示的实施例，并且沟道结构CH可以设置为穿过第一半导体基底101的至少一部分。同时，沟道结构CH可以设置为在第一半导体基底101的上表面上在水平方向上彼此间隔开，同时在第一半导体基底101上形成行和列。同时，沟道结构CH中的每个可以具有柱形状，该柱形状具有与第一半导体基底101的上表面垂直的侧表面或根据长径比朝向第一半导体基底101变窄的倾斜侧表面。

在根据本发明构思的实施例的存储器半导体装置100中，沟道结构CH中的每个可以包括沟道层145、沟道绝缘层150和垫层155。例如，沟道结构CH中的每个还可以包括设置在沟道层145与栅电极130之间并且包括用于捕获电荷的多个层的栅极介电层140。同时，可以从沟道结构CH中的每个的底部去除栅极介电层140的一部分，并且沟道层145可以在该去除区域中电连接到第一导电层104。

在根据实施例的存储器半导体装置100中，沟道层145可以包括诸如多晶硅或单晶硅的半导体材料。沟道层145可以实现包括多个存储器单元的存储器单元串。

在根据实施例的存储器半导体装置100中，分离区域SR可以在第一方向和第二方向上延伸，并且可以穿过交替堆叠的栅电极130和绝缘层120。分离区域SR可以包括绝缘材料，例如氧化硅。例如，栅电极130可以设置为在第三方向上通过分离区域SR彼此分离。

此外，存储器半导体装置100的存储器单元区域CELL还可以包括第一层间绝缘层160、第二层间绝缘层165、电连接到沟道结构CH的接触插塞170以及电连接到接触插塞170的位线180。例如，第一层间绝缘层160和第二层间绝缘层165可以覆盖绝缘层120和栅电极130，并且可以包括诸如氧化硅的绝缘材料。接触插塞170可以穿过第一层间绝缘层160和第二层间绝缘层165，并且可以将沟道结构CH和设置在第二层间绝缘层165上的位线180电连接。

可以通过首先制造外围电路区域PERI，然后在外围电路区域PERI上制造存储器单元区域CELL的第一半导体基底101来形成根据示例实施例的存储器半导体装置100。第一半导体基底101可以具有与外围电路区域PERI的第二半导体基底102的尺寸相同的尺寸，或者可以形成为小于第二半导体基底102。

外围电路区域PERI可以包括第二半导体基底102、设置在第二半导体基底102上并且驱动和控制多个存储器单元的电路元件、电路接触插塞、以及多条金属布线LM0和LM1。例如，包括在外围电路区域PERI中的电路元件可以包括平面晶体管。同时，电路元件中的每个可以包括电路栅极介电层、间隔件层和电路栅电极，并且有源区域可以在电路栅电极的两侧上设置在第二半导体基底102中。有源区域可以用作源区/漏区。

在本发明构思的存储器半导体装置100中，多条金属布线LM0和LM1是设置在存储器单元下方的金属布线，并且可以与设置在存储器单元上方的金属布线区域分开。然而，这仅是示例实施例，多条金属布线LM0和LM1的布置和形状不限于图5中所示的布置和形状，并且多条金属布线LM0和LM1的数量、位置和结构可以根据实施例而变化。

存储器单元区域CELL和外围电路区域PERI可以在未示出的区域中彼此连接。例如，在根据本发明构思的实施例的存储器半导体装置100中，外围电路区域PERI可以通过连接部电连接到存储器单元区域CELL。例如，连接部可以是通孔过孔(THV)。

根据本发明构思的实施例，外围电路区域PERI可以包括形成在包括第一导电类型杂质的第二半导体基底102上的电路元件和天线二极管D。天线二极管可以电连接到诸如晶体管的电路元件的栅极结构。然而，图5中所示的存储器半导体装置100的结构仅仅是示例实施例，并且可以不限于所示的结构。

图6是根据其中设置有天线二极管的示例实施例的半导体装置的俯视图。

图6可以对应于图1中所示的半导体装置的俯视图。同时，图6可以示出与存储器半导体装置的外围电路区域的一部分对应的区域。

参照图6，根据示例实施例的半导体装置1可以包括多个区域10、20、30和40。多个区域10、20、30和40可以包括多个阱区域12、22、32和42以及用于防止由于多个阱区域12、22、32和42之间的干扰而发生击穿电压的离子注入区域11、21、31和41。离子注入区域11、21、31和41可以形成为围绕多个阱区域12、22、32和42。

在根据本发明构思的实施例的半导体装置中，离子注入区域11、21、31和41可以通过在掺杂有第一导电类型杂质的半导体基底中集中地掺杂第一导电类型杂质的方法来形成。在这种情况下，离子注入区域11、21、31和41的掺杂浓度可以高于半导体基底的掺杂浓度。例如，第一导电类型杂质可以是P型掺杂剂，并且当半导体基底是P掺杂时，离子注入区域11、21、31和41可以是P+掺杂。然而，这仅是示例实施例，本发明构思可以不限于此。

多个阱区域12、22、32和42可以包括其中可以形成多个半导体元件的元件区域13、23、33和43。形成在元件区域13、23、33和43中的多个半导体元件的类型可以由分别形成在多个区域10、20、30和40中的阱区域12、22、32和42的导电类型确定。

多个半导体元件可以包括具有栅极结构和有源区域的晶体管。栅极结构可以在与其上形成有半导体装置1的半导体基底的上表面垂直的第一方向(例如，Z方向)上竖立。根据本发明构思的实施例的半导体装置1可以包括连接到栅极结构的天线二极管，以防止在使用等离子体等的蚀刻工艺中发生的对栅极结构的损坏。

然而，与图1中所示的半导体装置不同，在根据本发明构思的实施例的半导体装置1中，天线二极管可以安装在离子注入区域11、21、31和41上而不需要单独的二极管有源区域。因此，在根据本发明构思的实施例的半导体装置1中，可以使设置天线二极管时阱区域12、22、32和42之间的间隔的增加最小化。

图7是示出根据本发明构思的实施例的用于在半导体装置中设置天线二极管的方法的视图。

参照图7，包括相邻的阱区域W1和W2的区域B可以对应于图6中所示的区域B。换言之，彼此相邻的阱区域W1和W2可以通过离子注入区域IIP彼此分离。例如，彼此相邻的阱区域W1和W2可以分别是N阱区域和P阱区域。

在这种情况下，天线二极管D在第二方向(例如，Y方向)上的厚度可以是e。然而，这仅是示例实施例，本发明构思可以不限于此。例如，e可以等于图2中所示的二极管有源区域S2或天线二极管D2的厚度e。例如，e可以具有在约0.2μm和0.5μm之间的值。然而，天线二极管D的厚度可以根据需要而变化。

同时，相邻的阱区域W1和W2中的每个与天线二极管D之间的间隔可以是f。然而，这仅是示例实施例，本发明构思可以不限于此。例如，f可以具有在约3.0μm和3.4μm之间的值。

因此，在区域B中，相邻的阱区域W1和W2之间的间隔可以对应于f的二倍与e的和。相邻的阱区域W1和W2之间的间隔可以在约6.2μm和7.3μm之间，例如，为约6.6μm。因此，与其中未另外地设置天线二极管D的情况相比，彼此相邻的阱区域W1和W2之间的间隔可以增大约1.5倍或更小。

此外，在根据本发明构思的实施例的半导体装置中，与使用二极管有源区域的情况相比，相邻的阱区域W1和W2之间的间隔可以减小约20％至30％。因此，在根据本发明构思的实施例的半导体装置中，可以在使相邻的阱区域W1和W2之间的间隔的增加最小化的同时设置用于保护晶体管的栅极氧化物层的天线二极管D。

图8是示意性示出根据图7中所示的方法将天线二极管设置在其中的半导体装置的剖视图。

参照图8，根据本发明构思的实施例的半导体装置可以包括形成在半导体基底PSUB中的多个阱区域PWELL和NWELL、离子注入区域IIP、多个天线二极管Da、Db1和Db2以及多个晶体管。为了便于描述，图8可以仅示出半导体装置的主要组件。因此，所示的主要组件和金属布线ML的布置仅仅是示例，并且可以不受限制。

半导体基底PSUB可以包括第一导电类型杂质，例如P型掺杂剂，离子注入区域IIP可以设置在多个阱区域PWELL与NWELL之间并且可以包括第一导电类型杂质。多个阱区域PWELL和NWELL包括第一阱区域PWELL和第二阱区域NWELL，第一阱区域PWELL包括第一导电类型杂质，第二阱区域NWELL包括与第一导电类型杂质不同的第二导电类型杂质。例如，第一导电类型杂质可以是P型掺杂剂，并且第二导电类型杂质可以是N型掺杂剂。

包括在离子注入区域IIP中的第一导电类型杂质的浓度可以根据位置而不同。同时，离子注入区域IIP的掺杂浓度可以高于多个阱区域PWELL和NWELL(特别是第一阱区域PWELL)的掺杂浓度。

由包括在多个阱区域PWELL和NWELL中的有源区域以及形成在有源区域上的栅极结构GSn和GSp限定的多个晶体管可以形成在半导体基底PSUB上。在根据本发明构思的实施例的半导体装置中，天线二极管Da、Db1和Db2可以被配置为保护包括在低压晶体管中的栅极氧化物层。然而，这仅是示例实施例，本发明构思不限于此，并且天线二极管Da、Db1和Db2也可以用作用于保护除低压晶体管之外的半导体器件的组件。

同时，用于保护多个晶体管的天线二极管Da、Db1和Db2可以包括形成在多个阱区域PWELL和NWELL之中的包括第一导电类型杂质的第一阱区域PWELL中的第一天线二极管Da以及形成在离子注入区域IIP上的第二天线二极管Db1和Db2。

多个天线二极管Da、Db1和Db2可以包括第二导电类型杂质。具体地，多个天线二极管Da、Db1和Db2可以形成在包括第二导电类型杂质的有源区域中。多个天线二极管Da、Db1和Db2可以形成与包括第一导电类型杂质的构造相邻的PN结。

多个天线二极管Da、Db1和Db2中的至少一个可以在第一方向(例如，Z方向)上与离子注入区域IIP叠置。例如，第二天线二极管Db1和Db2可以在第一方向上与离子注入区域IIP叠置。因此，在第二方向(例如，Y方向)上，可以连续地设置位于多个阱区域PWELL与NWELL之间的离子注入区域IIP。

天线二极管Da、Db1和Db2可以通过多个接触件连接到上方的金属布线ML。金属布线ML可以在第二方向上延伸到晶体管的栅极结构GSn和GSp的上部。晶体管的栅极结构GSn和GSp可以通过接触件和金属布线ML连接到天线二极管Da、Db1和Db2。例如，金属布线ML可以包括从铝(Al)、铜(Cu)和钨(W)之中选择的至少一种导电材料。

在根据本发明构思的实施例的半导体装置中，由于在使相邻的阱区域PWELL与NWELL之间的间隔的增加最小化的同时设置天线二极管Da、Db1和Db2，所以天线二极管Da、Db1和Db2可以形成为与阱区域相邻，从而提高二极管效率。

此外，包括在半导体装置中的晶体管的栅极结构GSn和GSp可以通过金属布线ML电连接到多个天线二极管Da、Db1和Db2之中的最相邻的天线二极管。因此，半导体装置可以降低金属布线ML的布线复杂性。

在根据本发明构思的实施例的半导体装置中，通过使用设置在离子注入区域IIP上的天线二极管Da、Db1和Db2，当在使用等离子体等的半导体装置的后续工艺期间根据放电产生电荷或电流时，所产生的电荷或电流可以被放电到天线二极管Da、Db1和Db2，从而使对栅极结构GSn和GSp的损坏最小化。

图9是示出根据本发明构思的实施例的半导体装置的剖视图。图10是示出根据本发明构思的实施例的半导体装置的剖视图。

参照图9，根据示例实施例的半导体装置可以包括形成在半导体基底PSUB上的各种类型的晶体管LV、MV和HV。例如，多个晶体管LV、MV和HV之中的与天线二极管D之中的设置在多个阱区域之间的天线二极管D相邻的晶体管可以是低压晶体管LV。包括在半导体装置中的天线二极管D可以用于保护低压晶体管LV的栅极氧化物层Gox1。然而，这仅是示例实施例，本发明构思可以不限于此。例如，天线二极管D还可以用于保护除了低压晶体管LV之外的晶体管MV和HV的栅极氧化物层Gox2和Gox3的目的。

晶体管LV、MV和HV可以通过由浅沟槽隔离(STI)工艺或深沟槽隔离(DTI)工艺形成的器件分离区域TRN而彼此分离。

器件分离区域TRN可以在半导体基底PSUB中限定有源区域ACT。器件分离区域TRN可以包括在相邻的有源区域ACT之间在半导体基底PSUB中延伸得较深的区域，但是本发明构思不限于此。器件分离区域TRN可以由绝缘材料形成，并且可以包括例如氧化物、氮化物或其组合。

有源区域ACT在半导体基底PSUB中由器件分离区域TRN限定，并且可以设置为在第三方向(例如，X方向)上延伸。设置在栅极结构GS1、GS2和GS3的两侧上的有源区域ACT可以用作源区/漏区。

同时，在根据本发明构思的实施例的半导体装置中，除了设置在栅极结构GS1、GS2和GS3的两侧上的有源区域ACT之外的有源区域ACT可以用作用于形成天线二极管的区域。

在一些实施例中，有源区域ACT可以具有包括杂质的掺杂区域。然而，有源区域ACT的形状可以不限于其中有源区域ACT具有如所示出的平坦上表面的结构。

有源区域ACT可以由外延层形成，并且可以包括例如硅(Si)、硅锗(SiGe)或碳化硅(SiC)。此外，有源区域ACT还可以包括诸如砷(As)和/或磷(P)的杂质。在示例实施例中，有源区域ACT可以包括多个区域，所述多个区域包括具有不同浓度的元素和/或掺杂元素。

栅极结构GS1、GS2和GS3可以设置为在有源区域ACT的顶部上与有源区域ACT叠置并且在第三方向上延伸。晶体管的沟道区可以形成在与栅极结构GS1、GS2和GS3叠置的有源区域ACT中。栅极结构GS1、GS2和GS3可以包括栅极绝缘层、栅电极层、栅极间隔件层和栅极覆盖层。然而，每个晶体管中包括的栅极结构GS的形状和构造可以不限于所示出的形状和构造。

栅极氧化物层Gox1、Gox2和Gox3可以设置在其上形成有晶体管的半导体基底PSUB上。同时，栅极氧化物层Gox1、Gox2和Gox3的厚度可以根据晶体管的类型而变化。在根据本发明构思的实施例的半导体装置中，多个天线二极管D可以应用于各种类型的晶体管。

因此，设置在多个天线二极管D中的任意一个天线二极管上的栅极氧化物层Gox1、Gox2和Gox3的厚度可以与设置在多个天线二极管D之中的另一个天线二极管上的栅极氧化物层Gox1、Gox2和Gox3的厚度不同。例如，与使用天线二极管D的低压晶体管LV对应的栅极氧化物层Gox1的厚度可以小于与使用其它天线二极管D的其它晶体管MV和HV对应的栅极氧化物层Gox2和Gox3的厚度。

尽管在图9中未示出，但是多个天线二极管D可以连接到穿过栅极氧化物层Gox1、Gox2和Gox3的接触件。接触件可以通过金属布线电连接到与接触件相邻的晶体管的栅极结构GS1、GS2和GS3。

参照图10，在根据本发明构思的实施例的半导体装置中，多个天线二极管D中的至少一个可以形成为与离子注入区域IIP部分地叠置。

例如，与第一栅极结构GS1对应的第一栅极氧化物层Gox1的厚度、与第二栅极结构GS2对应的第二栅极氧化物层Gox2的厚度以及它们之间的栅极氧化物层Goxm的厚度可以不同。可以在具有不同厚度的栅极氧化物层Goxm和Gox2下面形成任意一个天线二极管D。在这种情况下，离子注入区域IIP可以与对应的天线二极管D部分地叠置。

然而，图9和图10中所示的半导体装置的结构和形状仅仅是示例，本发明构思可以不受限制。例如，半导体装置还可以包括另外的构件，半导体装置的一些组件可以省略，并且半导体装置的一些组件的形状可以改变。

图11是示出根据本发明构思的实施例的半导体装置的应用示例的俯视图。

参照图11，根据示例实施例的半导体装置可以包括垫区域PAD、离子注入区域IIP、多个阱区域WELL和多个天线二极管D。垫区域PAD可以是其中形成有用于输入和输出控制信号和数据的多个垫的区域。上面参照图5至图10描述的半导体装置的特性可以应用于离子注入区域IIP、多个阱区域WELL和多个天线二极管D。

同时，尽管可以变形以根据示例实施例而应用，但是离子注入区域IIP、多个阱区域WELL和多个天线二极管D可以实现形成在电路区域中的各种半导体装置。也就是说，多个天线二极管D可以防止对形成在多个阱区域WELL中的半导体器件(例如，晶体管)的损坏。

图12至图14是示出包括在根据本发明构思的实施例的半导体装置中的天线二极管的特性的图。

参照图12至图14，包括在根据本发明构思的实施例的半导体装置中的天线二极管D可以通过P+掺杂区域和N+掺杂区域的结合形成。天线二极管D可以包括第二导电类型杂质，例如N+掺杂剂。

一起参照图8，形成在第一阱区域PWELL中的第一天线二极管Da可以与第一阱区域PWELL形成基于PN结的齐纳(Zener)二极管。同时，形成在离子注入区域IIP上的第二天线二极管Db1和Db2可以与离子注入区域IIP形成基于PN结的齐纳二极管。

示出了PN结二极管的模型的图12示出了被施加二极管电压Vd的P+掺杂区域和N+掺杂区域，以及它们之间的耗尽区。二极管电压Vd可以与P+掺杂区域与N+掺杂区域之间的由栅电极中累积的电荷(例如，正电荷)形成的电势差对应。

当正电荷在栅电极中累积时，可以进行模拟，从而通过包括导体的N+掺杂区域和金属布线ML提供正电压作为二极管电压Vd。因此，随着在栅电极中累积的正电荷的数量增加，反向施加的二极管电压Vd的大小也可以增大。

图13可以是在二极管电压Vd为0V的状态下的PN结二极管的能带图。当未向高浓度PN结二极管施加偏置电压时，导带能级Ec、价带能级Ev和费米能级Ef可以如图13中所示。在这种情况下，在移除偏置的状态下，费米能级Ef的两侧可以如图13中所示地具有相同的值。

图14可以是当二极管电压Vd低于击穿电压VB时的能带图。换言之，图14中所示的能级可以是在反向施加的二极管电压Vd的绝对值大于击穿电压VB的情况下的能级。在这种情况下，P+掺杂区域中的费米能级Ef和N+掺杂区域中的费米能级Ef可以变化。

当反向电压大于击穿电压VB时，反向偏置电压会增加而在耗尽区中形成非常高的电场。耗尽区的能带的弯曲程度可能因为电场强度大而增加。在这种情况下，耗尽区中的能带会是薄的，并且会容易发生电荷的带间隧穿。因此，当反向电压大于击穿电压VB时，会流过大电流。

在根据本发明构思的实施例的半导体装置中，天线二极管可以通过将N+掺杂区域接合到P+掺杂区域的上部而形成具有相对低的击穿电压的齐纳二极管。同时，可以通过将高浓度的离子注入掺杂区域中来增加屈服(yielding)时的载流子浓度。因此，即使在天线二极管中累积的电荷量大，旁路电流的上限也高，从而可以快速地去除累积的电荷。

图15是示出根据示例实施例的包括半导体装置的电子装置的框图。

图15中所示的根据实施例的电子装置1000可以包括显示器1010、输入/输出(I/O)单元1020、存储器1030、端口1040、处理器1050等。此外，电子装置1000还可以包括有线/无线通信装置、电源装置等。在图15中所示的组件之中，端口1040可以是为电子装置1000与视频卡、声卡、存储卡、USB装置等通信而提供的装置。除了通用的台式计算机或膝上型计算机之外，电子装置1000可以是包括智能电话、平板PC、智能可穿戴装置等的概念。

处理器1050可以执行特定操作、指令、任务等。处理器1050可以是中央处理单元(CPU)或微处理器单元(MCU)，并且可以通过总线1060与连接到端口1040的其它装置以及显示器1010、I/O单元1020和存储器1030通信。

存储器1030可以是用于存储电子装置1000的操作所需的数据或多媒体数据的存储介质。存储器1030可以是具有如上面参照图5描述的COP结构的NAND闪存。然而，这仅是示例实施例，本发明构思可以不受限制，并且存储器1030可以具有包括具有不同结构和配置的非易失性存储器或诸如随机存取存储器(RAM)的易失性存储器的概念。此外，存储器1030可以包括作为存储装置的固态驱动器(SSD)、硬盘驱动器(HDD)和光盘驱动器(ODD)中的至少一种。

根据本发明构思的实施例的半导体装置可以应用于包括通过半导体工艺形成的晶体管的组件，诸如显示器1010、I/O单元1020、存储器1030和处理器1050。也就是说，为了在使阱区域之间的间隔的增加最小化的同时提供电连接到晶体管的栅极结构的天线二极管，可以将天线二极管设置于形成在阱区域之间的离子注入区域的顶部上。此外，晶体管的栅极结构可以连接到最相邻的天线二极管，以降低金属布线的复杂性。

在根据本发明构思的实施例的半导体装置中，通过在离子注入区域上形成天线二极管，可以在使阱区域之间的间隙的增加最小化的同时设置用于保护低压晶体管的栅极氧化物层的天线二极管。

在根据本发明构思的实施例的半导体装置中，可以在使具有COP(外围上单元)结构的存储器半导体装置中的外围电路的阱区域的面积的增加最小化的同时设置天线二极管，在COP(外围上单元)结构中，在制造工艺期间产生大量等离子体。

在根据本发明构思的实施例的半导体装置中，可以通过在离子注入区域上形成天线二极管来降低连接到天线二极管的金属布线的复杂性。

由天线二极管保护的结构不必是栅极氧化物或栅极结构，而可以是当暴露于等离子体时可能遭受损坏的器件的任何层或部分。半导体装置不必是COP(外围上单元)结构，而可以是可以受益于这里的示例实施例的任何接合的多晶圆近似物(bonded multi-waferapproach)或者任何3D NAND结构(例如，CMOS下阵列、外围下单元阵列等)、2D NAND或4DNAND。

由于预见了其中天线二极管可以证明是有帮助的其它半导体装置(诸如具有许多金属层的半导体装置)或者在制造期间可能遭受等离子体劣化的其它类型的存储器(NOR闪存、RAM(例如DRAM、eDRAM、SRAM、STT-MRAM、FeRAM、NRAM、ReRAM、OxRAM、CBRAM、MRAM、PCRAM)、XPoint、eFlash等)，因此半导体装置根本不需要是NAND器件(SLC、MLC、TLC、QLC等)。

如这里的示例实施例中的包括NAND装置的固态驱动器可以是计算机的内部固态硬盘驱动器、外部SSD硬盘驱动器或USB密钥、蜂窝电话、平板电脑、视频游戏控制台、企业家服务器系统、数据中心等中的SSD或者具有固态硬盘驱动器的其它电子装置或存储配置。

虽然在上面已经示出并描述了示例实施例，但是对于本领域技术人员而言将明显的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。