单晶硅局域SOI衬底、光电器件及制备方法

技术领域

本发明属于半导体材料与器件领域，特别是涉及一种单晶硅局域SOI衬底、光电器件及制备方法。

背景技术

光电集成技术是未来信息产业发展的关键技术之一，是实现芯片小型化、克服信号延迟及突破摩尔定律瓶颈的关键技术方案。现阶段光电集成的方案是将电芯片和光芯片做在不同的芯片上，然后通过引线、倒装焊、2.5D/3D等技术实现光电互联。在同一衬底上采用标准CMOS工艺实现电芯片与光芯片的单片集成，能有效提升芯片集成度与芯片速率，同时降低工艺成本，是光电集成芯片的重要发展方向之一。然而，作为微电子芯片(Intel、Apple、Nvidia CPU/GPU、全电脑内存、闪存等)的主导制造平台，体硅CMOS工艺中缺乏一种具有合适光学性能的半导体材料来实现大块的有源无源光子功能。到目前为止，所有将光芯片集成到CMOS中的努力都局限于绝缘体上的硅(SOI)材料商。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种单晶硅局域SOI衬底、光电器件及制备方法，用于解决现有技术中基于多晶硅SOI材料制备的光芯片性能难以提高的问题。

为实现上述目的及其他相关目的，本发明提供一种单晶硅局域SOI衬底的制备方法，所述制备方法包括步骤：1)提供一硅衬底，在所述硅衬底上刻蚀出局域SOI区域槽；2)于所述局域SOI区域槽及所述硅衬底表面沉积介质层，并进行化学机械抛光工艺形成平坦表面，所述平坦表面显露所述硅衬底表面；3)沉积非晶硅层于所述硅衬底及所述介质表面，并通过热退火固相外延工艺使所述非晶硅层重新结晶形成覆盖于所述硅衬底及介质层表面的单晶硅层，以形成所述单晶硅局域SOI衬底。

可选地，所述局域SOI区域槽的深度介于1微米～10微米之间。

可选地，步骤2)采用化学气相沉积工艺于所述局域SOI区域槽及所述硅衬底表面沉积介质层，所述介质层的厚度大于所述局域SOI区域槽的深度，所述介质层的材料包括二氧化硅、氮氧化硅及氮化硅中的一种。

可选地，步骤3)采用磁控溅射方法或化学气相沉积方法沉积非晶硅层于所述硅衬底表面，所述非晶硅层的厚度介于50纳米～5000纳米之间。

可选地，步骤3)所述热退火固相外延工艺的退火温度介于500～1200℃之间，退火时间介于0.5分钟～120分钟。

本发明还提供一种基于单晶硅局域SOI衬底的光电器件的制备方法，所述制备方法包括步骤：1)采用单晶硅局域SOI衬底的制备方法制备单晶硅局域SOI衬底；2)于所述硅衬底及其上方的单晶硅层制备电学器件，于所述介质层上的单晶硅层上制备光学器件。

可选地，所述电学器件包括半导体晶体管、二极管、电阻及电容中的一种或多种，所述光学器件包括光波导、有源器件及无源器件中的一种或多种。

本发明还提供一种单晶硅局域SOI衬底，包括：硅衬底，所述硅衬底上具有局域SOI区域槽；介质层，填充于所述局域SOI区域槽中；以及单晶硅层，覆盖于所述硅衬底及所述介质层表面。

可选地，所述局域SOI区域槽的深度介于1微米～10微米之间。

可选地，所述介质层的材料包括二氧化硅、氮氧化硅及氮化硅中的一种。

可选地，所述非晶硅层的厚度介于50纳米～5000纳米之间。

本发明还提供一种基于单晶硅局域SOI衬底的光电器件，包括：单晶硅局域SOI衬底；电学器件，制备于所述硅衬底及其上方的单晶硅层上；光学器件，制备于所述介质层上的单晶硅层上。

可选地，所述电学器件包括半导体晶体管，所述光学器件包括光波导、有源器件及无源器件。

如上所述，本发明的晶硅局域SOI衬底、光电器件及制备方法，具有以下有益效果：

第一，与在SOI衬底上集成光电器件方案相比，本发明可以在体硅及局域SOI上实现光电器件集成，即可以体硅上集成电学器件，在局域SOI上集成光学器件，具有更优的电学性能以及更低的成本。

第二，与现有体硅上多晶硅局域SOI方案相比，本发明通过特殊的固相外延工艺，可实现单晶硅局域SOI，能有效提升光学器件性能。

附图说明

图1显示为本发明实施例的基于单晶硅局域SOI衬底的光电器件的制备方法的步骤流程示意图。

图2～图9显示为本发明实施例的基于单晶硅局域SOI衬底的光电器件的制备方法各步骤所呈现的结构示意图。

元件标号说明

101 硅衬底

102 局域SOI区域槽

103 介质层

104 非晶硅层

105 单晶硅层

106 电学器件

107 光学器件

S11～S14 步骤1)～步骤4)

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

经研究发现，可以通过在二氧化硅(SiO

如图1及图2～图9所示，本实施例提供一种单晶硅局域SOI衬底、基于单晶硅局域SOI衬底的光电器件的制备方法，所述制备方法包括步骤：

如图1及图2～图3所示，首先进行步骤1)S11，提供一硅衬底101，在所述硅衬底101上刻蚀出局域SOI区域槽102。

例如，可以采用光刻工艺在所述硅衬底101(如单晶硅晶圆等)中定义出局域SOI区域槽102，然后采用刻蚀工艺在所述硅衬底101上刻蚀出所述局域SOI区域槽102，所述局域SOI区域槽102的深度可以介于1微米～10微米之间，上述深度范围可以保证后续介质层103的具有足够的隔离效果的同时，避免区域槽深度过大而导致刻蚀成本的增加。在本实施例中，所述开孔深度为2.2微米。所述局域SOI区域槽102的宽度可以依据后续器件所需面积进行确定，如10微米～100微米等，当然，所述局域SOI区域槽102的深度及宽度可以依据实际需求进行选择，并不限于此处所列巨的示例。

更进一步地，可以在刻蚀出所述局域SOI区域槽102后，对硅衬底101进行氧化及清洗等步骤，使所述局域SOI区域槽102顶部的硅衬底101顶部尖角变为圆角，以提高器件的抗压及抗击穿能力。

如图1及图4～图6所示，然后进行步骤2)S12，于所述局域SOI区域槽102及所述硅衬底101表面沉积介质层103，并进行化学机械抛光工艺形成平坦表面，所述平坦表面显露所述硅衬底101表面。

例如，可以采用化学气相沉积工艺于所述局域SOI区域槽102及所述硅衬底101表面沉积介质层103，所述介质层103的厚度大于所述局域SOI区域槽102的深度，所述介质层103的材料包括二氧化硅、氮氧化硅及氮化硅中的一种。在本实施例中，所述介质层103的厚度为2.3微米～2.8微米，略大于所述局域SOI区域槽102的深度，以保证所述介质层103能填满所述局域SOI区域槽102，有利于后续抛光工艺的进行，且使得抛光工艺所需时间较短。

如图4～图5所示，由于介质层103的沉积具有沟槽填充，因此，位于硅衬底101上的介质层103厚度会大于位于局域SOI区域槽102上方的介质层103厚度，在本实施例中，可以先通过第一步光刻刻蚀工艺去除硅衬底101上方厚度较大的介质层103，减小介质层103表面高度差，然后再通过化学机械抛光工艺形成平坦表面，可以大大提高表面平坦度及提高效率。

如图1及图7～图8所示，接着进行步骤3)S13，沉积非晶硅层104于所述硅衬底101及所述介质103表面，并通过热退火固相外延工艺使所述非晶硅层104重新结晶形成覆盖于所述硅衬底101及介质层103表面的单晶硅层105，以形成所述单晶硅局域SOI衬底，如图8所示。

例如，可以采用磁控溅射方法或化学气相沉积方法沉积非晶硅层104于所述硅衬底101表面，所述非晶硅层104的厚度介于50纳米～5000纳米之间。在本实施例中，采用磁控溅射方法沉积非晶硅层104于所述硅衬底101表面，所述非晶硅层104的厚度为220纳米。

所述热退火固相外延工艺的退火温度介于500～1200℃之间，退火时间介于0.5分钟～120分钟，在退火过程中，位于所述硅衬底101表面的所述非晶硅层104首先发生纵向的固相外延，形成单晶硅，然后基于该单晶硅朝所述介质层103上方的非晶硅发生横向的固相外延，从而在介质层103上形成单晶硅层105。在本实施例中，固相外延的退火温度为700℃，退火时间为5分钟。

如图1及图9所示，最后进行步骤4)S14，于所述硅衬底101及其上方的单晶硅层105制备电学器件106，于所述介质层103上的单晶硅层105上制备光学器件107。

例如，所述电学器件106可以为所述电学器件包括半导体晶体管、二极管、电阻及电容等，如N型金属半导体场效应晶体管、P型金属半导体场效应晶体管、CMOS器件等，所述光学器件107可以为光波导、有源器件及无源器件等。

如图8所示，本实施例还提供一种单晶硅局域SOI衬底，包括：硅衬底101，所述硅衬底101上具有局域SOI区域槽102；介质层103，填充于所述局域SOI区域槽102中；以及单晶硅层105，覆盖于所述硅衬底101及所述介质层103表面。例如，所述局域SOI区域槽102的深度介于1微米～10微米之间。所述介质层103的材料包括二氧化硅、氮氧化硅及氮化硅中的一种。所述非晶硅层104的厚度介于50纳米～5000纳米之间。

如图9所示，本实施例还提供一种基于单晶硅局域SOI衬底的光电器件，所述光电器件包括：如上所述的单晶硅局域SOI衬底；电学器件106，制备于所述硅衬底101及其上方的单晶硅层105上；以及光学器件107，制备于所述介质层103上的单晶硅层105上。

例如，例如，所述电学器件106可以为所述电学器件包括半导体晶体管、二极管、电阻及电容等，如N型金属半导体场效应晶体管、P型金属半导体场效应晶体管、CMOS器件等，所述光学器件107可以为光波导、有源器件及无源器件等。

本发明与在SOI衬底上集成光电器件方案相比，本发明可以在体硅及局域SOI上实现光电器件集成，即可以体硅上集成电学器件106，在局域SOI上集成光学器件107，具有更优的电学性能以及更低的成本。与现有体硅上多晶硅局域SOI方案相比，本发明可实现单晶硅局域SOI，能有效提升光学器件107性能。

如上所述，本发明的晶硅局域SOI衬底、光电器件及制备方法，具有以下有益效果：

第一，与在SOI衬底上集成光电器件方案相比，本发明可以在体硅及局域SOI上实现光电器件集成，即可以体硅上集成电学器件，在局域SOI上集成光学器件，具有更优的电学性能以及更低的成本。

第二，与现有体硅上多晶硅局域SOI方案相比，本发明可实现单晶硅局域SOI，能有效提升光学器件性能。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。