一种半导体器件及其制备方法

技术领域

本发明总体上涉及半导体领域，具体的，涉及一种半导体器件及其制备方法。

背景技术

NAND存储器件是具有功耗低、质量轻且性能佳的非易失存储产品，在电子产品中得到了广泛的应用。平面结构的NAND器件已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D NAND存储器。在3D NAND存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的存储器结构。

3D NAND现有设计是同心圆，通常在沟道孔里面依次填上阻挡层，电荷捕获层，隧穿层和沟道层，最后同心圆里面填实介质层，从而由上而下形成连续的电荷俘获存储器。这样的好处是能够最小开支下通过增加同心圆的密度和叠加层数就能最大限度地提升存储密度。

近年来，如何提升3D NAND的存储密度，是当前亟待解决的问题。

发明内容

本发明提供一种半导体器件及其制备方法，旨在为高存储密度的NAND存储器件提供可靠的金属互联结构，实现对每个存储单元的单独控制。

一方面，本发明提供一种半导体器件，包括：

衬底；

位于所述衬底上的堆叠层；

在垂直所述衬底的第一纵向贯穿所述堆叠层、且在平行于所述衬底的第一横向延伸的至少两条栅线狭缝；

在所述第一纵向贯穿所述堆叠层、且位于相邻两条所述栅线狭缝之间与所述栅线狭缝平行的多行存储串，每个所述存储串包括多个子存储串；

在平行于所述衬底的第二横向延伸的多条位线，在相邻两条所述栅线狭缝之间、每条所述位线连接两个所述子存储串；

位于所述第一横向的顶部选择栅沟槽，所述顶部选择栅沟槽位于连接在一条所述位线的两个所述子存储串之间。

进一步优选的，所述存储串在平行于所述衬底的截面为具有四个花瓣的花瓣形，每个所述存储串包括四个所述子存储串，每个所述子存储串对应一个所述花瓣。

进一步优选的，所述多行存储串包括靠近所述栅线狭缝的第一行和第三行、以及位于所述第一行和第三行之间的第二行；所述第一行与所述第三行中的各存储串、相对于所述第二行中的各存储串，在所述第一横向上向同一方向偏移特定距离，且所述特定距离为相邻两条所述位线之间的距离。

进一步优选的，所述第二行的一个所述存储串中，两个所述子存储串连接一条所述位线；所述第一行的一个所述子存储串、与所述第三行的一个所述子存储串连接一条所述位线。

进一步优选的，所述多条位线包括从左至右的第一条、第二条、第三条、第四条、第五条和第六条；在所述第一行和所述第三行的一个所述存储串中，四个所述子存储串分别连接所述第二条、第三条、第五条和第六条位线；在所述第二行的一个所述存储串中，四个所述子存储串中的两个连接所述第一条位线，另两个连接所述第四条位线。

进一步优选的，每个所述子存储串包括一个子沟道层，每个所述存储串包括四个所述子沟道层、以及与每个所述子沟道层分别连接的子接触栓塞。

进一步优选的，一个所述存储串的四个所述子接触栓塞被两条交叉的栓塞隔槽所分隔，所述两条栓塞隔槽包括位于所述第一横向的第一栓塞隔槽、以及与所述第一栓塞隔槽交叉的第二栓塞隔槽。

进一步优选的，所述子接触栓塞通过金属触点与所述位线连接。

进一步优选的，所述多行存储串包括靠近所述栅线狭缝的第一行和第三行、以及位于所述第一行和第三行中间的第二行；所述顶部选择栅沟槽、与所述第二行存储串上的第一栓塞隔槽，在所述第二横向上的位置相同。

另一方面，本发明提供一种半导体器件的制备方法，包括：

提供衬底；

形成位于所述衬底上的堆叠层；

形成在垂直所述衬底的第一纵向贯穿所述堆叠层、且在平行于所述衬底的第一横向延伸的至少两条栅线狭缝；

形成在所述第一纵向贯穿所述堆叠层、且位于相邻两条所述栅线狭缝之间与所述栅线狭缝平行的多行存储串，每个所述存储串包括多个子存储串；

在所述第一横向形成顶部选择栅沟槽，所述顶部选择栅沟槽位于连接到一条位线的两个所述子存储串之间；

形成在平行于所述衬底的第二横向延伸的多条位线，在相邻两条所述栅线狭缝之间、每条所述位线连接两个所述子存储串。

进一步优选的，所述存储串在平行于所述衬底的截面为具有四个花瓣的花瓣形，每个所述存储串包括四个所述子存储串，每个所述子存储串对应一个所述花瓣。

进一步优选的，形成所述多行存储串的步骤包括：形成靠近所述栅线狭缝的第一行和第三行、以及位于所述第一行和第三行之间的第二行，所述第一行与所述第三行中的各存储串、相对于所述第二行中的各存储串，在所述第一横向上向同一方向偏移特定距离，且所述特定距离对应于相邻两条所述位线之间的距离。

进一步优选的，形成多条所述位线的步骤包括：将所述第二行的一个所述存储串中的两个所述子存储串连接到一条所述位线；将所述第一行的一个所述子存储串、与所述第三行的一个所述子存储串，连接到一条所述位线。

进一步优选的，形成多条所述位线的步骤包括：形成从左至右的第一条、第二条、第三条、第四条、第五条和第六条位线，在所述第一行和所述第三行的一个所述存储串中，四个所述子存储串分别连接所述第二条、第三条、第五条和第六条位线；在所述第二行的一个所述存储串中，四个所述子存储串中的两个连接所述第一条位线，另两个连接所述第四条位线。

进一步优选的，每个所述子存储串包括一个子沟道层，所述制备方法还包括：形成与每个所述子沟道层分别连接的子接触栓塞。

进一步优选的，还包括：形成两条交叉的栓塞隔槽，所述两条栓塞隔槽将一个所述存储串的四个所述子接触栓塞分隔，所述两条栓塞隔槽包括位于所述第一横向的第一栓塞隔槽、以及与所述第一栓塞隔槽交叉的第二栓塞隔槽。

进一步优选的，形成位于所述子接触栓塞上的金属触点，所述金属触点与所述位线连接，以实现所述子接触栓塞与所述位线的连接。

进一步优选的，形成所述多行存储串的步骤包括：形成靠近所述栅线狭缝的第一行和第三行、以及位于所述第一行和第三行中间的第二行；所述顶部选择栅沟槽、与所述第二行存储串上的第一栓塞隔槽，在所述第二横向上的位置相同。

本发明的有益效果：本发明通过将一个存储串分成多个子存储串，每个子存储串都有独立的子沟道层，同时将多个存储串在第一横向排成位于两条栅线缝隙之间的多行，使一条位线连接两个子存储串，然后通过顶部选择栅沟槽将所述两个子存储串隔开，从而使一条位线可以单独控制一个子存储串，从而提升半导体器件的存储密度。

附图说明

下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。

图1是本发明实施例提供的半导体器件的俯视结构示意图；

图2是图1中半导体器件在A-A1处的截面结构示意图；

图3是图1中位于第二行的存储串的俯视结构示意图；

图4是本发明实施例提供的具有掩模版的半导体器件的俯视结构示意图；

图5是图2中半导体器件在C-C1处的截面结构示意图；

图6是图1中半导体器件在B-B1处的截面结构示意图；

图7是本发明实施例提供的半导体器件的制备方法的流程示意图；

图8a-8b是本发明实施例提供的半导体器件的制备方法中在A-A1处的截面结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。

应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。

如本文所使用的，术语“层”是指具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上方和/或其下方具有一个或多个层。层可以包括多个层，例如，互连层可以包括一个或多个导体和接触层和一个或多个电介质层。

如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”标称地指垂直于衬底的横向表面。

如本文所使用的，“第一纵向”是指垂直于衬底的方向，“第一横向”是指与衬底平行的任一方向，“第二横向”是指与衬底平行，且与所述第一横向垂直的方向。

需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。

请参阅图1和图2，图1是本发明实施例提供的半导体器件的俯视结构示意图，图2是图1中半导体器件在A-A1处的截面结构示意图。

如图2所示，该半导体器件100包括衬底10，位于衬底10上的堆叠层20，在垂直衬底10的第一纵向贯穿堆叠层20的至少两条栅线狭缝(Gate Line Slit，GLS)30，在第一纵向贯穿堆叠层20的多个存储串40。堆叠层20包括顶部选择栅极(Top Selective Gate,TSG)201，以及位于TSG201上的顶部绝缘层21，还包括位于TSG201下方的控制栅极和绝缘层。

如图1所示，该栅线缝隙30在平行于衬底10的第一横向延伸。多个存储串40位于相邻两条栅线狭缝30之间，且排列成多行，多行存储串40与栅线狭缝30平行。其中，每个存储串40包括多个子存储串41。其中，多行存储串40包括靠近栅线狭缝30的第一行和第三行、以及位于所述第一行和第三行中间的第二行。

请一并参阅图3，图3是图1中位于第二行的存储串的俯视结构示意图。优选的，该存储串40为具有四个花瓣的花瓣形，一个存储串40包括四个子存储串41，每个子存储串41对应一个花瓣。一个存储串40包括四个子沟道层(channellayer)412及与所述每个子沟道层412分别连接的一个子接触栓塞(plug)413。四个子沟道层412是相互隔开的，四个子接触栓塞413也是相互隔开的，分隔的方法会在下文制备方法中进行说明。

其中，子接触栓塞413可以位于子沟道层412的内侧面，也可以位于子沟道层412的内侧面和上表面。子沟道层412一般为多晶硅材料，子接触栓塞413的材料可以与子沟道层412相同，为多晶硅材料，也可以为其他导电材料，作用是与所述子沟道层412实现电连接，增加子沟道层412上表面的可接触面积。因为在实际工艺中，在一个存储串40中，一个子沟道层412上表面积非常小，若子沟道层412直接连接到上部的金属互联层时会出现错位导致接触不良，而子沟道层412通过子接触栓塞413则可增大与金属互联层之间的接触面积，从而减少错位或者接触不良的情况。形成子接触栓塞413，在进行金属互联时，子沟道层412和子接触栓塞413的上表面都可以作为连接触点。

具体的，每个子存储串41包括外围的存储层411，位于存储层411内的子沟道层412，位于子沟道层412内的子接触栓塞413。需要说明的是，由于图1中的结构较紧凑，存储串40的具体结构就没有全部在图1中标出。其中，存储层411可包含隧穿层、电荷捕获层和阻挡层。

在本实施例中，四个子接触栓塞413被两条交叉的栓塞隔槽70分隔，一个子接触栓塞413与一个子沟道层412连接。该栓塞隔槽70包括位于第一横向的第一栓塞隔槽71、以及与第一栓塞隔槽71交叉的第二栓塞隔槽72。请参阅图4，图4是本发明实施例提供的具有掩模版的半导体器件的俯视结构示意图，该栓塞隔槽70是利用栓塞隔槽掩模版80形成的，该栓塞隔槽掩模版80包括在第一横向延伸的第一掩模版81、及在第二横向延伸的第二掩模版82，其中第二掩模版82出于存储串40的排布情况而呈折线状。图2中示出了在A-A1处的第一栓塞隔槽71，该第一栓塞隔槽71将子接触栓塞413分隔。且该子接触栓塞413和第一栓塞隔槽71位于介质层414上方。请参阅图5，图5示出了图2中半导体器件100在C-C1处的截面结构示意图，该介质层414填充在存储串40中，分隔四个子沟道层412。

请继续参阅图1，该半导体器件100还包括在平行于衬底10的第二横向延伸的多条位线50，在相邻两条栅线狭缝30之间、每条位线50连接两个子存储串41，这两个子存储串41可以属于同一个存储串，也可以属于不同的存储串。其中，子存储串41通过金属触点42与位线50实现连接。如上所述，金属触点42既可以位于子沟道层412上方，也可以位于子接触栓塞413的上方。请参阅图6，图6示出了图1中B-B1处的截面结构示意图，目的是为了显示出该位置金属触点42与位线50的连接。

可选的，多行存储串40不限于图1中的三行存储串40，还可以有更多行。对应的，一条位线50不限于连接两个子存储串41。若一条位线50连接有更多的子存储串41，那么下段中TSG Cut60的数量也需相应增加。可选的，存储串40中的子存储串41也不限于本实施例中的四个子存储串。

请继续参阅图3，该半导体器件100还包括位于第一横向延伸的顶部选择栅沟槽(Top Selective Gate Cut,TSG Cut)60，所述TSG Cut60位于连接在一条位线50的两个子存储串41之间。图3显示出了TSG Cut60切割TSG201，将连在一条位线50上的两个子存储串41分隔开，可以实现一条位线50单独控制一个子存储串41。在本实施例中，只要TSG Cut60位于连接在一条位线50的两个子存储串41之间，任何位置都可以。

在图3的实施例中，所述TSG Cut60、与所述第二行存储串40上的第一栓塞隔槽71，在所述第二横向上的位置相同，例如TSG Cut60与第一栓塞隔槽71都位于第二行存储串40的中间，但它们在第一纵向上的深度不同(如图2所示)，TSG Cut60是一直切到TSG201。第一栓塞隔槽71的深度与子接触栓塞413的深度相同。其中，TSG Cut60是利用图4中的TSG Cut掩模版90形成的。

下文将具体描述存储串40的排布，以及子存储串41与位线50的连接(通过金属触点42实现连接)。

第一行的存储串和第三行的存储串、相对于第二行的存储串，在第一横向上向同一方向偏移特定距离。具体的，所述特定距离可等于相邻两条位线50之间的距离。在本实施例中，第一行的存储串和第三行的存储串、相对于第二行的存储串可以向第一横向的右边偏移相邻两条位线的距离，这样不仅可以减小空间，使存储串40之间紧密排列，还可以使金属触点42错开排列，正好两个金属触点42位于一条位线50上。将图1旋转180°，那第一行的存储串和第三行的存储串相对于第二行的存储串就是向第一横向的左边偏移相邻两条位线的距离。

其中，第二行的一个存储串40中，两个子存储串41连接同一条位线，另两个子存储串41连接另外一条位线；第一行的一个子存储串41、与第三行的一个子存储串41连接同一条位线。也就是说位线包括两种：一种位线连接第二行的两个子存储串41，另一种位线连接第一行中的一个子存储串41和第三行中的一个子存储串41。这样每条位线通过金属触点42可以连接两个子存储串41。

例如，如图1所示，多条位线50包括从左至右的第一条501、第二条502、第三条503、第四条504、第五条505和第六条506；在第一行和第三行的一个存储串40中，四个子存储串41分别连接第二条502、第三条503、第五条505和第六条位线506；在第二行的一个存储串40中，四个子存储串41中的两个连接第一条位线501，另两个连接第四条位线504。

本发明实施例提供的半导体器件100包括：在第一纵向贯穿堆叠层20、且位于相邻两条栅线狭缝30之间与栅线狭缝30平行的多行存储串40，每个存储串40包括多个子存储串41；在第二横向延伸的多条位线，在相邻两条栅线狭缝30之间、每条位线50连接两个子存储串41；位于第一横向的顶部选择栅沟槽60，所述顶部选择栅沟槽60位于连接在一条位线50的两个子存储串41之间，从而可以单独选择其中一个子存储串41，单独实现每个子存储41的读写功能。

本发明实施例还提供了一种制备上述半导体器件100的方法。请参阅图7和图8a-8b，图7是本发明实施例提供的半导体器件的制备方法的流程示意图，图8a-8b是本发明实施例提供的半导体器件的制备方法中在A-A1处的截面结构示意图。请同时结合图1-图5，该制备方法包括以下步骤S1-S6。

步骤S1：提供衬底10。

步骤S2：形成位于衬底10上的堆叠层20。

该堆叠层20包括位于顶部的TSG201和位于TSG201上的顶部绝缘层21。

步骤S3：形成在垂直衬底10的第一纵向贯穿堆叠层20、且在平行于衬底10的第一横向延伸的至少两条栅线狭缝30。

步骤S4：形成在第一纵向贯穿堆叠层20、且位于相邻两条栅线狭缝30之间与栅线狭缝30平行的多行存储串40，每个所述存储串40包括多个子存储串41。

在本实施例中，形成如图1所示的三行存储串40，一个存储串40包括四个子存储串41。其中，存储串40的排布、以及金属触点42与位线50的连接方式在此不再赘述。

如图8a所示，先在沟道孔中沉积存储层411，然后在存储层411内侧壁沉积子沟道层412，再在子沟道层412的内侧面沉积介质层414。其中，四个子沟道层412之间被介质层414隔开，如图5所示，可以利用自对准隔断法(self alignment cut)形成子沟道层412。具体的，可以先沉积沟道层，再对沟道层进行回蚀。由于存储层411为图5这种具有外凸部和拐角的结构，因此存储层411自动作为刻蚀的阻挡层，沟道层的刻蚀会逐渐向外凸部延伸，在拐角的位置刻蚀到存储层411自动停止，就可以形成相互分隔的子沟道层412，然后填充介质层414。

如图8b所示，接着刻蚀掉上面一部分介质层，并填充接触栓塞43。

如图2所示，然后将接触栓塞43分开，形成隔开的子接触栓塞413。其中，形成隔开的子接触栓塞413的方法，是利用如图4所示的栓塞隔槽掩模版80对接触栓塞43进行刻蚀，将交叉的图案转移到接触栓塞43上，形成如图3所示的栓塞隔槽70，从而可以将接触栓塞43分成四个子接触栓塞413。

步骤S5：在第一横向形成顶部选择栅沟槽60，所述顶部选择栅沟槽60位于连接到一条位线50的两个子存储串41之间。

如图2所示，形成分隔TSG201的TSG Cut60。在本实施例中，如图3所示，在第二行的存储串40的中间形成切割TSG201的TSG Cut60。如图1所示，这样可以使所有连接在一条位线50上的两个子存储串41分开，因为连接在一条位线50上的两个子存储串41正好都位于TSG Cut60两边。

步骤S6：形成在平行于衬底10的第二横向延伸的多条位线50，在相邻两条栅线狭缝30之间、每条位线50连接两个子存储串41。

如图2所示，先形成位于子沟道层412和/或子接触栓塞413上表面的金属触点42，然后在上方形成连接两个所述金属触点42的位线50。步骤S6完成后，就可以形成高存储密度的半导体器件100。

本发明实施例提供的半导体器件100的制备方法，形成了一种具有多个子存储串41的存储串40，并形成子存储串41通过金属触点42与位线50的连接，加上辅助的顶部选择栅沟槽60，可以实现每个子存储串41的单独控制，以提高半导体器件100的存储密度。

以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。