集成电路及其形成的方法

技术领域

本发明实施例涉及一种集成电路及其形成的方法。

背景技术

当今的集成电路(integrated circuit，IC)包括形成在半导体衬底(例如硅)上的数以百万计或数以十亿计的半导体器件。IC可根据应用使用许多不同类型的晶体管器件。近年来，蜂窝(cellular)及射频(radio frequency，RF)器件市场的增长已导致对RF切换器件(RF switch device)需求的显著增加，智能手机可例如在其接收链中包含10个或更多个RF切换器件，以将接收到的信号切换到适当的频带。

发明内容

本发明实施例提供一种形成集成电路的方法，包括：在衬底之上形成堆叠的栅极电极及栅极电介质；沉积覆盖所述衬底及所述栅极电极并进一步对所述栅极电极的侧壁进行衬垫的侧壁间隔件层；对所述侧壁间隔件层进行回蚀以在所述栅极电极的所述侧壁上形成侧壁间隔件，其中所述回蚀是使用包含氟化氢的刻蚀剂以小于约8埃每分钟的刻蚀速率实行；以及在所述侧壁间隔件及所述栅极电极就位的情况下对所述衬底进行掺杂，以分别在所述栅极电极的相对侧上形成一对源极/漏极区。

本发明实施例提供一种形成集成电路的方法，包括：沉积覆盖衬底的第一垫层；沉积覆盖所述第一垫层的第二垫层；使用隔离结构的图案对所述第一垫层及所述第二垫层进行图案化；在所述第一垫层及所述第二垫层就位的情况下向所述衬底中实行刻蚀，以形成位于所述衬底中且具有所述图案的沟槽，其中所述沟槽环绕器件区且对所述器件区进行划分；使用介电材料填充所述沟槽；在所述器件区上形成堆叠的栅极电极及栅极介电层；沉积覆盖所述衬底及所述栅极电极并进一步对所述栅极电极的侧壁进行衬垫的第一介电层，其中所述第一介电层的介电常数大于所述第一垫层的介电常数且小于所述第二垫层的介电常数；对所述第一介电层进行回蚀以在所述栅极电极的所述侧壁上形成侧壁间隔件；以及在所述侧壁间隔件及所述栅极电极就位的情况下对所述衬底进行掺杂，以分别在所述栅极电极的相对侧上形成一对源极/漏极区。

本发明实施例提供一种集成电路，包括：绝缘体上半导体衬底，包括上覆在绝缘体层上的器件层及位于所述绝缘体层之下的高电阻率层；一对源极/漏极区，位于所述器件层中；栅极介电层，位于所述器件层上且在横向上位于所述源极/漏极区之间；栅极电极，上覆在所述栅极介电层上；侧壁衬垫，沿所述栅极电极的侧壁及沿所述器件层的上表面设置；以及侧壁间隔件，上覆在所述器件层上，位于所述侧壁衬垫的侧壁及上表面上，其中所述侧壁间隔件具有分别位于所述栅极电极的相对侧上的一对区段，其中所述侧壁间隔件具有小于约7的介电常数，且其中所述侧壁间隔件的所述介电常数大于所述侧壁衬垫的介电常数且大于所述绝缘体层的介电常数。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1例示出具有低介电常数的侧壁间隔件的射频(RF)切换器件的一些实施例的剖视图。

图2例示出其中图1的RF切换器件位于用于RF的全耗尽型(full depletion，FD)绝缘体上半导体(semiconductor-on-insulator，SOI)衬底上的集成电路(IC)的一些实施例的剖视图。

图3A到图3E例示出图2的IC的一些替代实施例的剖视图。

图4例示出上覆在具有低介电常数的侧壁间隔件的RF切换器件上的内连结构的一些实施例的剖视图。

图5到图12例示出形成具有低介电常数的侧壁间隔件的RF切换器件的方法的一些实施例的一系列剖视图。

图13例示出与图5到图12的方法对应的一些实施例的流程图。

具体实施方式

本公开提供用于实施本公开的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所例示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。

在一些实施例中，RF切换器件包括：漏极区；源极区；栅极电极，在横向上位于漏极区与源极区之间；以及侧壁间隔件包含例如氮化硅，位于栅极电极的侧壁上。然而，氮化硅具有高介电常数，例如(举例来说)介于约7到11之间的介电常数。高介电常数会导致从栅极电极到漏极区的大的寄生电容。大的寄生电容提供从栅极电极到漏极区的泄漏路径且还会导致插入损耗(insertion loss)。因此，大的寄生电容会使整体切换性能劣化，并使电气隔离(electrical isolation)劣化。

在一些实施例中，为形成RF切换器件，在衬底上形成栅极电极。在衬底及栅极电极之上沉积包含例如氮化硅的间隔件层，且向间隔件层中实行回蚀，从而形成侧壁间隔件。此外，在一些实施例中，回蚀是由包含1重量百分比氟化氢的溶液实行。然而，这种溶液对于间隔件层的氮化硅具有高刻蚀速率，从而难以控制回蚀。这继而可能导致过刻蚀(overetching)和/或损坏RF切换器件所在的衬底。对衬底的损坏可继而导致泄漏，从而进一步使RF切换器件的整体切换性能劣化。

本申请的各种实施例涉及一种包括相对于氮化硅具有低介电常数的侧壁间隔件的RF切换器件，以及一种形成RF切换器件的方法。已经认识到，通过对侧壁间隔件采用低介电常数，从栅极电极到漏极区的寄生电容是低的。因此，在此寄生电容处的泄漏是低的且隔离是高的，从而使得RF切换器件的性能是高的。在一些实施例中，侧壁间隔件是或包含介电材料，例如碳氧氮化硅(silicon oxycarbonitride，SiOCN)、碳氧化硅(siliconoxycarbide，SiOC)、或一些其他合适的材料。已经进一步认识到，相对于氮化硅而言，包含1重量百分比氟化氢的溶液对介电材料(例如，SiOCN)具有低刻蚀速率。这样一来，可更好地控制形成RF切换器件的回蚀。这继而可减少对RF切换器件所在的衬底的过刻蚀和/或损坏，且可因此减少泄漏，从而进一步提高RF切换器件的整体切换性能。

图1例示出包括具有低介电常数的侧壁间隔件104的RF切换器件102的一些实施例的剖视图100。

在一些实施例中，RF切换器件102包括栅极电极106、栅极介电层108、侧壁间隔件104、以及一对源极/漏极区112。栅极介电层108位于栅极电极106之下且将栅极电极106与上面布置有RF切换器件102的半导体层110间隔开。半导体层110可例如为或包含硅或一些其他合适的半导体材料。侧壁间隔件104沿栅极电极106的侧壁及栅极介电层108的侧壁设置。侧壁间隔件104进一步上覆在一对源极/漏极延伸部112e上。源极/漏极延伸部112e是分别位于栅极电极106的相对侧上的所述一对源极/漏极区112的部分。源极/漏极区112以及由此的源极/漏极延伸部112e是半导体层110的掺杂区，其具有与半导体层110的邻接部分相反的掺杂类型。在一些实施例中，源极/漏极延伸部112e具有比源极/漏极区112的其他部分低的掺杂浓度。

在一些实施例中，侧壁间隔件104包含相对于氮化硅的低介电常数的侧壁间隔件介电材料。在又一些实施例中，侧壁间隔件介电材料可例如为或包括碳氧氮化硅(SiOCN)、碳氧化硅(SiOC)、或一些其他合适的材料。在其他实施例中，低介电常数处于约4.2到5.5、约4.2到4.5、约4.5到5.0、约5.0到5.5、或一些其他合适的值之间。在一些实施例中，侧壁间隔件104的低介电常数小于约6、小于约7、或一些其他合适的值。在一些实施例中，侧壁间隔件104包含硅、碳、氮及氧或者实质上由硅、碳、氮及氧构成，其中硅是侧壁间隔件104的约30到35原子百分比，碳是侧壁间隔件104的约3到10原子百分比，氮是侧壁间隔件104的约16到20原子百分比，且氧是侧壁间隔件104的约40到45原子百分比。然而，其他原子百分比和/或其他材料也是适用的。在一些实施例中，栅极介电层108具有比侧壁间隔件104高的介电常数。

此外，侧壁衬垫114对侧壁间隔件104进行衬垫并将侧壁间隔件104与栅极电极106、栅极介电层108、以及源极/漏极延伸部112e分隔开。侧壁衬垫114可例如为或包含二氧化硅或一些其他合适的材料，和/或可例如具有比侧壁间隔件104和/或栅极介电层108低的介电常数。

通过对侧壁间隔件104采用相对低的介电常数(例如，介电常数小于或等于5.5)，从栅极电极106到所述一对源极/漏极区112的漏极区的寄生电容是低的。此是由于随着介电常数降低，栅极电极106与所述一对源极/漏极区112的漏极区之间的电容降低。因此，在此寄生电容处的泄漏是低的且隔离是高的，从而使得RF切换器件102的性能是高的。另外，降低从栅极电极106到所述一对源极/漏极区112的漏极区的寄生电容还会使RF切换器件102的插入损耗减少。在又一些实施例中，例如，如果侧壁间隔件104的介电常数小于约4.2，则可增大侧壁间隔件104的刻蚀速率(例如，通过湿式刻蚀工艺)。这可能导致在制作期间对侧壁间隔件104的过刻蚀，从而降低RF切换器件102与设置在半导体层110内/之上的其他半导体器件(未示出)之间的隔离。

在一些实施例中，例如，如果侧壁间隔件104中的碳的原子百分比小于约3，则会增大侧壁间隔件104的介电常数。这可增大所述一对源极/漏极区112的漏极区与RF切换器件102的栅极电极106之间的寄生电容。在又一些实施例中，例如，如果侧壁间隔件104中氮的原子百分比大于约20，则可增大侧壁间隔件104的介电常数。这可进一步增大所述一对源极/漏极区112的漏极区与RF切换器件102的栅极电极106之间的寄生电容。在再一些实施例中，例如，如果侧壁间隔件104中氧的原子百分比小于约40，则会增大侧壁间隔件104的介电常数。这甚至可进一步增大所述一对源极/漏极区112的漏极区与RF切换器件102的栅极电极106之间的寄生电容。在替代实施例中，例如，如果侧壁间隔件104中氧的原子百分比大于约45，则通过包含约1重量百分比氟化氢的溶液对侧壁间隔件104(例如，图9的侧壁间隔件层904)进行刻蚀(例如，通过湿式刻蚀)的速率增大。这可能导致在刻蚀工艺期间对侧壁间隔件104(例如，图9的侧壁间隔件层904)的过刻蚀，从而降低RF切换器件102与设置在半导体层110内/之上的其他半导体器件(未示出)之间的隔离。

图2例示出其中图1的RF切换器件102位于绝缘体上半导体(SOI)衬底202上的集成电路(IC)的一些实施例的剖视图200。

SOI衬底202包括高电阻率层204、上覆在高电阻率层204上的富陷阱层(trap-richlayer)206、上覆在富陷阱层206上的绝缘体层208、以及上覆在绝缘体层208上的器件层210。高电阻率层204具有高电阻以减少因RF切换器件102造成的RF损耗，从而提高RF切换器件102的性能。高电阻可例如处于约1,000欧姆到10,000欧姆、约1,000欧姆到5,000欧姆、约5,000欧姆到10,000欧姆、或一些其他合适的值之间。高电阻率层204可例如为或包含硅或一些其他合适的半导体材料。

富陷阱层206包含高浓度的电子陷阱，以减少沿高电阻率层204的顶表面的寄生表面传导(parasitic surface conduction，PSC)效应。PSC效应可例如由绝缘体层208中的固定电荷引起。富陷阱层206可例如为或包含多晶硅或一些其他合适的材料。此外，富陷阱层206可例如具有约1.0微米到2.0微米、约1.0微米到1.5微米、约1.5微米到2.0微米、或一些其他合适的值的厚度。

绝缘体层208在富陷阱层206与器件层210之间提供电气隔离。在一些实施例中，绝缘体层208具有比侧壁间隔件104低的介电常数。在其他实施例中，绝缘体层208具有比侧壁间隔件104高的介电常数。绝缘体层208可例如为或包含二氧化硅和/或一些其他合适的介电材料。绝缘体层208可例如具有约1,000埃到4,000埃、约1,000埃到2,500埃、约2,500埃到4,000埃、或者一些其他合适的值的厚度。

器件层210为其中形成有RF切换器件102的半导体层。器件层210与图1的半导体层110对应。此外，器件层210足够薄以促进RF切换器件102的全耗尽。也就是说，RF切换器件102的耗尽区延伸穿过器件层210的全部厚度。由于栅极电极106是具有与位于栅极电极106正下方的器件层210的一部分相反的掺杂类型的多晶硅，耗尽区可例如形成在器件层210中。器件层210可例如具有约50纳米到100纳米、约50纳米到75纳米、约75纳米到100纳米、或一些其他合适的值的厚度。器件层210可例如为或包含硅或一些其他合适的半导体材料。在一些实施例中，器件层210与高电阻率层204是或包含相同的半导体材料。

隔离结构212延伸到器件层210中到达绝缘体层208。此外，隔离结构环绕RF切换器件102。隔离结构212在RF切换器件102与SOI衬底202上的其他器件(未示出)之间提供电气隔离。隔离结构212是或包含二氧化硅和/或一些其他合适的介电材料。隔离结构212可例如为浅沟槽隔离(shallow trench isolation，STI)结构、深沟槽隔离(deep trenchisolation，DTI)结构、和/或一些其他合适的隔离结构。

图3A到图3E例示出图2的IC的一些替代实施例的剖视图300a到300e。如图3A的剖视图300a所例示，省略了源极/漏极延伸部112e。如图3B的剖视图300b所例示，省略了侧壁衬垫114。如图3C的剖视图300c所例示，器件层210较厚，因此RF切换器件102的耗尽区局部地而不是完全地延伸穿过器件层210的厚度。如图3D的剖视图300d所例示，省略了富陷阱层206。如图3E的剖视图300e所例示，使用块状半导体衬底302代替SOI衬底202且块状半导体衬底302与图1的半导体层110对应。

尽管图3A到图3E各自例示出图2的IC的不同变型，但是图2可使用图3A到图3E中的变型的任何组合进行修改。举例来说，可省略源极/漏极延伸部112e(如图3A所示)且可省略富陷阱层206(如图3D所示)。

图4例示出具有上覆在具有低介电常数的侧壁间隔件104的RF切换器件102上的内连结构401的IC的一些实施例的剖视图400。

在一些实施例中，IC包括设置在SOI衬底202内/之上的RF切换器件102。在又一些实施例中，SOI衬底202包括高电阻率层204、上覆在高电阻率层204上的富陷阱层206、上覆在富陷阱层206上的绝缘体层208、以及上覆在绝缘体层208上的器件层210。图4的SOI衬底202可例如被例示和/或阐述为图2的SOI衬底202。此外，RF切换器件102设置在SOI衬底202的器件层210之上和/或上，和/或可被配置成图1到图3E的RF切换器件102。

在一些实施例中，器件层210可包括具有第一掺杂浓度的第一掺杂类型(例如，p型)，且RF切换器件102的所述一对源极/漏极区112可包括与第一掺杂类型相反的具有第二掺杂浓度的第二掺杂类型(例如，n型)。在一些实施例中，第一掺杂类型可为p型且第二掺杂类型可为n型，或反之亦然。在又一些实施例中，器件层210的第一掺杂浓度小于所述一对源极/漏极区112的第二掺杂浓度。在一些实施例中，栅极电极106可例如为或包含多晶硅、经掺杂的多晶硅、或金属(例如钨、氮化钛、氮化钽、钛、钽、硅化物)、另一种导电材料、或前述材料的任意组合。在一些实施例中，栅极介电层108可例如为或包含氧化物(例如二氧化硅)、高介电常数(high-k)介电材料(例如氮氧化硅、氧化铪、氮氧化铪、氧化铝铪、氧化锆)、另一种合适的介电材料、或前述材料的任意组合。如本文所使用，高介电常数介电材料是介电常数大于3.9的介电材料。

内连结构401上覆在SOI衬底202上。内连结构401包括多个导通孔402、多条导电配线404、以及内连介电结构。所述多个导通孔402及所述多条导电配线404设置在内连介电结构内且被配置成将设置在SOI衬底202内和/或SOI衬底202之上的器件电耦合到彼此和/或电耦合到另一IC(未示出)。内连介电结构包括多个层间介电(inter-level dielectric，ILD)层406及多个介电保护层408。最底层的导通孔402从最底层的导电配线404延伸到RF切换器件102的所述一对源极/漏极区112及栅极电极106。导通孔402延伸穿过介电保护层408(其可由介电材料制成和/或在IC的制造期间用作刻蚀停止层)。在一些实施例中，导通孔402和/或导电配线404可例如分别为或包含铝、铜、钨、氮化钛、氮化钽、另一种合适的导电材料、或前述材料的任意组合。在一些实施例中，ILD层406可例如为或包含氧化物(例如二氧化硅)、低介电常数介电材料、极低介电常数介电材料、另一种介电材料、或前述材料的任意组合。如本文所使用，低介电常数介电材料是介电常数小于3.9的介电材料。因此，在一些实施例中，侧壁间隔件104具有大于ILD层406的介电常数。在又一些实施例中，介电保护层408可例如为或包含氮化硅、碳化硅、氮氧化硅、另一种合适的介电材料等。因此，在一些实施例中，侧壁间隔件104具有小于介电保护层408的介电常数。

图5到图12例示出根据本公开的形成具有低介电常数的侧壁间隔件的RF切换器件的方法的一些实施例的剖视图500到1200。尽管图5到图12中所示的剖视图500到1200是参照一种方法进行阐述，然而应理解，图5到图12中所示的结构并不限于所述方法，而是可单独地独立于所述方法。此外，尽管图5到图12被阐述为一系列动作，然而应理解，这些动作不是限制性的，所述动作的次序可在其他实施例中进行更改，且所公开的方法也适用于其他结构。在其他实施例中，可整体地或部分地省略所例示和/或所阐述的一些动作。

如图5的剖视图500所例示，提供SOI衬底202。在一些实施例中，SOI衬底202包括高电阻率层204、上覆在高电阻率层204上的富陷阱层206、上覆在富陷阱层206上的绝缘体层208、以及上覆在绝缘体层208上的器件层210。在此种实施例中，SOI衬底202可被例示和/或阐述为图2的SOI衬底202。在替代实施例中，以块状半导体衬底代替SOI衬底202，其实例在图3E中。在替代实施例中，省略富陷阱层206，其实例在图3D中。

如图6的剖视图600所例示，将隔离结构212形成为从器件层210的顶表面中延伸到绝缘体层208。隔离结构212环绕器件区并对器件区进行划分。举例来说，当从上往下看时，隔离结构212可沿器件区的边界在封闭路径中横向延伸。在一些实施例中，形成隔离结构212的工艺包括：沉积(例如，通过化学气相沉积(chemical vapor deposition，CVD)工艺、物理气相沉积(physical vapor deposition，PVD)工艺、原子层沉积(atomic layerdeposition，ALD)工艺等)覆盖SOI衬底202的垫氧化物层；沉积(例如，通过CVD工艺、PVD工艺、ALD工艺等)覆盖垫氧化物层的垫氮化物层；对垫氧化物层及垫氮化物层进行图案化以形成具有隔离结构212布局的沟槽；在垫氧化物层及垫氮化物层就位的情况下，向SOI衬底202中实行刻蚀(例如，湿式刻蚀和/或干式刻蚀)，以使沟槽延伸到SOI衬底202中；沉积(例如，通过CVD工艺、PVD工艺、ALD工艺、热氧化等)填充沟槽并覆盖器件层210的介电层；向介电层的顶部中实行平坦化工艺(例如，化学机械平坦化(chemical mechanicalplanarization，CMP)工艺；以及移除垫氧化物层和/或垫氮化物层。然而，其他工艺也适用于形成隔离结构212。

如图7的剖视图700所例示，在器件区上形成堆叠的栅极电极106及栅极介电层108。如上所述，器件区是器件层210的被隔离结构212环绕并划分的区。在一些实施例中，形成栅极电极106及栅极介电层108的工艺包括：沉积(例如，通过CVD工艺、PVD工艺、ALD工艺、热氧化等)覆盖器件层210的介电层；沉积(例如，通过CVD工艺、PVD工艺、ALD工艺、溅镀、无电镀覆、电镀等)覆盖介电层的导电层；以及分别对介电层及导电层进行图案化，从而界定栅极介电层108及栅极电极106。然而，其他工艺也是适用的。举例来说，栅极电极106和/或栅极介电层108可通过高介电常数金属栅极(high-k metal gate，HKMG)替换工艺形成。在此种实施例中，图10的侧壁间隔件104可在沉积栅极电极106之前形成。

如图8的剖视图800所例示，对器件层210的顶部部分进行轻掺杂以到达栅极电极106的侧部。所述掺杂形成为一对源极/漏极延伸部112e，其具有与器件层210的邻接部分相反的掺杂类型。在替代实施例中，省略轻掺杂且不形成源极/漏极延伸部112e。在又一些实施例中，器件层210可包含第一掺杂类型(例如，p型)，且所述一对源极/漏极延伸部112e可包含与第一掺杂类型相反的第二掺杂类型(例如，n型)。在替代实施例中，省略轻掺杂且不形成源极/漏极延伸部112e。掺杂可例如采用栅极电极106(或栅极电极106上的硬掩模(未示出))作为掩模。掺杂可例如通过离子注入和/或一些其他合适的掺杂工艺来实行。

如图9的剖视图900所例示，在器件层210及栅极电极106之上沉积(例如，通过CVD工艺、PVD工艺、ALD工艺、热氧化等)侧壁衬垫层902，且侧壁衬垫层902进一步对栅极电极106的侧壁进行衬垫。在替代实施例中，省略对侧壁衬垫层902的沉积(参见例如，其中省略侧壁衬垫114的图3B、图3C及图3E)。在一些实施例中，侧壁衬垫层902可例如为或包含二氧化硅、另一种合适的介电材料、或前述材料的组合。

同样由图9的剖视图900例示，在侧壁衬垫层902之上沉积侧壁间隔件层904。在其中省略侧壁衬垫层902的实施例中，侧壁间隔件层904进一步占据侧壁衬垫层902目前所占据的空间。在一些实施例中，侧壁间隔件层904包含相对于氮化硅的低介电常数的侧壁间隔件介电材料。在又一些实施例中，侧壁间隔件介电材料可例如为或包含碳氧氮化硅(SiOCN)、碳氧化硅(SiOC)、或一些其他合适的材料。在再一些实施例中，低介电常数处于约4.2到5.5、约4.2到4.5、约4.5到5.0、约5.0到5.5、或一些其他合适的值之间。在一些实施例中，侧壁间隔件层904的低介电常数小于约6、小于约7、或一些其他合适的值。在一些实施例中，侧壁间隔件层904包含硅、碳、氮及氧或者实质上由硅、碳、氮及氧构成，其中硅是侧壁间隔件层904的约30到35原子百分比，碳是侧壁间隔件层904的约3到10原子百分比，氮是侧壁间隔件层904的约16到20原子百分比，且氧是侧壁间隔件层904的约40到45原子百分比。然而，其他原子百分比和/或其他材料也是适用的。在一些实施例中，栅极介电层108具有比侧壁间隔件层904高的介电常数和/或侧壁衬垫层902具有比侧壁间隔件层904低的介电常数。此外，侧壁间隔件层904的介电常数可例如小于针对图6阐述的垫氮化物层的介电常数和/或大于针对图6阐述的垫氧化物层的介电常数。

在一些实施例中，侧壁间隔件层904通过ALD、低压化学气相沉积(low pressurechemical vapor deposition，LPCVD)、或一些其他合适的沉积进行沉积。在又一些实施例中，侧壁间隔件层904可仅通过ALD工艺或仅通过LPCVD工艺形成。在其中通过第一ALD工艺沉积侧壁间隔件层904的一些实施例中，侧壁间隔件层904的沉积包括按照以下次序在器件层210之上依序流动以下气体：1)六氯乙硅烷(例如，Si

在一些实施例中，例如，如果侧壁间隔件层904中的碳的原子百分比小于约3，则会增大侧壁间隔件层904的介电常数。这可能增大漏极区与RF切换器件(图11的102)的栅极电极106之间的寄生电容。在一些实施例中，例如，如果侧壁间隔件层904中的碳的原子百分比大于约10，则在后续处理步骤期间可增大侧壁间隔件层904被刻蚀(例如，通过湿式刻蚀)的速率。举例来说，这可能导致在后续处理步骤期间对侧壁间隔件层904进行过刻蚀，从而降低RF切换器件(图11的102)与设置在SOI衬底202内/之上的其他半导体器件(未示出)之间的隔离。在一些实施例中，例如，如果侧壁间隔件层904中氮的原子百分比大于约20，则可增大侧壁间隔件层904的介电常数。这可进一步增大RF切换器件(图11的102)的漏极区与栅极电极106之间的寄生电容。在又一些实施例中，例如，如果侧壁间隔件层904中氧的原子百分比小于约40，则侧壁间隔件层904的介电常数会增大。这可进一步增大RF切换器件(图11的102)的漏极区与栅极电极106之间的寄生电容。在替代实施例中，例如，如果侧壁间隔件层904中氧的原子百分比大于约45，则会增大后续处理步骤期间侧壁间隔件层904被刻蚀(例如，通过湿式刻蚀)的速率。这可能导致在后续处理步骤期间对侧壁间隔件层904进行过刻蚀，从而降低RF切换器件(图11的102)与设置在SOI衬底202内/之上的其他半导体器件(未示出)之间的隔离。

在替代实施例中，侧壁间隔件层904通过第二ALD工艺进行沉积，所述第二沉积工艺包括按照以下次序在器件层210之上依序流动以下气体：1)六氯乙硅烷(例如，Si

在又一些实施例中，第二ALD工艺可省略步骤2的丙烯流动，且作为替代可包括在实行六氯乙硅烷流动之后实行抛光工艺以移除杂质。因此，在此种的实施例中，第二ALD工艺可包括：1)在器件层210之上流动六氯乙硅烷(例如，Si

如图10的剖视图1000所例示，向侧壁衬垫层(图9的902)及侧壁间隔件层(图9的904)中实行回蚀。回蚀分别从侧壁间隔件层(图9的904)及侧壁衬垫层(图9的902)形成侧壁间隔件层104及侧壁衬垫层114。在一些实施例中，回蚀包括使用刻蚀剂溶液对侧壁衬垫层(图9的902)及侧壁间隔件层(图9的904)实行湿式刻蚀工艺，所述刻蚀剂溶液包含约1重量百分比氟化氢。然而，其他百分比也适用于氟化氢。举例来说，刻蚀剂溶液可为约0.001到1.0重量百分比氟化氢。在一些实施例中，刻蚀剂溶液是其中溶剂是去离子水或一些其他合适溶剂的水溶液。在一些实施例中，回蚀在约600℃到650℃、约630℃、或一些其他合适的值的环境温度下实行。

在一些实施例中，在回蚀期间，侧壁间隔件层(图9的904)是以相对于刻蚀氮化硅的高速率较低的速率被刻蚀。在又一些实施例中，氮化硅可例如在回蚀期间以约8埃每分钟的高速率被刻蚀，而侧壁间隔件层(图9的904)可例如在回蚀期间以约5埃每分钟的低速率被刻蚀。因此，在一些实施例中，回蚀以小于约8埃每分钟的低速率、或一些其他合适的速率对侧壁间隔件层(图9的904)进行刻蚀。举例来说，在至少的实施例中，侧壁间隔件层(图9的904)是或包含碳氧氮化硅且回蚀是通过包含约1重量百分比氟化氢的水溶液实行，可以约5埃每分钟的速率实行回蚀速率。通过以低速率对侧壁间隔件层(图9的904)进行回蚀，可更好地控制回蚀，从而可控制侧壁间隔件104的形状和/或宽度。这继而可减少对器件层210的过刻蚀和/或损坏且可因此减少泄漏。此外，这可增加RF切换器件(图11的102)与设置在SOI衬底202内/之上的其他半导体器件(未示出)之间的隔离。在再一些实施例中，在回蚀期间，侧壁衬垫层(图9的902)可比侧壁间隔件层(图9的904)被刻蚀得快。在一些实施例中，如果刻蚀剂溶液例如大于约1.0重量百分比氟化氢，则可能在回蚀期间过刻蚀侧壁间隔件层(图9的904)和/或器件层210，从而使RF切换器件(图11的102)的性能劣化。

如图11的剖视图1100所例示，对器件层210进行掺杂以形成一对源极/漏极区112，从而界定RF切换器件102。源极/漏极区112与源极/漏极延伸部112e交叠且具有相同的掺杂类型(尽管比源极/漏极延伸部112e的掺杂浓度高)。在替代实施例中，在图8中实行图11中的形成源极/漏极区112的掺杂以替代形成源极/漏极延伸部112e的轻掺杂，从而省略源极/漏极延伸部。掺杂可例如采用侧壁间隔件104及栅极电极106(或栅极电极106上的硬掩模(未示出))作为掩模。掺杂可例如通过离子注入和/或一些其他合适的掺杂工艺来实行。

通过对侧壁间隔件104采用低的介电常数，从栅极电极106到所述一对源极/漏极区112的漏极区的寄生电容是低的。因此，在此寄生电容处的泄漏是低的且隔离是高的，从而使得RF切换器件102的性能是高的。

如图12的剖视图1200所例示，在SOI衬底202及RF切换器件102之上形成内连结构401。内连结构401包括多个导通孔402、多条导电配线404、多个层间介电(ILD)层406、以及多个介电保护层408。在一些实施例中，导通孔402及导电配线404可通过单镶嵌工艺(single damascene process)和/或双镶嵌工艺(dual damascene process)形成。在又一些实施例中，ILD层406和/或介电保护层408可例如分别通过CVD工艺、PVD工艺、ALD工艺、热氧化、或其他合适的生长或沉积工艺进行沉积。在再一些实施例中，介电保护层408可分别被配置成在单镶嵌工艺和/或双镶嵌工艺期间用作刻蚀停止层。

在一些实施例中，ILD层406可例如为或包含氧化物(例如二氧化硅)、低介电常数介电材料、极低介电常数介电材料、另一种介电材料、或前述材料的任意组合。因此，在一些实施例中，侧壁间隔件104具有大于ILD层406的介电常数。在又一些实施例中，介电保护层408可例如为或包含氮化硅、碳化硅、氮氧化硅、另一种合适的介电材料等。因此，在一些实施例中，侧壁间隔件104具有小于介电保护层408的介电常数。

图13例示出根据本公开的形成具有低介电常数的侧壁间隔件的RF切换器件的方法1300的一些实施例的流程图。尽管图13的方法1300在本文中被例示及阐述为一系列动作或事件，然而应理解，这些动作或事件的例示次序不应被解释为具有限制性意义。举例来说，某些动作可以不同的次序发生，和/或可与除本文中所例示和/或所阐述的动作或事件之外的其他动作或事件同时发生。此外，在实施本文说明的一个或多个方面或实施例时可能并非需要所有所例示动作，且本文中所绘示的动作中的一个或多个动作可在一个或多个单独的动作和/或阶段中施行。

在动作1302处，提供绝缘体上硅(SOI)衬底。SOI衬底包括上覆在高电阻率层上的器件层。图5例示出与动作1302对应的一些实施例的剖视图500。

在动作1304处，在器件层内形成隔离结构。隔离结构环绕器件层中的器件区并对器件层中的器件区进行划分。图6例示出与动作1304对应的一些实施例的剖视图600。

在动作1306处，在器件层之上且在器件区内在横向上形成栅极介电层及栅极电极。图7例示出与动作1306对应的一些实施例的剖视图700。

在动作1308处，在栅极电极及器件层之上形成侧壁衬垫层且在侧壁衬垫层之上形成侧壁间隔件层。侧壁间隔件层具有低介电常数。图9例示出与动作1308对应的一些实施例的剖视图900。

在动作1310处，对侧壁衬垫层及侧壁间隔件层进行刻蚀，从而分别界定侧壁衬垫及侧壁间隔件。在一些实施例中，侧壁衬垫层比侧壁间隔件层被刻蚀得快。图10例示出与动作1310对应的一些实施例的剖视图1000。

在动作1312处，在器件层内及在栅极电极的相对侧上形成一对源极/漏极区。图11例示出与动作1312对应的一些实施例的剖视图1100。

在动作1314处，在SOI衬底之上形成内连结构。图12例示出与动作1314对应的一些实施例的剖视图1200。

因此，在一些实施例中，本公开提供一种设置在绝缘体上硅(SOI)衬底上/之上的射频(RF)切换器件，其中RF切换器件包括栅极介电层、栅极电极、源极/漏极区及侧壁间隔件。侧壁间隔件在横向上环绕栅极电极及栅极介电层的侧壁，其中侧壁间隔件的介电常数小于氮化硅的介电常数。

在一些实施例中，本申请提供一种形成集成电路(IC)的方法，所述方法包括：在衬底之上形成堆叠的栅极电极及栅极电介质；沉积覆盖所述衬底及所述栅极电极并进一步对所述栅极电极的侧壁进行衬垫的侧壁间隔件层；对所述侧壁间隔件层进行回蚀以在所述栅极电极的所述侧壁上形成侧壁间隔件，其中回蚀是使用包含氟化氢的刻蚀剂以小于约8埃每分钟的刻蚀速率实行；以及在所述侧壁间隔件及所述栅极电极就位的情况下对所述衬底进行掺杂，以分别在所述栅极电极的相对侧上形成一对源极/漏极区。

在一些实施例中，所述侧壁间隔件层具有约4.2到5.5之间的介电常数。在一些实施例中，所述刻蚀剂是包含约1重量百分比氟化氢的溶液。在一些实施例中，所述回蚀是在约630摄氏度的环境温度下实行。在一些实施例中，所述侧壁间隔件层是通过原子层沉积工艺进行沉积。在一些实施例中，所述原子层沉积工艺包括在所述衬底及所述栅极电极之上流动六氯乙硅烷、丙烯、双原子氧及氨。在一些实施例中，所述原子层沉积工艺包括在所述衬底及所述栅极电极之上流动六氯乙硅烷及双原子氧，其中所述原子层沉积工艺还包括在于所述衬底及所述栅极电极之上流动所述六氯乙硅烷之后且在流动所述双原子氧之前实行抛光工艺。在一些实施例中，所述的方法，还包括：在所述栅极电极及所述衬底之上沉积侧壁衬垫层，其中所述侧壁衬垫层设置在所述侧壁间隔件层与所述衬底之间，其中所述侧壁衬垫层的介电常数小于所述侧壁间隔件层的介电常数。在一些实施例中，所述回蚀移除所述侧壁衬垫层的部分以形成侧壁衬垫，其中在所述回蚀期间，所述侧壁衬垫层比所述侧壁间隔件层被刻蚀得快。

在一些实施例中，本申请提供一种形成集成电路(IC)的方法，所述方法包括：沉积覆盖衬底的第一垫层；沉积覆盖所述第一垫层的第二垫层；使用隔离结构的图案对所述第一垫层及所述第二垫层进行图案化；在所述第一垫层及所述第二垫层就位的情况下向所述衬底中实行刻蚀，以形成位于所述衬底中且具有所述图案的沟槽，其中所述沟槽环绕器件区且对所述器件区进行划分；使用介电材料填充所述沟槽；在所述器件区上形成堆叠的栅极电极及栅极介电层；沉积覆盖所述衬底及所述栅极电极并进一步对所述栅极电极的侧壁进行衬垫的第一介电层，其中所述第一介电层的介电常数大于所述第一垫层的介电常数且小于所述第二垫层的介电常数；对所述第一介电层进行回蚀以在所述栅极电极的所述侧壁上形成侧壁间隔件；以及在所述侧壁间隔件及所述栅极电极就位的情况下对所述衬底进行掺杂，以分别在所述栅极电极的相对侧上形成一对源极/漏极区。

在一些实施例中，所述的方法，还包括：在所述形成所述栅极电极之前移除所述第二衬垫层。在一些实施例中，所述第一衬垫层及所述第二衬垫层分别包含氧化硅及氮化硅。在一些实施例中，所述回蚀包括向所述第一介电层施加水溶液，且其中所述水溶液包含氟化氢。在一些实施例中，所述衬底包括：第一硅层；多晶硅层，上覆在所述第一硅层上；绝缘体层，上覆在所述多晶硅层上；以及第二硅层，上覆在所述绝缘体层上。在一些实施例中，所述侧壁间隔件包含碳氧氮化硅，其中硅是所述侧壁间隔件的约30到35原子百分比，碳是所述侧壁间隔件的约3到10原子百分比，氮是所述侧壁间隔件的约16到20原子百分比，且氧是所述侧壁间隔件的约40到45原子百分比。在一些实施例中，所述第一介电层是在所述回蚀期间以约5埃每分钟的速率被刻蚀。

在一些实施例中，本申请提供一种集成电路(IC)，所述集成电路包括：绝缘体上半导体(SOI)衬底，包括上覆在绝缘体层上的器件层及位于所述绝缘体层之下的高电阻率层；一对源极/漏极区，位于所述器件层中；栅极介电层，位于所述器件层上且在横向上位于所述源极/漏极区之间；栅极电极，上覆在所述栅极介电层上；侧壁衬垫，沿所述栅极电极的侧壁及沿所述器件层的上表面设置；以及侧壁间隔件，上覆在所述器件层上，位于所述侧壁衬垫的侧壁及上表面上，其中所述侧壁间隔件具有分别位于所述栅极电极的相对侧上的一对区段，其中所述侧壁间隔件具有小于约7的介电常数，且其中所述侧壁间隔件的所述介电常数大于所述侧壁衬垫的介电常数且大于所述绝缘体层的介电常数。

在一些实施例中，所述侧壁间隔件实质上由碳氧氮化硅构成且具有约4.5到5.5的介电常数。在一些实施例中，所述侧壁间隔件实质上由碳氧化硅构成且具有约4.2到4.5的介电常数。在一些实施例中，所述侧壁衬垫及所述侧壁间隔件直接上覆在所述一对源极/漏极区上。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。