半导体器件及其制造方法

技术领域

本公开涉及半导体器件及其制造方法。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)集成密度的提高，半导体行业经历了快速发展。在大多数情况下，集成密度的这种改进主要来自于缩小半导体工艺节点(例如，将工艺节点缩小到小于20nm的节点)。随着半导体器件的规模缩小，期望新的技术在从一代到另一代之间保持电子组件的性能。例如，晶体管的低导通电阻和高击穿电压是各种大功率应用所需要的。

随着半导体技术的发展，金属氧化物半导体场效应晶体管(MOSFET)在当今集成电路中得到了广泛的使用。MOSFET是电压控制器件。当控制电压被施加到MOSFET的栅极并且控制电压大于MOSFET的阈值时，在MOSFET的漏极和源极之间建立导电沟道。因此，电流在MOSFET的漏极和源极之间流动。另一方面，当控制电压低于MOSFET的阈值时，MOSFET相应地被关断。

根据极性差异，MOSFET可以包括两大类。一类是n沟道MOSFET，另一类是p沟道MOSFET。另一方面，根据结构的不同，MOSFET可以进一步分为三个子类：平面MOSFET、横向扩散MOS(LDMOS)FET和垂直扩散MOSFET。

发明内容

根据本公开的一个实施例，提供了一种半导体器件，包括：衬底；栅极结构，位于所述衬底上方；漂移区域，在所述衬底中并位于所述栅极结构下方；源极区域和漏极区域，位于所述栅极结构的相反侧，其中，所述漏极区域在所述漂移区域中，并且所述源极区域在所述漂移区域之外；以及掺杂区域，在所述漂移区域中并位于所述漏极区域与所述栅极结构之间。

根据本公开的另一实施例，提供了一种半导体器件，包括：衬底；漂移区域，在所述衬底中；栅极结构，位于所述漂移区域上方；源极区域和漏极区域，位于所述栅极结构的相反侧，其中，所述漏极区域在所述漂移区域中；隔离结构，与所述漏极区域和所述漂移区域接触；以及掺杂区域，在所述漂移区域中并位于所述漏极区域与所述栅极结构之间，其中，所述掺杂区域和所述漏极区域具有相同的导电类型。

根据本公开的又一实施例，提供了一种用于制造半导体器件的方法，包括：在衬底中形成漂移区域；在所述漂移区域上方形成栅极结构；在所述漂移区域中形成掺杂区域；以及在所述栅极结构的相反侧并在漂移区域中形成源极区域和漏极区域，其中，所述掺杂区域形成在所述栅极结构与所述漏极区域之间。

附图说明

在结合附图进行阅读时，可以通过下面的具体实施方式最佳地理解本公开的各个方面。要注意的是，根据行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小。

图1A至图1O图示根据一些实施例的在不同阶段制造半导体器件的方法。

图2是各种实施例中的图1O的半导体器件的顶视图。

图3是根据各种实施例的半导体器件的截面视图。

图4是根据本公开的一些实施例的半导体器件在关断状态下的漏极电压(Vd)相比于漏极电流(Id)的曲线。

图5是根据本公开的一些实施例的半导体器件在接通状态下的Vd相比于Id的曲线。

图6A和图6B是根据各种实施例的半导体器件的截面视图。

图7A和图7B是根据各种实施例的半导体器件的截面视图。

图8是根据本公开的一些实施例的用于形成半导体器件的方法的流程图。

具体实施方式

以下公开内容提供了许多不同的实施例或示例，以用于实现所提供的主题的不同特征。下面描述了组件和布置的具体示例以简化本公开。当然，这些只是示例，并不旨在要进行限制。例如，在下面的描述中，在第二特征上方或在第二特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征的实施例，使得第一特征和第二特征可以不直接接触。此外，本公开可以在各种示例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。

此外，为了便于描述，可以在本文中使用空间相关术语，例如“下面”、“下方”、“下”、“上方”、“上”等，来描述如图中所示的一个元素或特征与另一个(或多个)元素或特征的关系。除了图中所描绘的定向之外，空间相关术语还旨在包含正在使用或操作的器件的不同定向。装置可以以其他方式定向(旋转90度或在其他定向上)，并且本文使用的空间相对描述符也可以被相应地解释。

如本文所使用的，“大约”、“约”、“近似”或“基本上”通常表示在给定值或范围的20％以内、10％以内或5％以内。本文给出的数值是近似值，这表示在没有明确说明的情况下可以推断出术语“约”、“大约”、“近似”或“基本上”。

横向扩散(LD)MOS晶体管具有很多优点。例如，由于LDMOS晶体管的非对称结构在LDMOS晶体管的漏极和源极之间提供了短沟道，因此LDMOS晶体管能够在单位面积上传送更多的电流。本公开将针对一种特定上下文中的实施例来描述，即横向扩散(LD)金属氧化物半导体场效应晶体管(MOSFET)在漏极和栅极结构之间具有用于改善Kirk效应的掺杂区域。然而，本公开的实施例还可以应用于各种金属氧化物半导体晶体管。在下文中，将参考附图详细说明各种实施例。

图1A至图1O图示根据一些实施例的在不同阶段制造半导体器件的方法。要注意的是，为了更好地理解所公开的实施例，对图1A至图1O进行了简化。此外，半导体器件可以被配置为具有各种PMOS和NMOS晶体管的片上系统(SoC)器件，所述PMOS和NMOS晶体管被制造为在不同电压电平下工作。PMOS和NMOS晶体管可以提供包括逻辑/存储器设备和输入/输出设备的低压功能，以及包括电源管理设备的高压功能。例如，提供低电压功能的晶体管可以在使用标准CMOS技术的情况下具有1.1V的工作(或漏极)电压，或者在使用标准CMOS技术中的特殊(输入/输出)晶体管的情况下具有1.8/2.5/3.3V的电压。此外，提供中/高电压功能的晶体管可以具有5V或更高(例如，20-35V)的工作(或漏极)电压。可以理解，图1A至图1O中的半导体器件还可以包括电阻器、电容器、电感器、二极管和可以在集成电路中实现的其他合适的微电子器件。

参考图1A，提供了半导体衬底110。半导体衬底110可以包括半导体晶圆，例如硅晶圆。替代地，半导体衬底110可以包括其他基本半导体，例如锗。半导体衬底110还可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟和磷化铟。此外，半导体衬底110可以包括合金半导体，例如硅锗、碳化硅锗、磷化镓砷和磷化镓铟。在一些实施例中，半导体衬底110包括覆盖在体半导体上的外延层(epi层)。此外，半导体衬底110可以包括绝缘体上半导体(SOI)结构。例如，半导体衬底110可以包括由诸如注入氧分离(SIMOX)之类的工艺而形成的埋置氧化物(BOX)层。在各种实施例中，半导体衬底110可以包括埋置层，例如n型埋置层(NBL)、p型埋置层(PBL)和/或包括埋置氧化物(BOX)层的埋置电介质层。在一些实施例中，图示为n型MOS，半导体衬底110包括p型硅衬底(p衬底)。例如，p型掺杂剂被引入半导体衬底110中以形成p衬底。为了形成互补MOS，如下文所述，可以将n型掩埋置层(即，深n阱(DNW))深深地注入到p衬底110的p型MOS的有源区域下方。

具体地，在半导体衬底110中形成深n型阱(DNW)120’。在一些实施例中，DNW 120’是通过离子注入形成的。在一些实施例中，注入砷或磷离子以形成DNW 120’。在一些其他实施例中，DNW 120’是通过选择性扩散形成的。DNW 120’起电隔离p衬底的作用。

参考图1B。包括隔离特征的隔离结构142、144和146(例如浅沟槽隔离(STI)或硅局部氧化(LOCOS)(或场氧化(FOX)))可以在半导体衬底110中形成，以限定和电隔离各种有源区域，从而防止泄漏电流在相邻有源区域之间流动。作为一个示例，STI特征的形成可以包括在衬底中干法蚀刻沟槽，并且用诸如氧化硅、氮化硅或氮氧化硅之类的绝缘体材料填充沟槽。所填充的沟槽可以具有多层结构，例如填充有氮化硅或氧化硅的热氧化物内衬层。在一些其他实施例中，STI结构可以使用诸如以下各项的工艺序列来创建：生长衬垫氧化物；形成低压化学气相沉积(LPCVD)氮化物层；使用光致抗蚀剂和掩模来图案化STI开口；在衬底中蚀刻沟槽；可选地生长热氧化物沟槽内衬以改善沟槽界面；用CVD氧化物填充沟槽；使用化学机械抛光(CMP)工艺来进行回蚀(etch back)和平坦化；并且使用氮化物剥离工艺来去除氮化硅。在一些实施例中，隔离结构142、144和146具有约200nm到约400nm范围内的深度D1。

在一些实施例中，可以在形成隔离结构142、144和146期间执行退火工艺，并且DNW120’(参见图1A)中的掺杂剂在退火工艺中扩散，使得DNW 120的深度增加。在一些实施例中，DNW 120的深度D2在约2um到约6um的范围内，并且DNW 120的掺杂浓度在每立方厘米约10

参考图1C。在一些实施例中，在DNW 120中形成深p型阱(DPW)130。在一些实施例中，DPW 130通过离子注入形成。在一些其他实施例中，注入硼离子和/或二氟化硼(BF

参考图1D。n型掺杂区域(NDD)(或n型漂移区域)152形成在半导体衬底110中且靠近半导体衬底110的顶表面112。具体地，NDD 152形成在DPW 130中，并且邻近隔离结构142。在图1D中，NDD 152的底部被DPW 130包围。在一些实施例中，NDD 152通过离子注入、扩散技术或其他合适的技术形成。例如，N阱掩模用于在光刻工艺或其他合适的工艺中对光致抗蚀剂层进行图案化。示例性光刻工艺可以包括以下工艺步骤：光致抗蚀剂涂层、软烘烤、掩模对准、曝光、曝光后烘烤、显影和硬烘烤。可以执行利用n型掺杂剂(例如砷或磷)的离子注入以在半导体衬底110中形成NDD 152。在一些实施例中，NDD 152的掺杂浓度在每立方厘米约10

然后，浅低压n型阱(SHN)154形成在半导体衬底110中并靠近半导体衬底110的顶表面112。具体地，SHN 154形成在DNW 120中且位于隔离结构144和146之间。在图1D中，SHN154的底部被DNW 120包围。在一些实施例中，SHN 154通过离子注入、扩散技术或其他合适的技术形成。例如，另一N阱掩模用于在光刻工艺或其他合适的工艺中对光致抗蚀剂层进行图案化。示例性光刻工艺可以包括以下工艺步骤：光致抗蚀剂涂层、软烘烤、掩模对准、曝光、曝光后烘烤、显影和硬烘烤。可以执行利用n型掺杂剂(例如砷或磷)的离子注入以在半导体衬底110中形成SHN 154。在一些实施例中，SHN 154的掺杂浓度在每立方厘米约10

随后，浅低压p型阱(SHP)156a、156b和156c形成在半导体衬底110中并靠近半导体衬底110的顶表面112。具体地，SHP 156a和156b形成在DPW 130中，并且SHP 156c形成在p衬底中。SHP 156a被配置为抑制寄生BJT动作。NDD 152形成在SHP 156a和156b之间。SHP 156b形成在隔离结构142和144之间，并且SHP 156c邻近隔离结构146形成。在图1D中，SHP 156a和156b的底部被DPW 130包围，SHP 156c的底部被p衬底包围。在一些实施例中，SHP 156a、156b和156c通过离子注入、扩散技术或其他合适的技术形成。例如，P阱掩模用于在光刻工艺或其他合适的工艺中对光致抗蚀剂层进行图案化。示例性光刻工艺可以包括以下工艺步骤：光致抗蚀剂涂层、软烘烤、掩模对准、曝光、曝光后烘烤、显影和硬烘烤。可以执行利用p型掺杂剂(例如，硼和/或二氟化硼(BF

在一些实施例中，SHN 154和SHP 156a、156b和156c具有基本上相同或相似的深度D5。在一些实施例中，深度D5大于隔离结构142、144和/或146的深度D1(参见图1B)。深度D5可以在约1um到约2um的范围内。此外，要注意的是，上述NDD 152、SHN 154和SHP 156a、156b和156c的形成顺序是示例，并且不应限制本公开。在一些其他实施例中，NDD 152可以在形成SHN 154和/或SHP 156a、156b和156c之后形成，和/或SHN 154可以在形成SHP 156a、156b和156c之后形成。

参考图1E。栅极电介质膜162’和导电膜164’随后形成在半导体衬底110上方。栅极电介质膜162’可以包括氧化硅层。替代地，栅极电介质膜162’可以可选地包括高k电介质材料、氮氧化硅、其他合适的材料或它们的组合。高k材料可以选自于：金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪或它们组合。栅极电介质膜162’可以具有多层结构，例如一层氧化硅和另一层高k材料。可以使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化物、其他合适的工艺或它们组合来形成栅极电介质膜162’。

导电膜164’可以包括掺杂的多晶硅(即polysilicon)。替代地，导电膜164’可以包括诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi之类的金属、其他合适的导电材料或它们的组合。导电膜164’可以通过CVD、PVD、电镀和其他适当的工艺形成。导电膜164’可以具有多层结构，并且可以使用不同工艺的组合在多步骤工艺中形成。

参考图1F。在栅极电介质膜162’和导电膜164’中形成开口166，并且开口166暴露SHP 156a。可以通过使用包括光刻图案化和蚀刻的工艺来形成开口166。下面描述用于图案化栅极电介质膜162’和导电膜164’的示例性方法。通过合适的工艺(例如旋涂)在导电膜164’上形成一层光致抗蚀剂，然后通过适当的光刻图案化方法进行图案化以形成经图案化的光致抗蚀剂特征。然后，光致抗蚀剂的图案可以通过干法蚀刻工艺以多个处理操作和各种适当的顺序转移到下层导电膜164’和栅极电介质膜162’。此后，可以剥离光致抗蚀剂层。在又一些其他实施例中，可以使用硬掩模层并在导电膜164’上形成硬掩模层。经图案化的光致抗蚀剂层形成在硬掩模层上。光致抗蚀剂层的图案转移到硬掩模层，然后转移到导电膜164’。硬掩模层可以包括氮化硅、氧化硅、碳化硅和/或其他合适的电介质材料，并且可以使用诸如CVD或PVD之类的方法形成。

然后，在DPW 130中形成高压p型注入区域(HVPB)158，使得HVPB 158中的每一个形成在SHP 156a和NDD 152之间。即，NDD 152形成在HVPB 158和隔离结构142之间。栅极电介质膜162’和导电膜164’用作注入掩模。图1F中的注入可以是倾斜的，其倾斜角度大于SHP、SHN和LDD注入的倾斜角度，使得HVPB 158形成在栅极电介质膜162’和导电膜164’下方。在一些实施例中，HVPB 158的深度D6在约1.5um到约2.5um的范围内。在一些实施例中，HVPB158中的每一个的掺杂浓度可以在每立方厘米约10

参考图1G。对图1F中的栅极电介质膜162’和导电膜164’进行进一步图案化以，在半导体衬底110上形成栅极结构160。在一些实施例中，栅极结构160包括形成在半导体衬底110上的栅极电介质层162和形成在栅极电介质层162上的栅极电极164。此外，栅极结构160覆盖NDD 152和HVPB 158的一部分。栅极电极164可以配置为耦合到金属互连件，并且可以设置在栅极电介质层162的上层。然后，使用包括光刻图案化和蚀刻的工艺对形成在半导体衬底110上的栅极电介质层162和栅极电极164进行图案化，以形成多个栅极结构。

参考图1H。在NDD 152中形成N型轻掺杂区域(NLDD)182。具体地，NLDD 182形成在NDD 152中，并且与隔离结构142分隔开。在图1H中，NLDD 182的底部被NDD 152包围。NLDD182的深度D7小于NDD 152的深度D4和隔离结构142的深度D1，并且深度D7在约0.2um到约0.4um的范围内。换句话说，NLDD 182的底表面182b高于隔离结构142的底表面142b。

在一些实施例中，NLDD 182通过离子注入、扩散技术或其他合适的技术形成。例如，在图1G中的结构上方(即，在NDD 152、SHN 154、SHP 156a-156c、栅极结构160和隔离特征142、144和146上方)沉积另一N阱掩模105。N阱掩模105具有暴露NDD 152的一部分的开口106。利用n型掺杂剂(例如，砷或磷)的离子注入可以被执行，以在NDD 152中形成NLDD 182。在一些实施例中，NLDD注入可以是倾斜的或垂直的，倾斜角θ在约0度到约45度之间。垂直注入(即，倾斜角θ为0度)在开口106的正下方形成NLDD 182，并且NLDD 182的宽度W基本上与开口106的宽度相同。在一些其他实施例中，倾斜注入(即，倾斜角θ大于0度)形成从开口106偏移的NLDD 182，并且NLDD 182的宽度W大于开口106的宽度。在倾斜注入的情况下，开口106的尺寸可以减小，使得开口106不会暴露本应形成半导体器件的漏极区域的区域。此外，可以根据NLDD 182与以下形成的漏极区域(即，图1J中的N型源极/漏极区域184a)之间的期望宽度W和/或距离d1(参见图1J)来调整注入的倾斜角度。

在一些实施例中，NLDD 182的掺杂浓度在每立方厘米约10

参考图1I。去除了图1H中的N阱掩模105，并且在栅极结构160的相反侧形成侧壁间隔体170。侧壁间隔体170可以包括诸如氧化硅之类的电介质材料。替代地，侧壁间隔体170可以可选地包括氧化硅、氮化硅、氮氧化硅、SiCN、SiC

参考图1J。N型源极/漏极区域184a、N型拾取(pick-up)区域184b和N型源极/漏极区域184c形成在N阱或P阱中。N型源极/漏极区域184a、184c和N型拾取区域184b是N+或重掺杂区域。在一些实施例中，N型源极/漏极区域184a、184c和N型拾取区域184b包括N型掺杂剂，例如P或As。N型源极/漏极区域184a、184c和N型拾取区域184b可以通过诸如离子注入或扩散之类的方法形成。快速热退火(RTA)工艺可用于激活注入的掺杂剂。在各种实施例中，N型源极/漏极区域184a、184c和N型拾取区域184b可以具有由多工艺注入形成的不同掺杂分布。

N型源极/漏极区域184a形成在NDD 152中并与隔离结构142相邻，N型源极/漏极区域184a被称为半导体器件的漏极区域。此外，N型源极/漏极区域184a形成在NLDD 182和隔离结构142之间。N型拾取区域184b形成在SHN 154中并位于隔离结构144和146之间，N型源极/漏极区域184c形成在SHP 156a中(在NDD 152之外)并且彼此间隔开。在一些实施例中，N型源极/漏极区域184c被称为半导体器件的源极区域。N型源极/漏极区域184a、184c和N型拾取区域184b中的每一个的深度D8小于NDD 152的深度D4和隔离结构142的深度D1，并且深度D8在约0.2um到约0.3um的范围内。在一些实施例中，N型源极/漏极区域184a、184c和N型拾取区域184b中的每一个的掺杂浓度可以在每立方厘米约10

NLDD 182、NDD 152和N型源极/漏极区域184a具有相同的导电类型(即，在这种情况下为N型)。NLDD 182改善了漏极侧的表面的Kirk效应。Kirk效应发生在N/N+结(即NDD152和N型源极/漏极区域184a之间的界面)处，这是由于在结处有更锐化的场和增强的雪崩倍增。可以通过在N型源极/漏极区域184a附近实现NLDD 182来抑制Kirk效应。NLDD 182可以防止表面112附近的强碰撞电离，并修改N型源极/漏极区域184a附近的电场，使得漏极侧的电场不再较强/锐化。此外，NLDD 182提供良好的漏极电压(Vd)-漏极电流(Id)拖尾性能(如图4和图5所示)。此外，NLDD 182不在N型源极/漏极区域184a下方形成，并且NDD 152包围NLDD 182的底部，使得NLDD 182不会降低半导体器件的关断态击穿电压。

在一些实施例中，如图1J所示，NLDD 182与N型源极/漏极区域184a间隔开。NLDD182与N型源极/漏极区域184a之间的距离d1可以大于0且等于或小于约0.5um。在一些其他实施例中，NLDD 182与N型源极/漏极区域184a接触，如图3所示，图3是根据各种实施例的半导体器件的截面视图。由于漏极区域(N型源极/漏极区域184a)在NLDD 182和隔离结构142之间，即NLDD 182不扩散到NDD 152之外，因此NLDD182不会降低半导体器件的关断态击穿电压。

此外，NLDD 182的掺杂浓度低于N型源极/漏极区域184a的掺杂浓度，并且高于NDD152的掺杂浓度。如果NLDD 182的掺杂浓度等于或高于N型源极/漏极区域184a，则NLDD 182将成为半导体器件的漏极区域，使得沟道长度缩短并且仍然存在Kirk效应。如果NLDD 182的掺杂浓度等于或低于NDD 152的掺杂浓度，则NLDD 182不会抑制Kirk效应。

参考图1K。P型拾取区域192a-192c形成在SHP 156a-156c中。P型拾取区域192a-192c是P+或重掺杂区域。在一些实施例中，P型拾取区域192a-192c包括P型掺杂剂，例如硼或二氟化硼(BF

P型拾取区域192a形成在SHP 154b中并且位于隔离结构142和144之间，P型拾取区域192b形成在SHP 156c中并且与隔离结构146相邻，P型拾取区域192c形成在SHP 156a中并且位于N型源极/漏极区域184c之间。P型拾取区域192c与HVPB 158间隔开。在一些实施例中，P型拾取区域192a-192c可以在形成N型源极/漏极区域184a、184c和N型拾取区域184b和/或NLDD 182之前形成。

应当注意，在前一示例中使用的掺杂技术纯粹是为了示范目的而选择的，并且不旨在将各种实施例限制为任何特定的掺杂技术。本领域技术人员将认识到可以采用替代实施例(例如，采用扩散技术)。

参考图1L。抗蚀保护(RP)层210’形成在图1K中的结构上方，即栅极结构160、侧壁间隔体170、N型源极/漏极区域184a、184c和N型拾取区域184b、NLDD 182、P型拾取区域192a-192c和隔离结构142、144和146。在一些实施例中，使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他合适的工艺或其组合，由诸如二氧化硅之类的电介质层形成RP层210’。

参考图1M。RP层210’(参见图1L)被部分地蚀刻掉，使得RP层210保留在栅极结构160的至少一部分之上和侧壁间隔体170上方，延伸到N型源极/漏极区域184a的一部分上方。也就是说，RP层210覆盖并接触NLDD 182。RP层210可以在下面讨论的后续自对准硅化物(silicide)工艺期间起硅化物阻挡层的作用。不使用硅化物工艺的器件区域被RP层210覆盖。RP层210可以通过应用例如部分去除RP层210’的氧化物湿法蚀刻来限定。这保护了RP层210下方的区域免于硅化物的形成。

参考图1N。金属合金层220可以通过硅化形成(例如自对准硅化物(salicide))，其中金属材料形成于Si结构附近，然后将温度升高以进行退火，并在下层硅和金属之间引起反应以形成硅化物，并且未反应的金属被蚀刻掉。自对准硅化物材料可以被自对准以形成在各种特征上，例如N型源极/漏极区域184a、184c和N型拾取区域184b、P型拾取区域192a-192c和/或栅极160a，以减小接触电阻。此外，金属合金层220之一与N型源极/漏极区域184a以及RP层210的边缘接触。

参考图1O和图2，其中图2是各种实施例中的图1O的半导体器件的顶视图。图1O中所示的截面视图是沿着图2中的线O-O截取的。为清楚起见，图2中省略了金属合金层220和阱。层间电介质(ILD)230形成在图1N中的结构上方。ILD 230可以包括氧化硅。替代地或者另外地，ILD230包括具有低介电常数(例如，小于约3.5的介电常数)的材料。在一些实施例中，电介质层包括二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂玻璃(SOG)、氟掺杂硅酸盐玻璃(FSG)、碳掺杂氧化硅、Black

然后，在ILD 230中形成多个接触部242、244、246、248、252和254。例如，在ILD 230中形成多个开口，并且在开口中填充导电材料。去除导电材料的多余部分以形成接触部242、244、246、248、252和254。接触部242、244、246、248、252和254可以由钨、铝、铜或其他合适的材料制成。在一些实施例中，接触部242连接到栅极结构160，接触部244连接到P型拾取区域192c和N型源极/漏极区域184c(即，半导体器件的源极区域)，接触部246连接到N型源极/漏极区域184a(即，半导体器件的漏极区域)，接触部248连接到P型拾取区域192a，接触部252连接到N型拾取区域184b，以及接触部254连接到P型拾取区域192b。

半导体器件包括栅极结构160、漏极区域(即，N型源极/漏极区域184a)、源极区域(即，N型源极/漏极区域184c)、NDD 152和NLDD182。源极区域和漏极区域位于栅极结构160的相反侧并位于NLDD 182的相反侧。NDD 152位于栅极结构160下方。NLDD 182和漏极区域都在NDD 152中。NLDD 182的深度D7小于NDD 152的深度D4，深度D7在约0.2um到约0.4um的范围内。在一些实施例中，NLDD 182的宽度W大于0um且等于或小于约1um。如果NLDD 182的宽度W大于约1um，则NLDD 182可能接近栅极结构160，从而可能降低半导体器件的关断态击穿电压。在一些实施例中，NLDD 182不与栅极结构160重叠。即，栅极结构160不覆盖NLDD182，并且栅极结构160与NLDD 182的侧壁182s间隔开。

NLDD 182形成在NDD 152中，并且位于N型源极/漏极区域184a和栅极结构160之间。NLDD 182、NDD 152和N型源极/漏极区域184a具有基本上共平面的顶表面(即，衬底110的顶表面112)。在一些实施例中，NLDD 182的182b的底表面与N型源极/漏极区域184a的底表面184ab横向间隔开，以限定距离d1。NLDD 182与N型源极/漏极区域184a之间的距离d1可以大于0且等于或小于约0.5um。如果距离d1大于约0.5um，则NLDD 182接近栅极结构160，并且可能降低半导体器件的关断态击穿电压。由于漏极区域(N型源极/漏极区域184a)在NLDD182和隔离结构142之间，即NLDD 182不扩散到NDD 152之外，因此NLDD 182不降低半导体器件的关断态击穿电压。

在一些实施例中，在N型源极/漏极区域184a和邻近HVPB 152的NDD 152的边缘之间形成称为漂移区域长度的距离d2。宽度W和距离d1之和约为距离d2的10％到50％。如果和(W+d1)小于约10％，则NLDD182过短，以致于无法有效抑制Kirk效应；如果和(L+d1)大于约50％，则NLDD 182可能接近栅极结构160，产生低关断态击穿电压。

半导体器件还包括栅极结构160和漂移区域152上方的RP层210。RP层210延伸到栅极结构160的一部分上方和漏极区域上方。RP层210与NLDD 182接触。参考图1O和图3。衬底器件还包括SHN 154、SHP156a-156c、HVPB 158和隔离结构142、144和146。隔离结构142、144和146、SHN 154和SHP 156a-156c是环形的。SHP 156包围隔离结构146，隔离结构146包围SHN 154，SHN 154包围隔离结构144，隔离结构144包围SHP 156b，SHP 156b包围隔离结构142，并且隔离结构142包围NDD 152、SHP 156a、HVPB 158以及形成与其上的结构。漏极区域与隔离结构142接触，并且NLDD 182与隔离结构142间隔开。在一些实施例中，NLDD 182和漏极区域的深度都小于隔离结构142的深度。即，NLDD 182的底表面182b高于隔离结构142的底表面142b。

由于NLDD 182形成在栅极结构160和N型源极/漏极区域184a之间，因此可以抑制在漏极侧发生的Kirk效应。此外，NLDD 182还提供良好的Vd-Id拖尾性能。此外，NLDD 182不会使用于形成半导体器件的制造工艺复杂化。

图3是根据各种实施例的半导体器件的截面视图。图3和图1O中半导体器件之间的区别在于NLDD 182的位置。在图3中，NLDD 182与N型源极/漏极区域184a接触。即，距离d1(参见图1J)为0。图3中的半导体器件的其他相关结构细节与图1O中的半导体器件类似，因此，在下文中不再重复这方面的描述。

图4是根据本公开的一些实施例的半导体器件在关断状态下的漏极电压(Vd)-漏极电流(Id)曲线，图5是根据本公开的一些实施例的半导体器件在导通状态下的Vd-Id曲线。在图4中，关断状态下的击穿电压(BV

图6A和图6B是根据各种实施例的半导体器件的截面视图。图6A和图1O中半导体器件之间的区别在于阱的导电类型。具体来说，在图6A和图6B中，半导体器件包括半导体衬底310、DPW 320和DNW 330。半导体衬底310是n衬底。在一些实施例中，半导体器件还包括栅极结构160、隔离结构142、144和146、PDD 352、SHP 354、SHN 356a、356b和356c以及HVNB 358。在一些实施例中，半导体器件还包括PLDD382、P型源极/漏极区域384a和384c、P型拾取区域384b和N型拾取区域392a、392b、392c。半导体器件还包括RP层210、金属合金层220、ILD 230和接触部242、244、246、248、252和254。在一些实施例中，如图6A所示，PLDD 382与P型源极/漏极区域384a间隔开。在一些其他实施例中，如图6B所示，PLDD 382与P型源极/漏极区域384a接触。图6A和图6B中半导体器件的其他相关结构细节类似于图1O中的半导体器件，因此，在下文中不再重复这方面的描述。

图7A和图7B是根据各种实施例的半导体器件的截面视图。图7A和图1O中半导体器件之间的区别在于口袋(pocket)(掺杂)区域的存在。在图7A和图7B中，P型口袋区域186形成在NLDD 182下方。即，P型口袋区域186和NLDD 182具有不同的导电类型。P型口袋区域186被配置用于隔离NLDD 182。在一些实施例中，P型口袋区域186可以在图1H所示的工艺中形成，并且在形成NLDD 182之前形成。P型口袋区域186和NLDD 182可以具有基本上相同的宽度。在一些实施例中，P型口袋区域186的深度D10在约0.4um到约0.6um的范围内，并且P型口袋区域186的掺杂浓度在每立方厘米约10

图8是根据本公开的一些实施例的用于形成半导体器件的方法M1的流程图。尽管方法M1被示出和/或描述为一系列动作或事件，但是应当理解，该方法不限于示出的顺序或动作。因此，在一些实施例中，可以按照与图示不同的顺序执行动作，并且/或者可以同时执行动作。此外，在一些实施例中，所示的动作或事件可以被细分为多个动作或事件，这些动作或事件可以在单独的时间执行或与其他动作或子动作同时执行。在一些实施例中，可以省略一些示出的动作或事件，并且可以包括其他未示出的动作或事件。

在方框S12处，在衬底中形成DNW、DPW和隔离结构。图1A-1C示出与方框S12中的动作相对应的一些实施例的透视图和截面视图。在方框S14处，在衬底中形成NDD、SHN和SHP。图1D示出了与方框S14中的动作相对应的一些实施例的透视图和截面视图。在方框S16处，在衬底中形成HVPB。图1E-1F示出与方框S16中的动作相对应的一些实施例的透视图和截面视图。在方框S18处，在衬底上方形成栅极结构。图1G示出与方框S18中的动作相对应的一些实施例的透视图和截面视图。在方框S20处，在NDD中形成NLDD。图1H示出与方框S20中的动作相对应的一些实施例的透视图和截面视图。在方框S22，在衬底中形成N型源极/漏极区域和P型源极/漏极区域。图1J-1K示出与方框S22中的动作相对应的一些实施例的透视图和截面视图。在方框S24处，在栅极结构和NLDD上方形成RP层。图1L-1M示出与方框S24中的动作相对应的一些实施例的透视图和截面视图。在方框S26处，分别在栅极结构、N型源极/漏极区域和P型源极/漏极区域上方形成金属合金层。图1N示出了与方框S26中的动作相对应的一些实施例的透视图和截面视图。在方框S28处，分别在金属合金层上方形成接触部。图1O示出与方框S28中的动作相对应的一些实施例的透视图和截面视图。在一些实施例中，在方框S18和S20之间执行以下工艺：在NDD中形成口袋区域。

基于以上讨论，可以看出本公开提供了优点。然而，应当理解，其他实施例可以提供额外的优点，并且并非所有的优点都必须在此公开，并且对于所有实施例不需要特定的优点。一个优点是NLDD改善了在漏极侧发生的Kirk效应。从而提高了关断状态击穿电压、导通状态击穿电压和Id-Vd拖尾性能。另一个优点是NLDD不会使形成半导体器件的制造工艺复杂化。

根据一些实施例，一种半导体器件包括衬底、栅极结构、漂移区域、源极区域、漏极区域和掺杂区域。栅极结构位于衬底上方。漂移区域位于衬底中和栅极结构下方。源极区域和漏极区域位于栅极结构的相反侧。漏极区域在漂移区域中，源极区域在漂移区域之外。掺杂区域在漂移区域中并且位于漏极区域与栅极结构之间。掺杂区域与漏极区域的底表面间隔开。

根据一些实施例，一种半导体器件包括衬底、漂移区域、栅极结构、源极区域、漏极区域、隔离结构和掺杂区域。漂移区域在衬底中。栅极结构位于漂移区域上方。源极区域和漏极区域位于栅极结构的相反侧。漏极区域位于漂移区域中。隔离结构与漏极区域和漂移区域接触。掺杂区域在漂移区域中并且位于漏极区域与栅极结构之间。掺杂区域和漏极区域具有相同的导电类型，并且掺杂区域的底表面位于隔离结构的底表面上方。

根据一些实施例，一种用于制造半导体器件的方法包括在衬底中形成漂移区域。在漂移区域上方形成栅极结构。在漂移区域中形成掺杂区域。在栅极结构的相反侧并在漂移区域中形成源极区域和漏极区域。掺杂区域形成在栅极结构和漏极区域之间。

以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换和更改。

示例1.一种半导体器件，包括：衬底；栅极结构，位于所述衬底上方；漂移区域，在所述衬底中并位于所述栅极结构下方；源极区域和漏极区域，位于所述栅极结构的相反侧，其中，所述漏极区域在所述漂移区域中，并且所述源极区域在所述漂移区域之外；以及掺杂区域，在所述漂移区域中并位于所述漏极区域与所述栅极结构之间。

示例2.根据示例1所述的半导体器件，其中，所述漂移区域、所述掺杂区域和所述漏极区域具有相同的导电类型。

示例3.根据示例1所述的半导体器件，其中，所述掺杂区域的掺杂浓度低于所述漏极区域的掺杂浓度。

示例4.根据示例1所述的半导体器件，其中，所述掺杂区域的掺杂浓度高于所述漂移区域的掺杂浓度。

示例5.根据示例1所述的半导体器件，其中，所述掺杂区域与所述漏极区域接触。

示例6.根据示例1所述的半导体器件，其中，所述掺杂区域与所述漏极区域间隔开。

示例7.根据示例1所述的半导体器件，其中，所述掺杂区域与所述漏极区域的底表面间隔开。

示例8.根据示例1所述的半导体器件，其中，所述掺杂区域的深度小于所述漂移区域的深度。

示例9.根据示例1所述的半导体器件，其中，所述栅极结构与所述掺杂区域的面向所述源极区域的侧壁间隔开。

示例10.根据示例1所述的半导体器件，还包括：口袋区域，位于所述掺杂区域下方。

示例11.一种半导体器件，包括：衬底；漂移区域，在所述衬底中；栅极结构，位于所述漂移区域上方；源极区域和漏极区域，位于所述栅极结构的相反侧，其中，所述漏极区域在所述漂移区域中；隔离结构，与所述漏极区域和所述漂移区域接触；以及掺杂区域，在所述漂移区域中并位于所述漏极区域与所述栅极结构之间，其中，所述掺杂区域和所述漏极区域具有相同的导电类型。

示例12.根据示例11所述的半导体器件，其中，所述掺杂区域的掺杂浓度在所述漏极区域的掺杂浓度与所述漂移区域的掺杂浓度之间。

示例13.根据示例11所述的半导体器件，还包括：抗蚀保护层，所述抗蚀保护层在所述栅极结构的一部分上方并且在所述漏极区域的上方延伸，其中，所述抗蚀保护层与所述掺杂区域接触。

示例14.根据示例11所述的半导体器件，其中，所述掺杂区域的底表面在所述隔离结构的底表面上方。

示例15.一种用于制造半导体器件的方法，包括：在衬底中形成漂移区域；在所述漂移区域上方形成栅极结构；在所述漂移区域中形成掺杂区域；以及在所述栅极结构的相反侧并在漂移区域中形成源极区域和漏极区域，其中，所述掺杂区域形成在所述栅极结构与所述漏极区域之间。

示例16.根据示例15所述的方法，其中，所述掺杂区域和所述漏极区域具有相同的导电类型。

示例17.根据示例15所述的方法，其中，所述掺杂区域的掺杂浓度在所述漏极区域的掺杂浓度与所述漂移区域的掺杂浓度之间。

示例18.根据示例15所述的方法，还包括：在所述栅极结构和所述掺杂区域上方形成电介质层。

示例19.根据示例15所述的方法，还包括：在形成所述掺杂区域之后，在所述栅极结构的侧壁上形成栅极间隔体。

示例20.根据示例19所述的方法，其中，所述源极区域和所述漏极区域是在形成所述栅极间隔体之后形成的。