三维存储器的制备方法

技术领域

本公开涉及半导体芯片技术领域，尤其涉及一种三维存储器的制备方法。

背景技术

随着存储单元的特征尺寸接近工艺下限，平面工艺和制造技术变得具有挑战性且成本高昂，这造成2D或者平面NAND闪存的存储密度接近上限。

为克服2D或者平面NAND闪存带来的限制，业界已经研发了具有三维结构的存储器(3D NAND)，通过将存储单元三维地布置在衬底之上来提高存储密度。

相关技术中，在制作三维存储器时，通常采用研磨、刻蚀等工艺将衬底进行去除，以暴露出沟道结构的末端。然而，这样会导致衬底材料的浪费，存在生产成本过高的问题。

发明内容

本公开的实施例提供一种三维存储器的制备方法，旨在实现节约成本，提高工艺均匀性和一致性的效果。

为达到上述目的，本公开的实施例采用如下技术方案：

提供一种三维存储器的制备方法。所述制备方法包括：在衬底中注入离子，以形成剥离层；所述剥离层将所述衬底分为沿厚度方向层叠设置的第一衬底部分和第二衬底部分；在所述第一衬底部分上形成阵列器件，所述阵列器件包括延伸入所述第一衬底部分的沟道结构，所述沟道结构包括沟道孔和依次形成在所述沟道孔内的存储功能层和沟道层；使所述衬底在所述剥离层处断开，以剥离所述第二衬底部分；刻蚀所述第一衬底部分和所述存储功能层延伸入所述第一衬底部分中的部分，以暴露出所述沟道层的部分；以及，形成源极层，所述源极层与所述沟道层暴露的部分电接触。

在一些实施例中，所述使所述衬底在所述剥离层处断开的步骤，包括：通过热处理工艺使所述衬底在所述剥离层处断开。

在一些实施例中，所述使所述衬底在所述剥离层处断开的步骤，包括：通过机械力使所述衬底在所述剥离层处断开。

在一些实施例中，在所述使所述衬底在所述剥离层处断开的步骤之前，所述制备方法还包括：形成半导体结构，所述半导体结构包括基底和位于基底上的外围器件；将所述外围器件与所述阵列器件键合。

在一些实施例中，在形成所述源极层的步骤之前，所述制备方法还包括：至少对所述沟道层暴露的部分进行离子掺杂，所述离子掺杂的类型与所述源极层的掺杂类型相同。

在一些实施例中，在形成所述阵列器件的步骤之前，所述制备方法还包括：在所述第一衬底部分上依次形成第一刻蚀停止层和第二刻蚀停止层，所述第一刻蚀停止层与所述第二刻蚀停止层具有不同的刻蚀选择比。所述刻蚀所述第一衬底部分和所述存储功能层延伸入所述第一衬底部分中的部分，以暴露出所述沟道层的部分的步骤，包括：刻蚀所述第一衬底部分至所述第一刻蚀停止层，以暴露出所述存储功能层的延伸至所述第一衬底部分中的部分；刻蚀所述第一刻蚀停止层和所述存储功能层暴露的部分至所述第二停止层，以暴露出所述沟道层的部分。

在一些实施例中，所述阵列器件包括存储区；形成所述阵列器件的步骤，包括：在所述第一衬底部分上形成叠层结构；在所述存储区形成贯穿所述叠层结构并延伸入所述第一衬底部分的所述沟道孔，并在所述沟道孔内依次形成所述存储功能层和所述沟道层，以形成所述沟道结构。

在一些实施例中，所述阵列器件还包括台阶区；形成所述阵列器件的步骤，还包括：在所述台阶区形成贯穿所述叠层结构并延伸入所述第一衬底部分的虚拟沟道结构；其中，在刻蚀所述第一衬底部分后，还暴露出所述虚拟沟道结构的延伸入所述第一衬底部分中的部分；在刻蚀所述第一刻蚀停止层和所述存储功能层暴露的部分的过程中，所述虚拟沟道结构暴露的至少部分被去除；所述源极层还覆盖所述虚拟沟道结构暴露的部分。

在一些实施例中，所述制备方法还包括：在所述源极层远离所述叠层结构的一侧形成层间电介质层；在所述层间电介质层中形成第一源极触点，所述第一源极触点与所述源极层电连接；在所述层间电介质层远离所述叠层结构的一侧形成金属互联层，所述金属互联层与所述第一源极触点电连接。

在一些实施例中，所述阵列器件还包括外围区；形成所述阵列器件的步骤，还包括：在所述叠层结构远离所述第一衬底部分的一侧形成绝缘覆盖层；在所述外围区形成贯穿所述绝缘覆盖层并延伸入所述第一衬底部分的源极导电结构和外围导电结构。其中，在刻蚀所述第一衬底部分和所述第一刻蚀阻挡层后，还暴露出所述源极导电结构的延伸入所述第一衬底部分及所述第一刻蚀阻挡层两者中的部分和所述外围导电结构的延伸入所述第一衬底部分及所述第一刻蚀阻挡层两者中的部分；所述层间电介质层将所述源极层与所述源极导电结构及所述外围导电结构三者隔开。

在一些实施例中，在形成所述第一源极触点的过程中，还在所述层间电介质层中形成第二源极触点和外围触点，所述第二源极触点与所述源极导电结构电连接，所述外围触点与所述外围导电结构电连接；所述金属互联层还与所述第二源极触点电连接。

在一些实施例中，在形成所述金属互联层的过程中，还在所述层间电介质层远离所述叠层结构的一侧形成连接衬垫，所述连接衬垫与所述外围触点电连接。

本公开的上述实施例提供的三维存储器的制备方法，由于在形成阵列器件之前，先向衬底中注入离子形成剥离层，并在形成阵列器件之后，使衬底在剥离层处断开以剥离第二衬底部分，实现了对衬底进行减薄，使得所剥离掉的第二衬底部分可以被重复利用，节约了工艺成本。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1A～图1E为根据一些实施例的三维存储器的制备方法的流程图；

图2A～图2L为根据一些实施例的三维存储器的制备方法中各步骤对应的截面结构图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

在本公开的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。

另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。

如本文所使用的那样，“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。

在本公开的内容中，“在……上”、“上方”、和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义(即，直接在某物上)。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

如本文所使用的，术语“衬底”是指可以在其上添加后续的材料层的材料。衬底本身可以被图案化。被添加在衬底上的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括诸如硅、锗、砷化镓、磷化铟等的多种半导体材料。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料制成。

术语“三维存储器”是指，在衬底的主表面上阵列布置，且沿垂直于衬底的方向延伸的存储单元晶体管串(在本文中被称为“存储单元串”，例如NAND存储单元串)，所形成的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上垂直于衬底的主表面(即横向表面)。

图1A～图1E为本公开一些实施例提供的三维存储器的制备方法的流程图；图2A～图2L为根据一些实施例的三维存储器的制备方法中各步骤对应的截面结构图。应当理解的是，图1A～图1E所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的、或者可以是按照不同于图1A～图1E所示的顺序执行的。下面结合图1A～图1E、以及图2A～图2L对一些实施例中的三维存储器的制备方法进行说明。

请参阅图1A，本公开一些实施例提供了一种三维存储器的制备方法，该制备方法包括步骤S1～S5。

S1、在衬底中注入离子，以形成剥离层；剥离层将衬底分为沿厚度方向层叠设置的第一衬底部分和第二衬底部分。

在步骤S1中，参阅图2A和图2B，通过在衬底1中注入离子，可以形成剥离层2。剥离层2可以将衬底1分为沿厚度方向X层叠设置的第一衬底部分11和第二衬底部分12。

在一些示例中，衬底1为硅衬底。例如，衬底1的材料可以为单晶硅，这样，在后续步骤中去除第二衬底部分12后，暴露出的第一衬底部分11的表面为单晶硅表面。相对于其它材料(例如多晶硅)，单晶硅材料有助于使后续薄膜制作工艺中制作的薄膜的均匀性和一致性更好。

在一些示例中，所述的在衬底1中注入离子的步骤，包括：在衬底1中注入氢离子和/或氧离子。从而，可以形成上述剥离层2。

S2、在第一衬底部分上形成阵列器件。

在步骤S2中，参阅图2C，所形成的阵列器件100包括叠层结构3。叠层结构3包括形成在第一衬底部分11上、且交替叠置的栅极介质层31和栅极牺牲层32。示例性的，叠层结构3的形成方法包括诸如化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapour Deposition，PVD)或原子层沉积(Atomic layer deposition，ALD)等薄膜沉积工艺。

在叠层结构3中，多个栅极介质层31的厚度可以相同，也可以不相同；多个栅极牺牲层32的厚度可以相同，也可以不相同；具体可根据工艺需求进行设置。此外，在叠层结构3的制备工艺中，不同的堆叠层数会对应不同的堆叠高度，举例而言，叠层结构3堆叠的层数可以为8层、32层、64层、128层等，叠层结构3的层数越多，集成度越高，也即后续形成的存储单元的个数越多。具体可根据实际存储需求来设计叠层结构3的堆叠层数及堆叠高度，本公开对此不做具体限制。

在一些实施方式中，栅极介质层31和栅极牺牲层32具有不同的刻蚀选择比，栅极牺牲层122可在后续的工艺过程中被去除以形成牺牲间隙，并可在牺牲间隙(即栅极牺牲层31所在的空间)中填充导电材料以形成栅极层，即字线。示例性的，栅极介质层31的材料包括氧化硅，栅极牺牲层的材料包括氮化硅。形成栅极层的步骤将在后面一些实施例中进行详细说明。

可以理解的是，虽然本公开一些实施例采用栅极牺牲层31随后被填充导电材料替代以形成栅极层的实施方式，但本公开中形成栅极层的实施方式不限于此，例如还可采用直接形成交叠叠置的栅极介质层和栅极层的方式来实现。

在步骤S2中，参阅图2D，所形成的阵列器件100还包括沟道结构4。所形成的沟道结构4贯穿叠层结构3，并且所形成的沟道结构4延伸入第一衬底部分11内。

在一些示例中，沟道结构4包括沟道孔40和依次形成在沟道孔40内的存储功能层41和沟道层42。

其中，沟道孔40可以采用例如干法/湿法刻蚀工艺在叠层结构3中形成，沟道孔40可垂直于第一衬底部分11，并向靠近第一衬底部分11的方向延伸，以延伸入第一衬底部分11内。

继续参阅图2D，可以采用诸如CVD、PVD或ALD等薄膜沉积工艺，在沟道孔40的内壁(包括底壁和侧壁)上顺次沉积电荷阻挡层411、电荷捕获层412、隧穿层413以及沟道层42。其中，电荷阻挡层411、电荷捕获层412、隧穿层413构成存储功能层41。示例性的，电荷阻挡层411的材料为氧化硅，电荷捕获层412的材料为氮化硅，隧穿层413的材料为氧化硅，以形成“ONO”结构。

在一些示例中，沟道层42的材料为多晶硅。

在上述步骤中，还可以采用诸如CVD、PVD或ALD等薄膜沉积工艺，在形成有存储功能层41和沟道层42的沟道孔内填充电介质材料，例如氧化硅，以形成具有沟道层42、存储功能层41和所填充的电介质材料的沟道结构4。示例性的，可以通过控制沟道填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。

在上述电荷阻挡层411、电荷捕获层412、隧穿层413和沟道层42的材料依次为氧化硅、氮化硅、氧化硅和多晶硅，且所填充的电介质材料为氧化硅时，所形成的沟道结构4可以称为“ONOPO”结构。

需要说明的是，在该示例中，图2D仅以两个沟道结构为例进行示意，实际制作时，可以形成多个贯穿叠层结构3并延伸入第一衬底部分11的沟道结构4。沟道结构4的数量和排布可以根据实际的存储需求制备。经上述工艺处理后，在第一衬底部分11上贯穿于叠层结构3而形成的沟道结构4对应的区域可被称为阵列器件100的存储区A(例如图2E所示的存储区A)，存储区A可以用于实现三维存储器的存储功能。

请参阅图2E，在一些实施方式中，在叠层结构3的边缘形成台阶状结构，该台阶状结构可以通过向叠层结构3的多个栅极介质层31和多个栅极牺牲层32执行多次“修整-蚀刻(trim-etch)”循环工艺而形成。

在此基础上，可以在台阶状结构上依次形成阻隔层和绝缘覆盖层5。绝缘覆盖层5可通过将电介质材料填充于该台阶状结构的上方并覆盖该台阶状结构而形成。示例性的，绝缘覆盖层5可以向叠层结构3的边缘方向(例如靠近外围区C的方向)延伸。

形成绝缘覆盖层5的方法可以为诸如CVD、PVD或ALD等薄膜沉积工艺。绝缘覆盖层5的材料可选用与栅极介质层相同的材料制备，例如氧化硅。示例性的，可以采用例如化学机械研磨(Chemical Mechanical Polishing，CMP)工艺对绝缘覆盖层5远离第一衬底部分11的表面进行平坦化处理。

经过上述工艺处理后，第一衬底部分11上由叠层结构3形成的台阶状结构对应的区域可被称为阵列器件100的台阶区B，台阶区B可以为字线(栅极层)的电连接区。第一衬底部分11上全部由绝缘覆盖层5对应的区域可被称为外围区C，外围区C可用于在后续工艺过程中形成与外围电路层电连接的外围触点结构和源极触点结构。形成外围触点结构和源极触点结构的步骤将在后面一些实施例中进行详细说明。

请参阅图2F，在一些实施例中，在步骤S2中所形成的阵列器件100还包括虚拟沟道结构4′。例如，在台阶区B形成贯穿叠层结构3并延伸入第一衬底部分11的虚拟沟道结构4′。需要说明的是，该虚拟沟道结构4′延伸入第一衬底部分11内的深度可以与沟道结构4延伸入第一衬底部分11内的深度相同或不同。并且，该虚拟沟道结构4′的数量可以为多个，多个虚拟沟道结构4′延伸入第一衬底部分11内的深度也是可以相同或不同。在图2F中，以多个虚拟沟道结构4′延伸入第一衬底部分11内的深度与多个沟道结构4延伸入第一衬底部分11内的深度均相同为例进行示意。

在形成虚拟沟道结构4′的步骤中，可以采用诸如CVD、PVD或ALD等薄膜沉积工艺。在待形成虚拟沟道结构4′的孔内填充电介质材料，例如氧化硅，以形成虚拟沟道结构4′。示例性的，通过控制填充工艺，可以在填充过程中形成一个或多个空气间隙以减轻结构应力。在本公开的实施例中，虚拟沟道结构4′可以用于提供机械支撑作用，而并未形成具备存储功能的存储功能层和沟道层。

需要说明的是，本文中仅以虚拟沟道结构4′与沟道结构4分别形成(沟道结构4在叠层结构3的边缘形成台阶状结构的步骤之前形成，而虚拟沟道结构4′在叠层结构3的边缘形成台阶状结构的步骤之后形成)为例进行说明，在其它的一些实施例中，虚拟沟道结构4′与沟道结构4也可以选择在相同的制程下形成。

在一些示例中，如图2F所示，采用薄膜沉积工艺在叠层结构33的远离第一衬底部分11的一侧形成第一封盖层61。第一封盖层61可以覆盖沟道结构4远离第一衬底部分11的端面和虚拟沟道结构4′远离第一衬底部分11的端面。示例性的，第一封盖层61可以选用与绝缘覆盖层5、栅极介质层31相同的材料(例如氧化硅)制备。

在一些实施方式中，形成阵列器件100的步骤中包括替换栅极牺牲层以形成栅极层的步骤。在该步骤中，如图2F和图2G所示，首先，形成贯穿叠层结构3并延伸入第一衬底部分11的狭槽U(可以理解，在设置有上述第一封盖层61的情况下，如图2F所示，该狭槽U还可以贯穿第一封盖层61)，狭槽U与沟道结构4之间具有间距；然后，在经由狭槽U去除栅极牺牲层32，以形成牺牲间隙；最后在牺牲间隙内形成栅极层33。

示例性的，在上述狭槽U内填充电介质材料，从而形成包括狭槽U和电介质材料的狭槽结构Ux。

示例性的，上述狭槽U可采用例如干法/湿法刻蚀工艺形成。此外，该狭槽U的延伸入第一衬底部分11的深度可与沟道结构4的延伸入第一衬底部分11的深度相同或不同。

在经由狭槽U去除栅极牺牲层，以形成牺牲间隙的步骤中，可利用上述工艺处理后形成的狭缝U作为刻蚀剂的通道，采用例如湿法刻蚀工艺去除叠层结构3中的全部栅极牺牲层32，以形成多个牺牲间隙。

在牺牲间隙内形成栅极层的步骤中，可以采用诸如CVD、PVD或ALD等薄膜沉积工艺在牺牲间隙内形成栅极层33。栅极层33的材料可以为钨、钨、钴、铜、铝、掺杂晶体硅或者硅化物中的任意一种或者组合的导电材料。

在一些示例中，在牺牲间隙内形成栅极层的步骤之前，采用薄膜沉积工艺在栅极间隙以及多个牺牲间隙的内壁上形成栅极阻挡层。在此基础上，示例性的，采用薄膜沉积工艺在栅极阻挡层位于牺牲间隙内的表面上形成粘合层。

上述栅极阻挡层的材料可以为高介电常数材料，例如氧化铝。黏合层的材料例如可以为氮化钽、氮化钛等。粘合层有助于增加栅极泽当层和后续工艺过程中形成的栅极层33之间的附着力。

示例性的，在形成栅极阻挡层和粘合层的步骤之后，可采用例如湿法刻蚀工艺将粘合层和栅极阻挡层靠近狭槽U的部分去除，以形成在狭槽中的凹槽，但公开的实现方式不限于此。在其它的实施方式中，填充后的栅极层可以与狭槽U的内壁对齐，而不形成凹槽。至此，在牺牲间隙的内壁上依次沉积有栅极阻挡层、粘合层，并填充有栅极层33。

在狭槽U中填充电介质材料，形成狭槽结构Ux的步骤中，可以选择一种或多种电介质材料，例如氧化硅填充狭槽U。示例性的，通过控制沟道填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。所形成的狭槽结构Ux可以有效地降低存储区A的变形，并给存储区A提供良好的支撑。

在一些示例中，如图2H所示，采用薄膜沉积工艺在第一封盖层61的远离第一衬底部分11的一侧形成第二封盖层62。第二封盖层62可以覆盖狭槽结构Ux远离第一衬底部分11的端面。示例性的，第二封盖层62可以选用与第一封盖层61相同的材料(例如氧化硅)制备。

在一些实施方式中，形成阵列器件100的步骤中还包括：在外围区C形成贯穿绝缘覆盖层5并延伸至第一衬底部分11的源极导电结构71和外围导电结构72的步骤。

在该步骤中，如图2H所示，源极导电结构71和外围导电结构72可在外围区C垂直地贯穿绝缘覆盖层5并延伸入第一衬底部分11内。源极导电结构71延伸入第一衬底部分11中的深度可与沟道结构4延伸入第一衬底部分11中的深度相同或不同，同样的，外围导电结构72延伸入第一衬底部分11中的深度可与沟道结构4延伸入第一衬底部分11中的深度相同或不同。其中，源极导电结构71和外围导电结构72的数量及排布可根据实际需求进行制备，例如可以根据三维存储器的信号量传输需求进行设计，本公开各个实施例对此不做限制。

在制作上述源极导电结构71和外围导电结构72的同时，示例性的，如图2H所示，还可以同时制作字线导电结构73和沟道导电结构74。其中，字线导电结构73与栅极层33电连接，沟道导电结构74与沟道结构4电连接。

可以理解的是，在设置有上述第一封盖层61、第二封盖层62的情况下，如图2H所示，上述源极导电结构71、外围导电结构72、字线导电结构73和沟道导电结构74还均可以贯穿第一封盖层61和第二封盖层62。

在一些实施例中，请参阅图1B，上述三维存储器的制备方法还包括：

S01、形成半导体结构，半导体结构包括基底和位于基底上的外围器件。

S02、将外围器件与阵列器件键合。

在该步骤S01和步骤S02中，如图2I所示，半导体结构8包括基底81和位于所述基底81上的外围器件82。可以将阵列器件100进行倒置后与外围器件8进行键合。在本实施例中，阵列器件100和外围器件8的键合方式可以为混合键合。

其中，该外围器件82可与上述极导电结构71、外围导电结构72、字线导电结构73和沟道导电结构74电连接。

其中，外围器件82被配置为控制和感测阵列器件100。该外围器件82可包括诸如页缓冲器、解码器(例如行解码器和列解码器)、读出放大器、驱动器(例如字线驱动器)、或电路的任何有源(或无源)部件(例如、晶体管、二极管、电阻器、电容器等)。

外围器件82可以包括多个晶体管，全部或一部分晶体管形成在基底81中(例如，在基底81的顶表面下方)和/或直接形成在基底81上。同样，也可以在基底81中形成浅沟槽隔离和掺杂区(例如，晶体管的源极区和漏极区)。

需要说明的是，外围器件82还可以包括与高级逻辑工艺兼容的任何其它电路。示例性的，外围器件82包括逻辑电路(例如处理器和可编程逻辑器件(PLD))、和/或存储电路(例如，静态随机存取存储器(SRAM))。

S3、使衬底在剥离层处断开，以剥离第二衬底部分。这样设计，实现了对衬底进行减薄，使得所剥离掉的第二衬底部分可以被重复利用，节约了工艺成本。

在步骤S3中，如图2I和图2J所示，使衬底1在剥离层2处断开，从而剥离掉第二衬底部分12。

在一些示例中，通过热处理工艺使衬底1在剥离层2处断开。此处，由于气体离子注入形成剥离层2，因此剥离层2包括很多气泡，通过加热的方式，可以使剥离层2会形成中的气泡膨胀，气泡的膨胀过程可以使衬底1在剥离层2处断开，也即发生了剥离，从而将衬底1分为第一衬底部分11和第二衬底部分12。

在另一些示例中，通过机械力使衬底1在剥离层2处断开。此处，通过机械力将衬底1分为第一衬底部分11和第二衬底部分12，不需要进行加热，从而不容易因温度过高而对前述绑定的外围器件8的绑定效果造成影响，从而有助于提高所制备的三维存储器的器件稳定性。

S4、刻蚀第一衬底部分和存储功能层延伸入第一衬底部分中的部分，以暴露出沟道层的部分。

在该步骤中，参阅图2J和图2K，在刻蚀第一衬底部分11和存储功能层41延伸入第一衬底部分11中的部分后，可以暴露出沟道层42中的部分Q1，也即暴露出了沟道层42的末端。

S5、形成源极层，源极层与沟道层暴露的部分电接触。

在该步骤中，参阅图2L，所形成的源极层101覆盖沟道层42暴露的部分Q1，从而可以使源极层101与沟道层42的末端之间实现电接触。

本公开一些实施例提供的三维存储器的制备方法，由于包括上述步骤S1～S5，也即，包括在形成阵列器件100之前，先向衬底1中注入离子形成剥离层2，并在形成阵列器件100之后，使衬底1在剥离层2处断开，以剥离第二衬底部分12的步骤，使得所剥离掉的第二衬底部分12可以被重复利用，例如，在新的三维存储器的制作过程中，可以将该剥离的第二衬底部分12作为新的衬底使用，通过再次向该新的衬底注入离子，以在该新的衬底内部形成剥离层，并在形成新的阵列器件之后，使新的衬底在剥离层处断开，如此重复，可见一片衬底可以用于多次三维存储器的制作，也即实现了对衬底的重复利用，节约了工艺成本。

此外，值得指出的是，在本公开的一些实施方式中，先阵列器件100和外围器件8键合，然后再减薄衬底1。由于阵列器件100和外围器件8键合的过程中，衬底1中的第二衬底部分12还未剥离，也即衬底1比较厚，承载能力比较强，因此有助于提高键合连接效果，键合后的稳定性和可靠性较高。

在一些示例中，衬底1各位置处的离子注入深度相同，这样有利于使剥离层2与第一衬底部分11远离第二衬底部分12的表面平行。此处，“平行”包括绝对平行的情况，同时由于可能存在的一些不可控的误差(例如测量误差、设备误差等)，此处的“平行”还包括近似平行的情况。“近似平行”，例如可以是两者之间存在一个较小的交角(如10°以内)，又例如可以是剥离层的表面可以存在微小的凸起或凹陷等。

这样设计，可以使剥离后得到的第二衬底部分的剥离表面比较平整，便于下次制备过程中使用。

请参阅图1C，在本公开的一些实施例中，在形成上述阵列器件的步骤之前，三维存储器的制备方法还包括：

S001、在第一衬底部分上依次形成第一刻蚀停止层和第二刻蚀停止层。

在该步骤中，如图2C所示，第一刻蚀停止层91形成于第一衬底部分11的表面上，第二刻蚀停止层92形成于第一刻蚀停止层91远离第一衬底部分11的表面上。其中，第一刻蚀停止层91用于使后续步骤S4停止于该层，第二刻蚀停止层92用于使后续步骤5停止于该层。

示例性的，第一刻蚀停止层91和第二刻蚀停止层92可采用诸如CVD、PVD、ALD等薄膜沉积工艺中的至少一种形成。第一刻蚀停止层91可选用氧化硅制备。第二刻蚀停止层92可选用多晶硅制备。应注意的是，第一刻蚀停止层91和第二刻蚀停止层92应选用与后续待刻蚀材料达到预定刻蚀选择比的材料制备，同时第一刻蚀停止层91和第二刻蚀停止层92应当具有不同的刻蚀选择比。

在此基础上，在一些实施方式中，参阅图1D，上述S4、刻蚀第一衬底部分和存储功能层延伸入第一衬底部分中的部分，以暴露出沟道层的部分的步骤，包括步骤S41～S42。

S41、刻蚀第一衬底部分至第一刻蚀停止层，以暴露出存储功能层的延伸至第一衬底部分中的部分。

参阅图2J和图2K，在该步骤中，可采用例如湿法刻蚀工艺去除第一衬底部分，并通过选用预定的刻蚀剂使刻蚀停止于第一刻蚀停止层91。

第一刻蚀停止层91与存储功能层41的刻蚀选择比相同或相近。例如第一刻蚀停止层91的材料与存储功能层41的电荷阻挡层411的材料相同，也即第一刻蚀停止层91与存储功能层41的刻蚀选择比相同。

当第一刻蚀停止层91的材料与存储功能层41的电荷阻挡层411的材料相同时，例如二者均由氧化硅制备，采用例如湿法刻蚀工艺去除第一衬底部分时，还可使刻蚀停止于电荷阻挡层411，从而暴露沟道结构4的存储功能层41的延伸入第一衬底部分11中的部分。通过增加第一刻蚀停止层91，有助于控制去除第一衬底部分11过程中的工艺均匀性。

S42、刻蚀第一刻蚀停止层和存储功能层暴露的部分至所述第二停止层，以暴露出沟道层的部分。

参阅图2J和图2K，在该步骤中，可采用例如湿法刻蚀工艺去除第一刻蚀停止层91，并通过选用预定的刻蚀剂使刻蚀停止于第二刻蚀停止层92。

第二刻蚀停止层92与沟道层42的刻蚀选择比相同或相近。例如第二刻蚀停止层92的材料与沟道层42的材料相同，也即第二刻蚀停止层92与沟道层42的刻蚀选择比相同。

当第二刻蚀停止层92的材料与沟道结构4的沟道层42的材料相同时，例如二者均由多晶硅制备，采用例如湿法刻蚀工艺去除第一刻蚀停止层91和存储功能层41时，还可使刻蚀停止于沟道层132，从而暴露沟道结构4的沟道层42的延伸至第一衬底部分11中的部分Q1。通过增加第二刻蚀停止层92，有助于控制去除第一刻蚀停止层91和存储功能层41过程中的工艺均匀性。经步骤S42工艺处理后的半导体结构如图2K所示。

在此基础上，示例性的，可以通过控制刻蚀时间的方式，进一步地去除沟道结构4的存储功能层41延伸入第二刻蚀停止层92中的部分，以使沟道结构4的沟道层42具有更大的暴露区域。

在一些实施方式中，参阅图2K，在刻蚀第一衬底部分11后，还暴露出虚拟沟道结构4′的延伸入第一衬底部分11中的部分；在刻蚀第一刻蚀停止层91和存储功能层41暴露的部分的过程中，虚拟沟道结构4′暴露的至少部分被去除。例如图2K以虚拟沟道结构4′暴露的部分被部分去除为例进行示意，可以理解，在其它示例中，该虚拟沟道结构4′暴露的部分也可以被全部去除。

在一些实施方式中，参阅图2K，在刻蚀第一衬底部分11和所述第一刻蚀停止层91后，还暴露出源极导电结构71的延伸入第一衬底部分11及所述第一刻蚀阻挡层91两者中的部分和所述外围导电结构72的延伸入第一衬底部分11及所述第一刻蚀阻挡层91两者中的部分。

在一些实施方式中，参阅图2K，在刻蚀第一衬底部分11和所述第一刻蚀停止层91后，还暴露出狭槽结构Ux的延伸入第一衬底部分11及所述第一刻蚀阻挡层91两者中的部分。

示例性的，可采用例如湿法刻蚀工艺去除第一衬底部分11和第一刻蚀停止层91，并通过选用预定的刻蚀剂或控制刻蚀时间，使刻蚀停止于虚拟沟道结构4′延伸至第一衬底部分11及所述第一刻蚀阻挡层91两者中的外表面、源极导电结构71延伸至第一衬底部分11及所述第一刻蚀阻挡层91两者中的外表面、外围导电结构72延伸至第一衬底部分11及所述第一刻蚀阻挡层91两者中的外表面、以及狭槽结构Ux延伸至第一衬底部分11及所述第一刻蚀阻挡层91两者中的外表面，以暴露出虚拟沟道结构4′延伸至第一衬底部分11及所述第一刻蚀阻挡层91两者中的端部、源极导电结构71延伸至第一衬底部分11及所述第一刻蚀阻挡层91两者中的端部、外围导电结构72延伸至第一衬底部分11及所述第一刻蚀阻挡层91两者中的端部、以及狭槽结构Ux延伸至第一衬底部分11及所述第一刻蚀阻挡层91两者中的端部。

经步骤S42工艺处理后的三维存储器如图2K所示。图2K中形成的三维存储器中不具有上文中所描述的第一衬底部分11以及第一刻蚀停止层91，但仍保留第二刻蚀停止层92。第二刻蚀停止层92还可作为叠层结构3与后续工艺过程中形成的源极层的间隔层。并且通过控制第二刻蚀停止层92的厚度，可有效地控制叠层结构3中栅极层33(字线)与源极层之间的距离。

根据本公开一些实施例提供的三维存储器的制备方法，通过增加第一刻蚀停止层91、第二刻蚀停止层92，以及通过刻蚀工艺去除沟道结构的部分存储功能层41，以暴露沟道结构4的部分沟道层42的方法，能够使刻蚀停止于第二刻蚀停止层92，有助于控制去除第一衬底部分11和第一刻蚀停止层91过程中的工艺均匀性，从而保证去除沟道结构4的部分存储功能层41后沟道层42的均匀性。

在上述一些实施例的基础上，继续参阅图1D，所述的S5、形成源极层，源极层与沟道层暴露的部分电接触的步骤，包括步骤S51。

S51、在第二刻蚀停止层远离叠层结构的一侧形成源极层，源极层覆盖沟道层暴露的部分。

在该步骤中，参阅图2L，可采用薄膜沉积工艺在第二刻蚀停止层92远离叠层结构3的一侧沉积多晶硅层，以形成源极层101。

经过步骤S51处理后，如图2L所示，源极层101可与步骤S5处理后沟道层42的暴露部分电接触，从而实现沟道结构4与源极层101的电连接。示例性的，如图2L所示，源极层101包围沟道结构4端部的沟道层42，能够使源极层101与沟道结构4端部的沟道层42具有较大的接触面积，有利于增加接触连接的可靠性以及改善完成制备后的三维存储器的性能。

值得说明的是，在相关技术中，实现沟道层与源极的电连接，可以通过在沟道结构底部打孔，进而形成外延结构来实现(即底部SEG(Selective Epitaxy Growth，选择性外延生长))。然而这种方式中，打孔精度难以控制，容易出现过刻或刻蚀不足的问题，进而导致底部外延生长困难，连接不良的问题。此外，还可以通过打开沟道结构的侧壁的存储功能层(例如“ONO”膜层)来暴露沟道层，进而实现沟道与源极的电连接(即侧壁SEG)。然而这种方式中，需要多次刻蚀并制作多种保护膜，然后打开沟道结构的侧壁的存储功能层，工艺复杂，成本高，可扩展性差。

相比上述两种方式，本公开实施例中通过直接去除沟道底部的衬底材料(即第一衬底部分11)，暴露出沟道结构4的底部，从而可以方便的从沟道结构的底部执行刻蚀工艺来暴露沟道层，进而通过形成源极层101来实现沟道层与源极的电连接。这样，避免了在沟道底部打孔，也不用通过狭缝进行多次刻蚀以打开沟道结构的侧壁的存储功能层，工艺实现难度得到极大地降低。

在一些实施方式中，源极层101还覆盖暴露的虚拟沟道结构4′的端部、源极导电结构71的端部、外围导电结构72的端部、以及狭槽结构Ux的端部。

在一些实施例中，在上述步骤S5(或步骤S51)之前，制备方法还包括：至少对沟道层暴露的部分进行离子掺杂，所述离子掺杂的类型与源极层的掺杂类型相同。

在该步骤中，参阅图2K和图2L，当源极层101掺杂N型离子掺杂剂时，将至少对沟道层42暴露的部分Q1掺杂N型离子掺杂剂；当源极层101掺杂P型离子掺杂剂时，将至少对沟道层42暴露的部分Q1掺杂P型离子掺杂剂。由于两者的离子掺杂类型相同，因此，有助于提高源极层101与沟道层42之间的导电性能。

在一些实施方式中，可以对沟道层42中靠近所暴露的部分Q1的部位Q2也进行相同类型的离子掺杂，以提高导电稳定性。

请参阅图1E，在一些实施例中，三维存储器的制备方法还包括步骤S6～S8。

S6、在源极层远离叠层结构的一侧形成层间电介质层。

在该步骤中，参阅图2L，可采用例如高密度等离子体化学气相沉积工艺，在源极层101远离叠层结构3的一侧填充电介质材料，例如氧化硅，以形成层间电介质层102。在此基础上，示例性的，可以采用CMP工艺对层间电介质层102远离叠层结构3的表面进行平坦化处理。

在一些实施方式中，参阅图2L，在制作层间电介质层102之前，可以采用干法或湿法刻蚀工艺，去除源极层101的与源极导电结构71对应的部分，并去除源极层101的与外围导电结构72对应的部分。在此基础上，示例性的，可以通过控制刻蚀时间，去除第二刻蚀停止层92的与源极导电结构71对应的部分，并去除第二刻蚀停止层92的与外围导电结构72对应的部分。

S7、在层间电介质层中形成第一源极触点，第一源极触点与源极层电连接。

在该步骤中，参阅图2L，可以采用干法或湿法刻蚀工艺，去除层间电介质层102中与源极层101对应的部分(例如图2L中层间电介质层102的与沟道结构4对应的部分)，形成开口区域，然后在该开口区域沉积导电材料，从而形成与源极层101电连接的第一源极触点A1。

在此基础上，示例性的，可以采用干法或湿法刻蚀工艺，去除层间电介质层102中与源极导电结构71对应的部分，并去除层间电介质层102的与外围导电结构72对应的部分。从而，可以暴露出源极导电结构71的端部和外围导电结构72的端部，然后在层间电介质层102中形成与源极导电结构71的端部电连接的第二源极触点A2、以及与外围导电结构72的端部电连接的外围触点A3。

形成上述第一源极触点A1、第二源极触点A2和外围触点A3的方式包括但不限于CVD、PVD、ALD等薄膜沉积工艺。

在一些实施方式中，如图2L所示，层间电介质层102将源极层101与源极导电结构71及外围导电结构72隔开，防止源极层101与源极导电结构71及外围导电结构72三者中的任意两者直接电接触。从而，可以防止源极层101与源极导电结构71及外围导电结构72三者在接收和传输信号时产生串扰。

S8、在层间电介质层远离所述叠层结构的一侧形成金属互联层，金属互联层与第一源极触点电连接。

在该步骤中，可采用诸如CVD、PVD、ALD等薄膜沉积工艺，形成金属薄膜，然后对金属薄膜进行图案化处理(如曝光、显影等)，形成金属互联层103。参阅图2L，金属互联层103可以同时与第一源极触点A1、第二源极触点A2电连接，从而实现源极信号的传输。

在一些实施方式中，参阅图2L，在形成金属互联层103的过程中，还在层间电介质层102远离叠层结构3的一侧形成连接衬垫103′，连接衬垫103′与外围触点A3电连接。该连接衬底连接衬垫103′用于与外部电路连接。

在一些实施方式中，三维存储器的制备方法还包括：形成阻隔层104的步骤，参阅图2L，阻隔层104阻隔连接衬垫103′与金属互联层103，使连接衬垫103′与金属互联层103之间不容易发生信号干扰。

参阅图2L，本公开一些实施例提供了一种三维存储器1000，该三维存储器1000包括：源极层101、位于源极层101一侧的叠层结构3、以及贯穿叠层结构3并延伸入源极层101的沟道结构4。

沟道结构4包括沟道孔和依次设置在沟道孔内的存储功能层41和沟道层42。存储功能层41的具体设置方式可参阅前述内容，此处不再赘述。

存储功能层41靠近源极层101的部分设有开口，沟道层42经开口延伸入源极层101，且与源极层101电接触。也即，在图2L的示例中，沟道层42的暴露部分Q1延伸入源极层101，且沟道层42的暴露部分Q1与源极层101电接触。

本公开上述一些实施例中的三维存储器1000，将沟道层42的暴露部分Q1直接延伸入源极层101中，实现电接触。相较于底部SEG或侧壁SEG实现沟道层与源极电连接的方案而言，本公开一些实施例中的三维存储器1000，结构更加简单，制作时也更加容易，并且，电连接的稳定性和可靠性都比较高。

在一些实施例中，继续参阅图2L，至少在沟道层42延伸至所述源极层101的部分中掺杂有与源极层101的掺杂类型相同的离子。例如，当源极层101掺杂N型离子掺杂剂时，将至少对沟道层42暴露的部分Q1掺杂N型离子掺杂剂；当源极层101掺杂P型离子掺杂剂时，将至少对沟道层42暴露的部分Q1掺杂P型离子掺杂剂。由于两者的离子掺杂类型相同，因此，有助于提高源极层101与沟道层42之间的导电性能。

在一些实施方式中，还对沟道层42中靠近所暴露的部分Q1的部位Q2进行了相同类型的离子掺杂，从而可以进一步提高导电稳定性。

在一些实施例中，三维存储器1000还包括：第二刻蚀阻挡层92，位于源极层101与所述叠层结构3之间。通过设置第二刻蚀阻挡层92，有助于控制去除存储功能层41过程中的工艺均匀性，从而使得将沟道层42的暴露部分Q1延伸入源极层101中的工艺过程容易实现，源极层101与沟道层42之间的接触效果更好。

此外，本公开一些实施例提供的三维存储器1000采用如上所述的任一实施例的制备方法进行制备。采用上述任一实施例的制备方法进行制备的有益效果可参阅前述内容，此处不再赘述。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。