电子组件

本申请为分案申请；其母案的申请号为“2018800668283”，发明名称为“电子组件及电子组件模块”。

技术领域

本发明涉及一种电子组件。

背景技术

在例如电力电子的领域中，正在推进具有互相对置配置的一对线圈的转换器的开发。专利文献1公开了具有一对电感器的转换器。一方的电感器以中心轴为旋转轴旋转180°而与另一方的电感器对置配置。

现有技术文献

专利文献

专利文献1：日本特开2013－115131号公报

发明内容

发明所要解决的课题

在包括隔着绝缘层互相对置的低电压导体图案及高电压导体图案的电子组件中，在低电压导体图案及高电压导体图案之间的区域形成电场。该电场具有向高电压导体图案侧集中的倾向。这样的电场集中的发生可能成为提高耐压方面的弊病。

因此，本发明的一实施方式提供一种缓和相对于高电压导体图案的电场集中，能够提高耐压的电子组件。

用于解决课题的方案

本发明的一实施方式提供电子组件，其特征在于，包括：绝缘层；低电压导体图案，其形成于上述绝缘层内；高电压导体图案，其以与上述低电压导体图案在上下方向上对置的方式形成于上述绝缘层内；以及导电性的耐压保持构造，其以俯视下伸出到比上述低电压导体图案靠外侧的方式在上述绝缘层内沿着上述高电压导体图案形成。

根据该电子组件，能够利用导电性的耐压保持构造缓和相对于高电压导体图案的电场集中。由此，能够提供能够提高耐压的电子组件。

本发明的一实施方式提供一种电子组件，包括：绝缘层；低电压导体图案，其形成于上述绝缘层内；高电压导体图案，其以与上述低电压导体图案在上下方向上对置的方式形成于上述绝缘层内；低电压焊盘，其形成于上述绝缘层之上，且与上述低电压导体图案电连接，高电压焊盘，其俯视下从上述低电压焊盘隔开间隔地形成于上述绝缘层之上，且与上述高电压导体图案电连接；以及导电性的焊盘侧耐压保持构造，其以俯视下沿着上述高电压焊盘的周缘的方式形成于上述绝缘层内。

根据该电子组件，能够利用导电性的焊盘侧耐压保持构造缓和相对于高电压焊盘的电场集中。由此，能够提供能够提高耐压的电子组件。

本发明的一实施方式提供一种电子组件，包括：第一绝缘层，其具有第一绝缘击穿强度；低电压导体图案，其形成于上述第一绝缘层内；高电压导体图案，其以与上述低电压导体图案在上下方向上对置的方式形成于上述第一绝缘层内；低电压配线，其在上述第一绝缘层内在沿着上述第一绝缘层的表面的方向上从上述高电压导体图案隔开间隔地形成，与上述低电压导体图案电连接，且在与上述高电压导体图案之间形成具有上述第一绝缘击穿强度以下的第一值的电场；导电性的电场增强构造，其在上述第一绝缘层内介于上述高电压导体图案及上述低电压配线之间的区域，且在与上述低电压配线之间形成具有上述第一绝缘击穿强度以下且上述第一值以上的第二值的电场；以及第二绝缘层，其形成于上述第一绝缘层之上，且具有上述第一绝缘击穿强度以下的第二绝缘击穿强度。

对未形成电场增强构造的情况进行考虑。在该情况下，高电压导体图案相对于低电压导体图案形成于靠近第二绝缘层的位置。因此，集中到高电压导体图案的电场也成为对第二绝缘层的负荷。因此，在高电压导体图案的电场强度超过第二绝缘层的第二绝缘击穿强度的情况下，可能在第二绝缘层产生绝缘击穿。

对于此，在该电子组件中，在第一绝缘层内，在高电压导体图案及低电压配线之间的区域形成有导电性的电场增强构造。由此，高电压导体图案及低电压配线之间的电场实质上被电场增强构造及低电压配线之间的距离支配。

由此，能够缓和相对于高电压导体图案的电场集中。而且，也能够利用导电性的电场增强构造遮蔽形成于低电压导体图案及高电压导体图案之间的电场。

因此，能够在具有超过第二绝缘击穿强度的第一绝缘击穿强度的第一绝缘层中增加电场强度，另一方面，能够降低具有第一绝缘击穿强度以下的第二绝缘击穿强度的第二绝缘层的电场强度。也就是，在电子组件中，通过特意增加绝缘击穿强度大的第一绝缘层侧的电场强度，能够降低绝缘击穿强度低的第二绝缘层侧的电场强度。

由此，在第二绝缘层中，能够抑制因相对于高电压导体图案的电场集中而引起的绝缘击穿。由此，能够提供能够提高耐压的电子组件。

本发明的上述的及再其它目的、特征以及效果通过接下来参照附图描述的实施方式的说明将明了。

附图说明

图1是装入有本发明的第一实施方式的电子组件的电子组件模块的俯视图。

图2是表示上述电子组件模块的连接方式及各部分的电位的图。

图3是用于对上述电子组件的平面构造进行说明的图。

图4是用于对上述电子组件的下线圈的平面构造进行说明的图。

图5是用于对上述电子组件的上线圈的平面构造进行说明的图。

图6是沿着图3的VI－VI线的剖视图。

图7是沿着图3的VII－VII线的剖视图。

图8是表示上述电子组件的比较方式的结构的剖视图。

图9是沿着图8的IX－IX线的剖视图。

图10是比较本发明的比较方式的电子组件的平均绝缘击穿电压及本发明的第一实施方式的电子组件的平均绝缘击穿电压的图表。

图11是比较本发明的比较方式的电子组件的绝缘击穿电压的偏差及本发明的第一实施方式的电子组件的绝缘击穿电压的偏差的图表。

图12是用于对本发明的第二实施方式的电子组件的上线圈的平面构造进行说明的图。

图13是图12所示的区域XIII的放大图。

图14是图13所示的区域XIV的放大图。

图15是图13所示的区域XV的放大图。

图16是沿着图12所示的XVI-XVI线的剖视图。

图17是沿着图12所示的XVII-XVII线的剖视图。

图18是通过模拟求出第一耐压保持构造的伸出量与电场强度的关系的图表。

图19是通过模拟求出第二假导体图案的个数与电场强度的关系的图表。

图20是比较本发明的参考例的电子组件的平均绝缘击穿电压及本发明的第二实施方式的电子组件的平均绝缘击穿电压的图表。

图21是与图16对应的部分的图，是本发明的第三实施方式的电子组件的剖视图。

图22是与图14对应的部分的图，是用于对本发明的第四实施方式的电子组件的第一上线圈侧的平面构造进行说明的图。

图23是表示图22所示的电子组件的样品的上线圈的俯视图。

图24是表示图22所示的电子组件的样品的上线圈的俯视图。

图25是表示图22所示的电子组件的样品的上线圈的俯视图。

图26是表示图23所示的样品、图24所示的样品、以及图25所示的样品的电场强度的测定结果的图表。

图27是比较本发明的参考例的电子组件的平均绝缘击穿电压、图23所示的样品的平均绝缘击穿电压、图24所示的样品的平均绝缘击穿电压、以及图25所示的样品的平均绝缘击穿电压的图表。

图28是用于对本发明的第五实施方式的电子组件进行说明的剖视图。

图29是用于对图28所示的电子组件的效果进行说明的图。

图30是用于对图28所示的电子组件的效果进行说明的图。

图31是用于对本发明的第六实施方式的电子组件的平面构造进行说明的图。

图32是用于对图31所示的电子组件的低电压侧电容器导体膜的平面构造进行说明的图。

图33是用于对图31所示的电子组件的高电压侧电容器导体膜的平面构造进行说明的图。

图34是沿着图31所示的XXXIV-XXXIV线的剖视图。

图35是用于对本发明的第七实施方式的电子组件进行说明的剖视图。

图36是表示关于树脂膜的图案的变形例的图。

图37是表示关于树脂膜的图案的变形例的图。

图38是变形例的电子组件模块的俯视图。

具体实施方式

图1是装入有本发明的第一实施方式的电子组件的电子组件模块1的俯视图。在图1中，为了内部构造的清晰化，透视地示出了电子组件模块1的中央部。

有时与高电压线圈电连接的高电压焊盘和与低电压线圈电连接的低电压焊盘在电子组件的表面在横向上分离配置。

通常，从确保充分的耐压的观点出发，低电压焊盘－高电压焊盘间的距离与转换器的高电压线圈－低电压线圈间的距离设为几十倍以上。因此，关于利用低电压焊盘－高电压焊盘间的区域提高耐压这一点，至今未进行充分的研究。

因此，在该方式中，着眼于低电压焊盘－高电压焊盘间的区域，提供能够提高耐压的电子组件及电子组件模块。

电子组件模块1的封装类型是SOP(Small Outline Package)。作为电子组件模块1的封装类型，不限于SOP，也可以采用QFP(Quad Flat Package)、SOJ(Small Outline J-lead Package)等各种类型。

电子组件模块1是将多个芯片封装形成为一个封装体的功率模块。电子组件模块1包括树脂封装体2、多个引线3以及多个芯片类4。

树脂封装体2使用例如环氧树脂形成为四边(正方形)板状。在该方式中，多个引线3经由树脂封装体2的互相对置的一对端面横跨树脂封装体2的内外而设置。

多个芯片类4包括作为低电压元件的一例的控制器芯片5(控制器IC)、电子组件6、以及作为高电压元件的一例的驱动器芯片7(驱动器IC)。在该方式中，电子组件6是包括变压器的转换器芯片。各芯片5～7形成为四边(长方形)板状。

控制器芯片5的尺寸及驱动器芯片7的尺寸也可以大致相等。电子组件6的尺寸也可以比控制器芯片5及驱动器芯片7小。

电子组件6配置于树脂封装体2的大致中央部。控制器芯片5及驱动器芯片7分别相对于电子组件6配置于一方的引线3侧及其相反的引线3侧。

控制器芯片5及驱动器芯片7以在它们之间夹着电子组件6的方式配置。控制器芯片5及驱动器芯片7分别与多个引线3相邻。

控制器芯片5及电子组件6配置于共通的第一芯片焊盘8上。驱动器芯片7配置于从第一芯片焊盘8隔开间隔设置的第二芯片焊盘9上。

在控制器芯片5的表面形成有多个焊盘10及多个焊盘11。多个焊盘10沿着控制器芯片5的靠近引线3的一侧的长边排列。多个焊盘10通过接合线12与引线3连接。

多个焊盘11沿着控制器芯片5的引线3的相反侧(靠近电子组件6的一侧)的长边排列。

在电子组件6的表面形成有多个低电压焊盘13及多个高电压焊盘14。多个低电压焊盘13沿着电子组件6的靠近控制器芯片5的一侧的长边排列。多个低电压焊盘13通过接合线15与控制器芯片5的焊盘11连接。

在该方式中，控制器芯片5的焊盘11与电子组件6的一次侧连接。多个高电压焊盘14在电子组件6的宽度方向中央部沿着电子组件6的长边排列。

在驱动器芯片7的表面形成有多个焊盘16及多个焊盘17。多个焊盘16沿着驱动器芯片7的靠近电子组件6的一侧的长边排列。多个焊盘16通过接合线18与电子组件6的高电压焊盘14连接。

在该方式中，驱动器芯片7的焊盘16与电子组件6的二次侧连接。多个焊盘17沿着驱动器芯片7的电子组件6的相反侧(靠近引线3的一侧)的长边排列。多个焊盘17通过接合线19与引线3连接。

图1所示的各芯片5～7的焊盘类的配置方式仅为一例，能够根据封装类型、芯片类4的配置方式适当地变更。

图2是表示图1的电子组件模块1的连接方式及各部分的电位的图。

如图2所示，就电子组件模块1而言，在电子组件6中，一次侧(低压侧)的下线圈20和二次侧(高压侧)的上线圈21在上下方向上隔开间隔对置。

下线圈20形成为低电压线圈(低电压导体图案)的一例。上线圈21形成为高电压线圈(高电压导体图案)的一例。下线圈20及上线圈21分别形成为螺旋状。

通过下线圈20及上线圈21的磁耦合形成变压器(后述的第一变压器301及第二变压器302)。控制器芯片5及驱动器芯片7通过变压器(下线圈20及上线圈21)被直流绝缘。另外，控制器芯片5及驱动器芯片7通过变压器(下线圈20及上线圈21)交流连接。

在下线圈20的内侧线圈端部22(旋涡的内侧末端)及外侧线圈端部92(旋涡的外侧末端)分别连接有低电压配线24及低电压配线93。低电压配线24、93的末端作为低电压焊盘13露出。

在上线圈21的内侧线圈端部23及外侧线圈端部94分别连接有高电压配线25(内侧线圈端部配线)及高电压配线95(外侧线圈端部配线)。高电压配线25、95的末端作为高电压焊盘14露出。

控制器芯片5包括晶体管Tr1、Tr2。晶体管Tr1、Tr2分别是进行配线90、91的导通、切断的开关元件。

晶体管Tr1设于连接某焊盘10和某焊盘11的配线90的中途。晶体管Tr2设于连接另一焊盘10和另一焊盘11的配线91的中途。

配线90侧的焊盘10、11分别通过接合线12、15与输入电压及外侧线圈端部92侧的低电压焊盘13连接。配线91侧的焊盘10、11分别通过接合线12、15与接地电压及内侧线圈端部22侧的低电压焊盘13连接。

通过对控制器芯片5进行控制以使第一施加状态(Tr1：接通(ON)，Tr2：断开(OFF))和第二施加状态(Tr1：OFF，Tr2：ON)交替反复，从而在电子组件6的下线圈20产生周期性的脉冲电压。例如，在图2中，相对于基准电压＝0V(接地电压)，在下线圈20产生5V的脉冲电压。

在电子组件6中，直流信号在下线圈20与上线圈21之间被切断，并且通过电磁感应，仅将基于在下线圈20产生的脉冲电压的交流信号选择性地传递到高压侧(上线圈21)。

传递的交流信号根据下线圈20与上线圈21之间的变压比而升压。传递的交流信号通过接合线18输出到驱动器芯片7。例如，在图2中，5V的脉冲电压在升压到15V之后，输出到将基准电压设定为1200V的驱动器芯片7。

驱动器芯片7通过将输入的15V的脉冲电压施加到SiC功率MOSFET(例如，源－漏间电压＝1200V)的栅电极(未图示)，进行该MOSFET的开关动作。

图2中示出的具体的电压值只是为了对电子组件模块1的动作进行说明而使用的一例。驱动器芯片7(HV区域)的基准电压也可以是超过1200V的值。

图3是用于对图1的电子组件6的平面构造进行说明的图。图4是用于对电子组件6的配置有下线圈20的层的平面构造进行说明的图。图5是用于对电子组件6的配置有上线圈21的层的平面构造进行说明的图。

图6是电子组件6的剖视图(沿着图3的VI－VI线的剖视图)。图7是电子组件6的剖视图(沿着图3的VII－VII线的剖视图)。在图6及图7中，为了清晰化，仅将金属部分用剖面线示出。

参照图3～图5，电子组件6包括第一变压器301及第二变压器302。第一变压器301及第二变压器302沿着电子组件6的长边方向隔开间隔地形成。在图3～图5的纸面上，第一变压器301示于上侧，第二变压器302示于下侧。

如后述，第一变压器301对于互相对置的一组下线圈20及上线圈21包括两个。第二变压器302也相同地对于互相对置的一组下线圈20及上线圈21包括两个。

如图6及图7所示，包括半导体基板26和形成于半导体基板26上的绝缘层层叠构造27。作为半导体基板26，能够应用Si(硅)基板、SiC(碳化硅)基板等。

利用半导体基板26，电子组件6形成为半导体装置。因此，包括电子组件6的电子组件模块1形成为半导体模块。

绝缘层层叠构造27由从半导体基板26的表面起依次层叠的多个(在图6及图7中为12层)绝缘层28构成。多个绝缘层28除了与半导体基板26的表面相接的最下层的绝缘层28，分别由下层的蚀刻阻挡膜29与上层的层间绝缘膜30的层叠构造构成。

最下层的绝缘层28仅由层间绝缘膜30构成。作为蚀刻阻挡膜29，也可以使用SiN膜、SiC膜、SiCN膜等。作为层间绝缘膜30，也可以使用SiO

下线圈20及上线圈21形成于绝缘层层叠构造27中互相不同的绝缘层28。下线圈20及上线圈21隔着一层以上的绝缘层28互相对置。

在该方式中，下线圈20形成于从半导体基板26起第四层的绝缘层28。上线圈21在与下线圈20之间隔着6层绝缘层28，形成于第十一层绝缘层28。

如图3～图5所示，下线圈20及上线圈21分别以在中央划分出俯视椭圆形的内方区域31、32的方式形成于包围该内方区域31、32的周围的椭圆环状的区域。

上线圈21形成为其上表面与绝缘层28的上表面成为同一平面。由此，上线圈21在侧面、上表面以及下表面与互相不同的绝缘层28相接。

具体来说，埋入有上线圈21的绝缘层28的蚀刻阻挡膜29及层间绝缘膜30与上线圈21的侧面相接。形成于埋入有上线圈21的绝缘层28的上侧的绝缘层28仅下层的蚀刻阻挡膜29与上线圈21的上表面相接。下侧的绝缘层28仅上层的层间绝缘膜30与上线圈21的下表面相接。

虽然在此省略说明，但下线圈20也与上线圈21相同地形成为其上表面与绝缘层28的上表面成为同一平面。

如图3、图6以及图7所示，在绝缘层层叠构造27的表面(最上层的绝缘层28的层间绝缘膜30上)形成有作为高电压导电层的一例的高电压焊盘层88及作为低电压导电层的一例的低电压焊盘层89。

以将它们一体覆盖的方式作为表面绝缘膜的一例的保护膜75及钝化膜76依次层叠于绝缘层层叠构造27的整个面。在这些膜75、76形成有焊盘开口79、78。焊盘开口79、78使高电压焊盘层88及低电压焊盘层89分别作为高电压焊盘14及低电压焊盘13露出。

在沿着绝缘层层叠构造27的层叠方向从上方观察电子组件6的俯视视角下，高电压焊盘14配置于配置有上线圈21的中央的高电压区域(HV区域)36。

在此，高电压区域36包括埋入有上线圈21的绝缘层28中的、形成有上线圈21及与上线圈21电位相同的配线的区域以及这些形成区域的周边部。

在该方式中，如图3及图5所示，上线圈21在电子组件6的长边方向上隔开间隔两个两个成对地形成有合计四个。在各对的上线圈21的内方区域32及相邻的上线圈21之间分别形成有内侧线圈端部配线37及外侧线圈端部配线96。

在各上线圈21的对中，一方的上线圈21及另一方的上线圈21通过它们之间的共通的外侧线圈端部配线96互相电连接。这双方的上线圈21、它们之间的外侧线圈端部配线96以及各上线圈21内的内侧线圈端部配线37全部为相同电位。

在绝缘层28中，各上线圈21的内方区域32及各上线圈21的对中的上线圈21间的区域作为来自上线圈21、内侧线圈端部配线37或者外侧线圈端部配线96的电场波及的范围内，也属于高电压区域36。

在高电压区域36中，在图3及图5的俯视下，与各上线圈21重复的区域及各上线圈21的内方区域32是高电压线圈的形成区域的一例。

在高电压区域36中，高电压线圈的形成区域以外的区域是上线圈21的外侧的线圈外方区域85。高电压线圈的形成区域以外的区域例如包括各上线圈21的对中的上线圈21间的区域(线圈间区域50)、沿着各上线圈21的周缘的区域(线圈周缘区域99)。

配置有下线圈20(低电压线圈)的区域在俯视下与高电压区域36一致，但通过多个绝缘层28从上线圈21(高电压线圈)隔离。配置有下线圈20(低电压线圈)的区域几乎不受来自上线圈21的电场的影响，因此不属于在该实施方式中所说的高电压区域36。

如图3所示，高电压焊盘14在各上线圈21的内方区域32的上方及各上线圈21的对中的线圈间区域50的上方各配置一个，合计六个。

通过将高电压焊盘14根据其配置方式分类，高电压焊盘14也可以包括第一焊盘33及第二焊盘34。

第一焊盘33配置于各上线圈21的内方区域32的上方。第一焊盘33在绝缘层层叠构造27的厚度方向(层叠方向)上与该内方区域32对置。第二焊盘34配置于各线圈间区域50的上方。第二焊盘34在绝缘层层叠构造27的厚度方向(层叠方向)上与该线圈间区域50对置。

如图3、图5以及图6所示，第一焊盘33经由通孔38连接于埋入于与上线圈21相同的绝缘层28的内侧线圈端部配线37。

如图3、图5以及图7所示，第二焊盘34通过同样的构造经由通孔35连接于埋入于与上线圈21相同的绝缘层28的外侧线圈端部配线96。

由此，能够将传递到上线圈21的交流信号经由内侧线圈端部配线37及通孔38、以及外侧线圈端部配线96及通孔35从高电压焊盘14输出。

将内侧线圈端部配线37及与其连接的通孔38、以及外侧线圈端部配线96及与其连接的通孔35合起来，分别成为图2的高电压配线25及高电压配线95。

在绝缘层层叠构造27，作为与高电压区域36电隔离的低电位的区域(LV区域)设定有低电压区域46(图6及图7)、外侧低电压区域47(图3～图7)以及中间区域48(图3～图7)。

低电压区域46包括埋入有下线圈20的绝缘层28中的形成有下线圈20及与下线圈20电位相同的配线的区域及这些形成区域的周边部。和下线圈20与上线圈21的关系相同地，低电压区域46隔着一层以上的绝缘层28与高电压区域36对置。

在该方式中，如图4所示，下线圈20在与上线圈21对置的位置，即，在电子组件6的长边方向上隔开间隔两个两个成对地形成合计四个。在各对的下线圈20的内方区域31及相邻的下线圈20之间分别形成有内侧线圈端部配线49及外侧线圈端部配线97。

在各对中，一方的下线圈20及另一方的下线圈20通过它们之间的共通的外侧线圈端部配线97互相电连接。这些双方的下线圈20、它们之间的外侧线圈端部配线97以及各下线圈20内的内侧线圈端部配线49全部为相同电位。

在绝缘层28中，各下线圈20的内方区域31及各对中的下线圈20间的区域也作为来自下线圈20、内侧线圈端部配线49或外侧线圈端部配线97的电场波及到的范围内，属于低电压区域46。如图5所示，内侧线圈端部配线49俯视下配置于从高电压侧的内侧线圈端部配线37偏移的位置。

如图3～图5所示，外侧低电压区域47设定为包围高电压区域36及低电压区域46。中间区域48设定于高电压区域36及低电压区域46与外侧低电压区域47之间。

如图3、图6以及图7所示，低电压焊盘13在外侧低电压区域47形成于绝缘层层叠构造27的表面(最上层的绝缘层28的层间绝缘膜30上)。

如图6及图7所示，外侧低电压区域47包括作为第一空间的一例的第一区域39及作为第二空间的一例的第二区域40。

第一区域39为隔着高电压焊盘14的一侧(纸面左侧)的区域。第二区域40为隔着高电压焊盘14的另一侧(纸面右侧)的区域。低电压焊盘13选择性地集中形成于第一区域39。

在该方式中，在第一区域39中，低电压焊盘13在沿电子组件6的长边方向互相隔开间隔地设有六个的高电压焊盘14的每一个的侧方各配置一个，合计六个。

各低电压焊盘13通过在绝缘层层叠构造27内蔓延的低电压配线24、93与下线圈20连接。低电压配线24包括贯通配线51和引出配线52。

贯通配线51形成为在外侧低电压区域47从各低电压焊盘13至少贯通形成有下线圈20的绝缘层28并到达比下线圈20靠下方的绝缘层28的柱状。

更具体来说，贯通配线51包括低电压层配线53、54(低电压配线)及通孔55、56、57。低电压层配线53、54分别以岛状(四边形状)埋入于与上线圈21及下线圈20相同的绝缘层28。

多个通孔55将低电压层配线53、54之间连接。通孔56连接上侧的低电压层配线53和低电压焊盘13。通孔57连接下侧的低电压层配线54和引出配线52。

引出配线52形成为从低电压区域46经由比下线圈20靠下方的绝缘层28引出到外侧低电压区域47的线状。

更具体来说，引出配线52包括内侧线圈端部配线49、引出层配线58以及通孔59。引出层配线58以线状埋入于比下线圈20靠下方的绝缘层28。引出层配线58横切下线圈20的下方。

通孔59连接引出层配线58和内侧线圈端部配线49。引出层配线58经由通孔86与半导体基板26连接。由此，低电压配线24固定为基板电压(例如接地电压)。

虽然省略详情，但低电压配线93也与低电压配线24相同地由包括贯通配线43(图7)和引出配线98(图3～图5)的配线构成。

根据以上的结构，多个低电压焊盘13中的配置于高电压焊盘14的第一焊盘33的侧方的第一焊盘41如图3～图6所示地经由贯通配线51及引出配线52与下线圈20的内侧线圈端部配线49连接。

如图3～图6所示，配置于高电压焊盘14的第二焊盘34的侧方的第二焊盘42经由贯通配线43及引出配线98与下线圈20的外侧线圈端部配线97连接。由此，能够将输入到低电压焊盘13的信号经由贯通配线51、43及引出配线52、98传递到下线圈20。

在绝缘层层叠构造27中，在比低电压配线24、93还靠外侧形成有屏蔽层69。该屏蔽层69防止水分从外部进入设备内、端面的裂纹向内部扩展。

如图3～图7所示，屏蔽层69沿着电子组件6的端面以壁状形成。在屏蔽层69的底部与半导体基板26连接。由此，屏蔽层69固定为基板电压(例如接地电压)。

更具体来说，如图6及图7所示，屏蔽层69分别包括埋入于与上线圈21、下线圈20以及引出层配线58相同的绝缘层28的屏蔽层配线70～72、将它们之间连接的多个通孔73、以及连接最下层的屏蔽层配线72和半导体基板26连接的通孔74。

而且，在绝缘层层叠构造27上，在保护膜75及钝化膜76之上形成有树脂膜77。在该方式中，树脂膜77以一体覆盖整个高电压区域36的方式选择性地形成于钝化膜76上。

也就是，在图3的俯视下，树脂膜77覆盖与各上线圈21重复的的区域、各上线圈21的内方区域32、线圈间区域50以及线圈周缘区域99。由此，在俯视下，高电压焊盘14的第一焊盘33及第二焊盘34双方及它们的周围全周被树脂膜77覆盖。

在树脂膜77中，使高电压焊盘14露出的开口与焊盘开口79一致。由此，树脂膜77具有越上高电压焊盘14的第一焊盘33及第二焊盘34的周缘的重叠部44、45。

保护膜75例如由SiO

以下对电子组件6的各部分的详情进行说明。

如图2所示，在电子组件6的下线圈20与上线圈21之间产生大的电位差(例如，1200V左右)。配置于下线圈20与上线圈21之间的绝缘层28具有能够实现不产生因它们之间的电位差而引起的绝缘击穿的耐压的厚度。

因此，在该方式中，如图6所示，使多层(例如6层)绝缘层28介于线圈之间。绝缘层28由300nm左右的蚀刻阻挡膜29及2100nm左右的层间绝缘膜30的层叠构造构成。通过将绝缘层28的总计的厚度L2设为12.0μm以上且16.8μm以下，实现了下线圈20与上线圈21之间的纵向的DC绝缘。

相比下线圈20与上线圈21之间的绝缘层28的总计厚度L2，高电压焊盘14与低电压焊盘13的距离L1更大。例如，距离L1一般是100μm以上且450μm以下，如果用与厚度L2的比(距离L1/厚度L2)表示，则为6/1以上且40/1以下。

图8是表示本发明的比较方式的电子组件6的结构的剖视图。图9是沿着图8的IX－IX线的剖视图。如图8及图9所示，在比较方式的电子组件6中，树脂膜77使高电压焊盘14的第二焊盘34的周围露出。

图10是对本发明的比较方式的电子组件的平均绝缘击穿电压及本发明的第一实施方式的电子组件6的平均绝缘击穿电压进行比较的图表。在图10中，纵轴表示平均绝缘击穿电压[kVrms]。

参照图10，第一实施方式的电子组件6的平均绝缘击穿电压相对于比较方式的电子组件6的平均绝缘击穿电压增加了7.5％。因此，可知，通过利用树脂膜77覆盖第二焊盘34的周围，能够提高平均绝缘击穿电压。

图11是对本发明的比较方式的电子组件6的绝缘击穿电压的偏差及本发明的第一实施方式的电子组件6的绝缘击穿电压的偏差进行比较的图表。在图11中，纵轴表示平均绝缘击穿电压的偏差。

参照图11，第一实施方式的电子组件6的绝缘击穿电压的偏差相对于比较方式的电子组件6的绝缘击穿电压的偏差减少了27.9％。因此，可知，通过利用树脂膜77覆盖第二焊盘34的周围，能够抑制绝缘击穿电压的偏差。

图12是用于对本发明的第二实施方式的电子组件101的上线圈21的平面构造进行说明的图。在该方式中，对于与电子组件6的构造对应的构造，标注相同的参照符号并省略说明。

在视为相同或大致相同的平面上(以下简称为“共通的平面上”。)布置有低电压部及高电压部的电子组件的情况下，高电压部在与低电压部之间形成电场。因此，较高的电场有向高电压部集中的倾向。

例如，在由互相对置的低电压线圈及高电压线圈构成一个变压器的电子组件的情况下，高电压线圈在与低电压线圈之间形成电场。因此，较高的电场有向高电压线圈集中的倾向。这样的电场集中的产生有时成为提高耐压方面的弊病。

因此，在该方式中，提供一种能够缓和上述那样的电场集中，提高耐压的电子组件。

以下，列举第一变压器301及第二变压器302中的第一变压器301侧的构造为例进行说明。第二变压器302侧的构造与第一变压器301侧的构造相同，因此标注相同的参照符号并省略说明。

另外，以下，为了便于说明，根据需要，将两个上线圈21中的一方的上线圈21称为第一上线圈21A，将另一方的上线圈21称为第二上线圈21B。在简称为上线圈21A、21B时，设为包括第一上线圈21A及第二上线圈21B双方。

另外，以下，将第一上线圈21A及第二上线圈21B的对置方向称为“第一方向A”，将与第一方向A交叉的交叉方向称为“第二方向B”。更具体来说，第二方向B是与第一方向A正交的正交方向。

参照图12，在该方式中，电子组件101是包括变压器的转换器芯片。电子组件101包括导电性的耐压保持构造102。耐压保持构造102形成于低电压侧的部件及高电压侧的部件之间的区域。低电压侧的部件例如包括固定为基准电位、接地电位的低电压焊盘13、屏蔽层69等。

高电压侧的部件例如包括高电压焊盘14、上线圈21A、21等。耐压保持构造102抑制因形成于低电压侧的部件及高电压侧的部件之间的区域的电场而引起的耐压劣化。

更具体来说，耐压保持构造102包括高电压侧的第一耐压保持构造103及低电压侧的第二耐压保持构造104。在图12中，简化地示出了第一耐压保持构造103及第二耐压保持构造104。

第一耐压保持构造103沿着上线圈21A、21B而形成。第一耐压保持构造103以从其它区域将上线圈21A、21B划分出的方式包围上线圈21A、21B。

更具体来说，第一耐压保持构造103将上线圈21A、21B以及形成于上线圈21A、21B之间的外侧线圈端部配线96一并包围。也就是，第一耐压保持构造103在俯视下形成为环状(椭圆环状)。

在俯视下，第二耐压保持构造104形成于上线圈21A、21B及低电压层配线53(低电压焊盘13)之间的区域。第二耐压保持构造104沿着第一方向A以线状延伸。

在俯视下，第二耐压保持构造104沿着多个低电压层配线53(低电压焊盘13)形成。由此，在俯视下，第二耐压保持构造104伸出到比低电压焊盘13的外廓靠外侧。

第二耐压保持构造104以横切多个低电压焊盘13的方式沿着第一方向A以线状延伸。由此，第二耐压保持构造104从上线圈21A、21B将多个低电压焊盘13(低电压层配线53)分别划分出。

以下，参照图13～图17，对耐压保持构造102的构造更具体地进行说明。图13是图12所示的区域XIII的放大图。图14是图13所示的区域XIV的放大图。图15是图13所示的区域XV的放大图。图16是沿着图12所示的XVI-XVI线的剖视图。图17是沿着图12所示的XVII-XVII线的剖视图。

在图13中，为了便于说明，用粗线表示上线圈21A、21B的外廓。上线圈21A、21B的外廓分别由形成上线圈21A、21B的最外周的一圈的螺旋图案105的外周缘形成。

在图14中，为了便于说明，用虚线表示下线圈20的外廓。下线圈20的外廓由形成下线圈20的最外周的一圈的螺旋图案的外周缘形成。另外，在图14中，为了便于说明，高电压焊盘14的第一焊盘33及第二焊盘34分别由虚线表示。

参照图13及图14，上线圈21A、21B分别包括内侧线圈端部22、外侧线圈端部94以及螺旋图案105。

上线圈21A、21B的内侧线圈端部22在俯视下分别形成于被下线圈20的外廓包围的区域内。上线圈21A、21B的外侧线圈端部94俯视下分别形成于被下线圈20的外廓包围的区域外的区域。上线圈21A、21B的螺旋图案105从内侧线圈端部22朝向外侧线圈端部94外绕地分别卷绕。

螺旋图案105的匝数也可以是5以上且30以下(例如15)。螺旋图案105的宽度也可以是0.5μm以上且5μm以下。螺旋图案105的宽度优选为1μm以上且3μm以下。螺旋图案105的宽度由与螺旋方向正交的方向的宽度定义。

螺旋图案105的卷绕间距PTL也可以是0.1μm且以上10μm以下。螺旋图案105的卷绕间距PTL优选为1μm以上且3μm以下。螺旋图案105的卷绕间距PTL由在与螺旋方向正交的方向上相邻的两个螺旋图案105之间的距离定义。

上线圈21A、21B的内侧线圈端部22分别经由内侧连接部106与内侧线圈端部配线37连接。内侧连接部106分别从内侧线圈端部配线37朝向内侧线圈端部22引出。

上线圈21A、21B的外侧线圈端部94分别经由外侧连接部107与外侧线圈端部配线96连接。外侧连接部107分别从外侧线圈端部配线96朝向外侧线圈端部94引出。

下线圈20的构造如在第一实施方式中所述地与上线圈21A、21B的构造大致相同。省略对下线圈20的具体的说明。

参照图13、图14以及图17，第一耐压保持构造103与上线圈21A、21B形成于相同的绝缘层28(层间绝缘膜30)内。第一耐压保持构造103经过与上线圈21A、21B共通的工序而形成。因此，第一耐压保持构造103由与上线圈21A、21B共通的电极层形成。

第一耐压保持构造103以在俯视下伸出到比下线圈20的外廓(参照图14的虚线)靠外侧的方式沿着上线圈21A、21B的外廓而形成。第一耐压保持构造103还以在俯视下伸出到比第二焊盘34的外廓(参照图14的虚线)靠外侧的方式沿着第二焊盘34的外廓而形成。

第一耐压保持构造103将上线圈21A、21B以及形成于上线圈21A、21B之间的外侧线圈端部配线96一并包围。也就是，在俯视下，第一耐压保持构造103形成为环状(椭圆环状)。第一耐压保持构造103将上线圈21A、21B以及形成于上线圈21A、21B之间的外侧线圈端部配线96从其它区域划分出。

更具体来说，第一耐压保持构造103包括由多个(例如六个)第一假导体图案108的集合体形成的第一假导体图案组109。在图16及图17中，省略地示出了第一假导体图案组109的一部分。多个第一假导体图案108分别具有相对于上线圈21A、21B的螺旋图案105不连续的图案。

多个第一假导体图案108沿着从上线圈21A、21B分离的方向隔开间隔地形成。各第一假导体图案108将上线圈21A、21B以及形成于上线圈21A、21B之间的外侧线圈端部配线96一并包围。也就是，在俯视下，各第一假导体图案108形成为环状(椭圆环状)。

第一假导体图案108的宽度也可以是0.5μm以上且5μm以下。第一假导体图案108的宽度优选为1μm以上且3μm以下。第一假导体图案108的宽度也可以与螺旋图案105的宽度相等。第一假导体图案108的宽度由与第一假导体图案108延伸的方向正交的方向的宽度定义。

在该方式中，各第一假导体图案108包括不存在电极层的开放部110。各第一假导体图案108的开放部110由绝缘层28(层间绝缘膜30)的一部分形成。由此，各第一假导体图案108形成为开环状。

第一假导体图案组109包括位于上线圈21A、21B侧的内侧的第一假导体图案108和相对于内侧的第一假导体图案108位于与上线圈21A、21B相反的一侧的外侧的第一假导体图案108。

外侧的第一假导体图案108以将内侧的第一假导体图案108的开放部110从外侧封闭的方式延伸。外侧的第一假导体图案108的开放部110形成于与内侧的第一假导体图案108的开放部110不同的区域。

通过开放部110，形成了包括第一假导体图案108的开放回路。也就是，开放部110防止在第一假导体图案108形成电流路径。

由此，可抑制因第一假导体图案108而引起的噪声的产生。当然，多个第一假导体图案108中至少一个或全部也可以是无端状。

各第一假导体图案108经由第一假连接部111与外侧线圈端部配线96连接。由此，各第一假导体图案108与上线圈21A、21B的外侧线圈端部94固定为相同电位。

第一假连接部111从外侧线圈端部配线96沿着任意的方向引出。第一假连接部111也可以从与外侧连接部107不同的区域引出。在该方式中，第一假连接部111从与外侧连接部107不同的区域沿着第二方向B引出。

第一耐压保持构造103包括第一接近区域112、第二接近区域113、第一连接区域114以及第二连接区域115。第一接近区域112、第二接近区域113、第一连接区域114以及第二连接区域115分别由第一假导体图案组109形成。

第一接近区域112接近第一上线圈21A，沿着第一上线圈21A的外延伸成U字状。第一接近区域112从三个方向夹着第一上线圈21A。第一接近区域112从低电压焊盘13(低电压层配线53)及屏蔽层69将第一上线圈21A划分出。

第二接近区域113接近第二上线圈21B，沿着第二上线圈21B的外廓延伸成U字状。第二接近区域113从三个方向夹着第二上线圈21B。第二接近区域113从低电压焊盘13(低电压层配线53)及屏蔽层69将第二上线圈21B划分出。

第一连接区域114相对于外侧线圈端部配线96在低电压焊盘13侧的区域形成为沿着第一方向A延伸的线状。第一连接区域114将第一接近区域112的一端及第二接近区域113的一端连接。第一连接区域114从低电压焊盘13(低电压层配线53)将上线圈21A、21B的一部分及外侧线圈端部配线96划分出。

更具体来说，第一连接区域114相对于外侧线圈端部配线96在低电压焊盘13侧的区域沿着第二焊盘34的外廓(参照图14的虚线)而形成。

包括于第一连接区域114中的多个第一假导体图案108在从第二焊盘34分离的方向上隔开间隔地形成。从第二焊盘34分离的方向是第二方向B。

第二连接区域115相对于外侧线圈端部配线96在与第一连接区域114相反的一侧的区域形成为沿着第一方向A延伸的线状。第二连接区域115将第一接近区域112的另一端及第二接近区域113的另一端连接。第二连接区域115从屏蔽层69将上线圈21A、21B的一部分及外侧线圈端部配线96划分出。

更具体来说，第二连接区域115相对于外侧线圈端部配线96在与第一连接区域114相反的一侧的区域沿着第二焊盘34的外廓(参照图14的虚线)而形成。

包括于第二连接区域115中的多个第一假导体图案108在从第二焊盘34分离的方向上隔开间隔地形成。从第二焊盘34分离的方向是第二方向B。

包括于第一接近区域112及第二接近区域113中的多个第一假导体图案108分别以第一间距PT1形成。多个第一假导体图案108的第一间距PT1也可以与螺旋图案105的卷绕间距PTL相等(PT1＝PTL)。

第一间距PT1由最接近上线圈21A、21B的第一假导体图案108及上线圈21A、21B之间的距离、以及相邻的两个第一假导体图案108之间的距离定义。

包括在第一连接区域114及第二连接区域115中的多个第一假导体图案108分别以第二间距PTa、PTb、PTc、PTd、PTe、PTf形成。

第二间距PTa由最接近第二焊盘34的第一假导体图案108及第二焊盘34之间的沿着第二方向B的距离定义。第二间距PTb～PTf分别由彼此相邻的两个第一假导体图案108之间的沿着第二方向B的距离定义。

第二间距PTa～PTf分别可以取与第一间距PT1不同的值(PTa～PTf≠PT1)。第二间距PTa～PTf也可以是1μm以上且50μm以下。第二间距PTa～PTf可以在1μm以上且50μm以下的范围内取各种值。后面详述第二间距PTa～PTf的各值。

在第一接近区域112及第二接近区域113中，第一耐压保持构造103相对于下线圈20的外廓的伸出量Z1也可以是超过0μm且为100μm以下(0μm＜Z1≤100μm)。伸出量Z1也可以通过变更第一假导体图案108的个数、第一间距PT1的值来调整。

以下为电子组件101具有5000V以上的耐压的情况下的一个方式例。绝缘层28也可以具有8MV/cm以上且10MV/cm以下的绝缘击穿强度。

绝缘层28可以包括SiO

在第一接近区域112及第二接近区域113中，伸出量Z1由下线圈20的外廓及形成第一耐压保持构造103的最外周的第一假导体图案108的外周缘之间的距离定义。

树脂封装体2可以具有0.1以上且0.3MV/cm以下的绝缘击穿强度。树脂封装体2可以包括环氧树脂、聚酰亚胺树脂及聚苯并恶唑树脂中的至少一个模制树脂。“绝缘击穿强度”由不会引起绝缘击穿地可施加的电场强度的最大值定义(以下相同)。

第一耐压保持构造103的第一接近区域112形成在第一上线圈21A侧抑制耐压的降低的第一线圈侧耐压保持构造116。更具体来说，第一线圈侧耐压保持构造116抑制因形成于第一上线圈21A及低电压焊盘13(低电压层配线53)之间的电场而引起的耐压的降低。另外，第一线圈侧耐压保持构造116抑制因形成于第一上线圈21A及屏蔽层69之间的电场而引起的耐压的降低。

第一耐压保持构造103的第二接近区域113形成在第二上线圈21B侧抑制耐压的降低的第二线圈侧耐压保持构造117。更具体来说，第二线圈侧耐压保持构造117抑制因形成于第二上线圈21B及低电压焊盘13(低电压层配线53)之间的电场而引起的耐压的降低。另外，第二线圈侧耐压保持构造117抑制因形成于第二上线圈21B及屏蔽层69之间的电场而引起的耐压的降低。

第一耐压保持构造103的第一连接区域114形成在第二焊盘34侧抑制耐压的降低的第一焊盘侧耐压保持构造118。更具体来说，第一焊盘侧耐压保持构造118抑制因形成于外侧线圈端部配线96及低电压焊盘13(低电压层配线53)之间的电场而引起的耐压的降低。另外，第一焊盘侧耐压保持构造118抑制因形成于第二焊盘34及屏蔽层69之间的电场而引起的耐压的降低。

第一耐压保持构造103的第二连接区域115形成在第二焊盘34侧抑制耐压的降低的第二焊盘侧耐压保持构造119。更具体来说，第二焊盘侧耐压保持构造119抑制因形成于第二焊盘34及屏蔽层69之间的电场而引起的耐压的降低。

参照图13、图15以及图17，第二耐压保持构造104与上线圈21A、21B形成于相同的绝缘层28(层间绝缘膜30)内。第二耐压保持构造104经由与上线圈21A、21B共通的工序形成。因此，第二耐压保持构造104由与上线圈21A、21B共通的电极层形成。

第二耐压保持构造104包括由多个(例如三个)第二假导体图案121的集合体形成的第二假导体图案组122。在图16及图17中，省略的示出了第二假导体图案组122的一部分。多个第二假导体图案121分别具有相对于上线圈21A、21B的螺旋图案105不连续的图案。

多个第二假导体图案121分别包括沿着第一方向A延伸的线状的图案。多个第二假导体图案121沿着第二方向B互相隔开间隔地排列。

第二假导体图案121的宽度可以是0.5μm以上且5μm以下。第二假导体图案121的宽度优选为1μm以上且3μm以下。第二假导体图案121的宽度也可以与螺旋图案105的宽度相等。

第二假导体图案121的宽度也可以与第一假导体图案108的宽度相等。第二假导体图案121的宽度由与第二假导体图案121延伸的方向正交的方向上的宽度定义。与第二假导体图案121延伸的方向正交的方向是第二方向B。

多个第二假导体图案121分别以第三间距PT3形成。第三间距PT3也可以与螺旋图案105的卷绕间距PTL相等(PT3＝PTL)。

第三间距PT3由最接近低电压焊盘13的第二假导体图案121及低电压焊盘13之间的距离、以及彼此相邻的两个第二假导体图案121之间的距离定义。

各第二假导体图案121形成为有端状。由此，形成包括第二假导体图案121的开放回路。也就是，开放回路防止在第二假导体图案121形成电流路径。

由此，可抑制因第二假导体图案121而引起的噪声的产生。当然，也可以是多个第二假导体图案121中至少一个或全部是无端状。

各第二假导体图案121经由第二假连接部123与低电压层配线53连接。由此，各第二假导体图案121与低电压焊盘13(低电压层配线53)固定为相同电位。

第二假连接部123从任意的低电压层配线53朝向上线圈21A、21B侧的区域引出。在该方式中，第二假连接部123从与下线圈20的外侧线圈端部配线97对应的低电压层配线53引出。

在该方式中，第二假连接部123沿着第二方向B以线状引出。也可以是，一个或多个第二假连接部123从一个或多个低电压层配线53引出。

第二耐压保持构造104的伸出量Z2也可以超过0μm且为50μm以下(0μm＜Z2≤50μm)。第二耐压保持构造104的伸出量Z2在第二方向B上由低电压焊盘13的外廓与最接近上线圈21A、21B的第二假导体图案121的上线圈21A、21B侧的周缘之间的距离定义。

第二耐压保持构造104抑制因形成于第一上线圈21A及低电压焊盘13(低电压层配线53)之间的电场而引起的耐压的降低。另外，第二耐压保持构造104抑制因形成于第二上线圈21B及低电压焊盘13(低电压层配线53)之间的电场而引起的耐压的降低。另外，第二耐压保持构造104抑制因形成于第二焊盘34及低电压焊盘13(低电压层配线53)之间的电场而引起的耐压的降低。

接下来，对耐压保持构造102及电场强度的关系、以及耐压保持构造102及绝缘击穿耐量的关系具体地进行说明。对于电场强度，设为包括电场强度的峰值。

以下，以第一线圈侧耐压保持构造116为例进行说明，但对于第二线圈侧耐压保持构造117，相同的说明也成立。因此，关于第一线圈侧耐压保持构造116的说明适用于关于第二线圈侧耐压保持构造117的说明，省略关于第二线圈侧耐压保持构造117的说明。

另外，以下，以第一焊盘侧耐压保持构造118为例进行说明，但对于第二焊盘侧耐压保持构造119，相同的说明也成立。因此，关于第一焊盘侧耐压保持构造118的说明适用于关于第二焊盘侧耐压保持构造119的说明，省略关于第二焊盘侧耐压保持构造119的说明。

在第一线圈侧耐压保持构造116中，为了调查第一耐压保持构造103的伸出量Z1与电场强度的关系，如下述的表1地准备了六个样品A1、B1、C1、D1、E1、F1。

[表1]

样品A1是参考例的电子组件。参考例的电子组件除了不具备耐压保持构造102这一点，具有与本实施方式的电子组件101相同的构造。对参考例的电子组件的构造省略说明(以下相同)。

样品B1是第一耐压保持构造103的伸出量Z1设定为10μm的电子组件101。样品C1是第一耐压保持构造103的伸出量Z1设定为20μm的电子组件101。

样品D1是第一耐压保持构造103的伸出量Z1设定为30μm的电子组件101。样品E1是第一耐压保持构造103的伸出量Z1设定为40μm的电子组件101。样品F1是第一耐压保持构造103的伸出量Z1设定为50μm的电子组件101。

图18是通过模拟求出第一耐压保持构造103的伸出量Z1与电场强度的关系的图表。在图18中，纵轴表示电场强度[kV/mm]，横轴表示第一耐压保持构造103及屏蔽层69之间的距离[μm]。

以下，将上线圈21A、21B的外廓(最外周缘)简称为“上线圈端”。另外，将第一耐压保持构造103的外廓(最外周缘)简称为“第一耐压保持构造端”。另外，将屏蔽层69的内廓(内周缘)简称为“屏蔽层端”。

在图18中示出了第一曲线LN1、第二曲线LN2、第三曲线LN3、第四曲线LN4、第五曲线LN5以及第六曲线LN6。

第一曲线LN1表示样品A1的模拟结果。第二曲线LN2表示样品B1的模拟结果。第三曲线LN3表示样品C1的模拟结果。

第四曲线LN4表示样品D1的模拟结果。第五曲线LN5表示样品E1的模拟结果。第六曲线LN6表示样品F1的模拟结果。

参照第一曲线LN1，样品A1的上线圈端部侧的电场强度是56kV/mm。参照第二曲线LN2，样品B1的第一耐压保持构造端的电场强度是34kV/mm。参照第三曲线LN3，样品C1的第一耐压保持构造端的电场强度是28kV/mm。

参照第四曲线LN4，样品D1的第一耐压保持构造端的电场强度是28kV/mm。参照第五曲线LN5，样品E1的第一耐压保持构造端的电场强度是28kV/mm。参照第六曲线LN6，样品F1的第一耐压保持构造端的电场强度是28kV/mm。

因此，样品A1的上线圈端的电场强度比样品B1～F1的电场强度高。也就是，在没有第一耐压保持构造103的样品A1中，相对于上线圈端的电场集中显著。另一方面，可知，在分别具有第一耐压保持构造103的样品B1～F1中，相对于上线圈端的电场集中得到缓和。

参照第一曲线LN1，样品A1的屏蔽层端的电场强度是20kV/mm。参照第二曲线LN2，样品B1的屏蔽层端的电场强度是24kV/mm。参照第三曲线LN3，样品C1的屏蔽层端的电场强度是26kV/mm。

参照第四曲线LN4，样品D1的屏蔽层端的电场强度是28kV/mm。参照第五曲线LN5，样品E1的屏蔽层端的电场强度是29kV/mm。参照第六曲线LN6，样品F1的屏蔽层端的电场强度是30kV/mm。

屏蔽层端的电场强度以与第一耐压保持构造103的伸出量Z1的增加成比例的方式增加。这是符合电场强度与距离成反比的物理定律的结果。

如以上那样，根据第一曲线LN1～第六曲线LN6可知，只要不将第一耐压保持构造103的伸出量Z1设为零(也就是，伸出量Z1＞0)，就可缓和相对于上线圈端的电场集中缓和。另一方面，如果第一耐压保持构造103的伸出量Z1超过20μm，则第一耐压保持构造端的电场强度稳定在28kV/mm左右。

也就是，可知，如果第一耐压保持构造103的伸出量Z1超过某值(在此为20μm)，则第一耐压保持构造103侧的电场强度被第一耐压保持构造端及屏蔽层端之间的距离支配。这也是屏蔽层端的电场强度升高的理由之一。

以下总结图18的结果。优选设置第一耐压保持构造103(第一线圈侧耐压保持构造116)。由此，能够使形成于上线圈21A、21B及下线圈20之间的电场的终端从上线圈21A、21B侧向第一耐压保持构造103侧转移。

另外，第一耐压保持构造103从上线圈21A、21B的外廓朝向外侧伸出。从而，能够利用第一耐压保持构造103遮蔽在下线圈20及上线圈21A、21B之间形成的电场。由此，能够抑制与上线圈21A、21B的端部环绕的方式形成电场。

其结果，能够缓和相对于上线圈21A、21B的电场集中。更具体来说，在上线圈21A、21B及低电压焊盘13之间的区域中，能够缓和相对于上线圈端(第一耐压保持构造端)的电场集中。另外，在上线圈21A、21B及屏蔽层69之间的区域中，能够缓和相对于上线圈端(第一耐压保持构造端)的电场集中。

第一耐压保持构造103的伸出量Z1优选超过0μm。“伸出量Z1超过0μm”与形成第一假导体图案108同义。

第一耐压保持构造103的伸出量Z1也可以是10μm以上50μm以下。在该情况下，第一耐压保持构造端的电场强度为34kV/mm以下，能够缓和相对于上线圈端的电场集中。另外，在该情况下，第一耐压保持构造端的电场强度及屏蔽层端的电场强度之间的差的绝对值为15kV/mm以下。

第一耐压保持构造103的伸出量Z1优选为20μm以上50μm以下。在该情况下，第一耐压保持构造端的电场强度为30μm以下，能够缓和相对于上线圈端的电场集中。另外，在该情况下，第一耐压保持构造端的电场强度及屏蔽层端的电场强度之间的差的绝对值为5kV/mm以下。

为了调查第二耐压保持构造104与电场强度的关系，如下述的表2所示地准备了四个样品A2、B2、C2、D2。

[表2]

样品A2是参考例的电子组件。样品B2是包括三个第二假导体图案121的电子组件101。样品C2是包括六个第二假导体图案121的电子组件101。样品D2是包括十二个第二假导体图案121的电子组件101。

图19是通过模拟求出第二假导体图案121的个数与电场强度的关系的图表。在图19中，纵轴表示电场强度[kV/mm]，横轴表示第二假导体图案121的个数[pcs]。

以下，将低电压焊盘13的上线圈21A、21B侧的周缘简称为“低电压焊盘端”。另外，将第二耐压保持构造104的上线圈21A、21B侧的周缘简称为“第二耐压保持构造端”。

在图19中示出了第一标绘点P1、第二标绘点P2、第三标绘点P3以及第四标绘点P4。

第一标绘点P1在样品A2中示出了低电压焊盘端的电场强度。第二标绘点P2在样品B2中示出了第二耐压保持构造端的电场强度。

第三标绘点P3在样品C2中示出了第二耐压保持构造端的电场强度。第四标绘点P4在样品D2中示出了第二耐压保持构造端的电场强度。

参照第一标绘点P1，在样品A2中，低电压焊盘端的电场强度是45kV/mm。参照第二标绘点P2，在样品B2中，第二耐压保持构造端的电场强度是30kV/mm。

参照第三标绘点P3，在样品C2中，第二耐压保持构造端的电场强度是35kV/mm。参照第四标绘点P4，在样品D2中，第二耐压保持构造端的电场强度是38kV/mm。

因此，样品A2的低电压焊盘端的电场强度比样品B2～D2的第二耐压保持构造端的电场强度高。也就是，在没有第二耐压保持构造端的样品A2中，相对于低电压焊盘端的电场集中显著。另一方面，可知，在分别具有第二耐压保持构造端的样品B2～D2中，相对于低电压焊盘端的电场集中得到了缓和。

虽省略图示，但在样品B2中，上线圈端的电场强度是25kV/mm。虽省略图示，但在样品C2中，上线圈端的电场强度是30kV/mm。虽省略图示，但在样品D2中，上线圈端的电场强度是31kV/mm。

上线圈端的电场强度以与第二假导体图案121的个数的增加成比例的方式增加。这是符合电场强度与距离成反比的物理定律的结果。

如以上那样，可以，通过形成第二耐压保持构造104，可缓和相对于低电压焊盘13的电场集中。另一方面，可知，相对于低电压焊盘13的电场集中的抑制效果不一定通过第二假导体图案121的个数的增加而提高。

以下总结图19的结果。优选形成第二耐压保持构造104。由此，在低电压焊盘13及上线圈21A、21B之间的区域中，能够缓和相对于低电压焊盘端(第二耐压保持区域端)的电场集中。另外，在低电压焊盘13及第二焊盘34之间的区域中，能够缓和相对于低电压焊盘端(第二耐压保持区域端)的电场集中。

第二耐压保持构造104的伸出量Z2优选超过0μm。“伸出量Z2超过0μm”实质上与形成第二假导体图案121同义。

第二假导体图案121的个数可以是十二个以下。在该情况下，第二耐压保持构造104的伸出量Z2可以超过0μm且为50μm以下。在该情况下，相对于第二耐压保持构造104的电场强度为35kV/mm以下，能够缓和相对于低电压焊盘端(第二耐压保持区域端)的电场集中。在该情况下，第二耐压保持构造端的电场强度及上线圈端的电场强度之间的差的绝对值可以是10kV/mm以下。

第二假导体图案121的个数也可以是六个以下。在该情况下，第二耐压保持构造104的伸出量Z2可以超过0μm且为25μm以下。在该情况下，相对于低电压焊盘端的电场强度为35kV/mm以下，能够缓和相对于低电压焊盘端(第二耐压保持区域端)的电场集中。在该情况下，第二耐压保持构造端的电场强度及上线圈端的电场强度之间的差的绝对值可以是5kV/mm以下。

第二假导体图案121的个数也可以是三个以下。在该情况下，第二耐压保持构造104的伸出量Z2可以超过0μm且为10μm以下。在该情况下，相对于低电压焊盘端的电场强度为30kV/mm以下，能够缓和相对于低电压焊盘端(第二耐压保持区域端)的电场集中。在该情况下，第二耐压保持构造端的电场强度及上线圈端的电场强度之间的差的绝对值可以是5kV/mm以下。

为了调查第一焊盘侧耐压保持构造118与电场强度的关系，如下述的表3所示地准备了三个样品A3、B3、C3。在三个样品A3、B3、C3中，第二间距PTa～PTf(同时参照图14)分别设定为如下述的表3所示的值。

以下，将第二焊盘34的低电压焊盘13(低电压层配线53)侧的端部简称为“第二焊盘端”。另外，将第一焊盘侧耐压保持构造118(第一耐压保持构造103)的低电压焊盘13(低电压层配线53)侧的端部简称为“第一焊盘侧耐压保持构造端”。

在此，对于样品A3～C3，求出第一焊盘侧耐压保持构造端(第二焊盘端)的电场强度。在表3中，也示出了参考例的电子组件的第二焊盘端的电场强度。

在样品A3中，第一焊盘侧耐压保持构造端的电场强度是25kV/mm。在样品B3中，第一焊盘侧耐压保持构造端的电场强度是9kV/mm。在样品C3中，第一焊盘侧耐压保持构造端的电场强度是5kV/mm。

由此可知，即使在第二间距PTa～PTf的合计值设定为大致相等的情况下，通过使第二间距PTa～PTf的值不同，也能够使第二焊盘端的电场强度变化。

特别地，可知，通过如样品B3及样品C3那样将第二间距PTa设定为10μm以下，能够适当地缓和第二焊盘端的电场强度。

以下总结表3的结果。优选沿着第二焊盘34形成第一焊盘侧耐压保持构造118(第一耐压保持构造103)。由此，能够缓和相对于第二焊盘端的电场集中。

最接近第二焊盘34的第一假导体图案108与第二焊盘34之间的第二间距PTa优选为第二间距PTb～PTf以下。由此，能够使形成于上线圈21A、21B及下线圈20之间的电场的终端从第二焊盘端向最接近的第一假导体图案108转移。由此，能够适当地缓和相对于第二焊盘端的电场强度。

另外，第二间距PTa优选为上线圈21A、21B及下线圈20之间的纵向距离L2以下(PTa≤L2)。纵向距离L2是下线圈20及上线圈21之间的绝缘层28的总计厚度L2。

最接近第二焊盘34的第二间距PTa优选为10μm以下(PTa≤10μm)。由此，第一焊盘侧耐压保持构造端的电场强度为10kV/mm以下，能够有效地降低第二焊盘端的电场强度。

第一焊盘侧耐压保持构造118的第二间距PTa～PTf无需一定设定为上述表3的值。也可以基于在第二焊盘34及低电压焊盘13之间应缓和的电场强度，对第一焊盘侧耐压保持构造118的第二间距PTa～PTf设定各种值。

第二焊盘侧耐压保持构造119的第二间距PTa～PTf无需一定设定为与第一焊盘侧耐压保持构造118的第二间距PTa～PTf相同。也可以基于在第二焊盘34及屏蔽层69之间应缓和的电场强度，对第二焊盘侧耐压保持构造119的第二间距PTa～PTf设定各种值。

图20是比较本发明的参考例的电子组件的平均绝缘击穿电压及电子组件101的平均绝缘击穿电压的图表。在图20中，纵轴表示平均绝缘击穿电压[kVrms]。

参照图20，电子组件101的平均绝缘击穿电压相对于参考例的电子组件的平均绝缘击穿电压增加了6.2％。由此可知，能够利用耐压保持构造102提高平均绝缘击穿电压。

如以上那样，根据电子组件101，能够利用耐压保持构造102缓和相对于各部分材料的电场集中。由此，能够提供能够提高绝缘击穿耐量的电子组件101。

图21是与图16对应的部分的图，是本发明的第三实施方式的电子组件131的剖视图。在该方式中，对于与电子组件101的构造对应的构造，标注相同的参照符号，并省略说明。

参照图21，电子组件131包括树脂膜77(同时参照图3等)。在该方式中，树脂膜77俯视下与第一耐压保持构造103重叠。更具体来说，树脂膜77覆盖第一耐压保持构造103的整个区域。

因此，在俯视下，在被树脂膜77的外周缘包围的区域内收纳有上线圈21A、21B以及第一耐压保持构造103。

树脂膜77也可以被覆绝缘层层叠构造27的一部分的表面。树脂膜77也可以被覆绝缘层层叠构造27的表面整个区域。

以上，根据电子组件131，除了在第二实施方式中叙述的效果，还能够实现与在第一实施方式中叙述的效果相同的效果。

图22是与图14对应的部分的图，是用于对本发明的第四实施方式的电子组件141的第一上线圈21A侧的平面构造进行说明的图。在该方式中，对于与电子组件101的构造对应的构造，标注相同的参照符号并省略说明。

在电子组件141中，上线圈21A、21B的螺旋图案105分别包括第一螺旋图案142及第二螺旋图案143。第一螺旋图案142俯视下在与下线圈20对置的区域以外卷的方式蔓延。

第二螺旋图案143俯视下在下线圈20外的区域中从第一螺旋图案142连续地以外卷的方式蔓延。第二螺旋图案143与外侧线圈端部配线96连接。

第一耐压保持构造103能够包括第二螺旋图案143。也就是，第一线圈侧耐压保持构造116及第二线圈侧耐压保持构造117分别能够包括第二螺旋图案143。

在该方式中，取代伸出量Z1而应用相对于下线圈20的外廓的第二螺旋图案143及第一耐压保持构造103总计伸出量Z4。总计伸出量Z4可以超过0μm且为100μm以下。

总计伸出量Z4由第二螺旋图案143相对于下线圈20的外廓的伸出量Z3与第一耐压保持构造103相对于第二螺旋图案143的外廓(上线圈21A、21B的外廓)的伸出量Z1的和(＝Z3+Z1)定义。

总计伸出量Z4也可以通过变更第二螺旋图案143的匝数、卷绕间距PTL来调整。总计伸出量Z4也可以通过变更第一假导体图案108的个数、第一间距PT1的值来调整。

接下来，对第二螺旋图案143及电场强度的关系进行说明。在此，为了调查第二螺旋图案143及电场强度的关系，准备了图23、图24以及图25所示的三个样品A4、B4、C4。

图23是表示图22所示的电子组件141的样品A4的上线圈21(上线圈21A、21B)的俯视图。图24是表示图22所示的电子组件141的样品B4的上线圈21(上线圈21A、21B)的俯视图。图25是表示图22所示的电子组件141的样品C4的上线圈21(上线圈21A、21B)的俯视图。

在图23、图24以及图25中，为了便于说明，将上线圈21表示为椭圆环状，用虚线表示下线圈20的外廓。下线圈20的构造除了匝数不同这一点，与上线圈21A、21B的构造相同，因此在图23、图24以及图25中省略具体的说明。

另外，在图23、图24以及图25中，为了调查第二螺旋图案143及电场强度的关系，因此没有形成第一耐压保持构造103。也就是，第一耐压保持构造103的伸出量Z1是零(伸出量Z1＝0)。

参照图23，在样品A4中，下线圈20的匝数是13。另一方面，在上线圈21A、21B中，第一螺旋图案142的匝数是13，第二螺旋图案143的匝数是2。总计伸出量Z4为8μm以上且13μm以下(在此为10μm左右)。

参照图24，在样品B4中，下线圈20的匝数是10。另一方面，在上线圈21A、21B中，第一螺旋图案142的匝数是10，第二螺旋图案143的匝数是5。总计伸出量Z4为17μm以上且23μm以下(在此为20μm左右)。

参照图25，在样品C4中，下线圈20的匝数是7。另一方面，在上线圈21A、21B中，第一螺旋图案142的匝数是7，第二螺旋图案143的匝数是8。总计伸出量Z4为27μm以上且33μm以下(在此为30μm左右)。

图26是表示样品A4、样品B4以及样品C4的电场强度的测定结果的图表。在图26中，纵轴是电场强度[kV/mm]，横轴是总计伸出量Z4[μm]。

在图26中示出了第一标绘点P11、第二标绘点P12、第三标绘点P13以及第四标绘点P14。

第一标绘点P11表示参考例的电子组件的上线圈端的电场强度。第二标绘点P12表示样品A4的第二螺旋图案143的端部的电场强度。

第三标绘点P13表示样品B4的第二螺旋图案143的端部的电场强度。第四标绘点P14表示样品C4的第二螺旋图案143的端部的电场强度。

参照第一标绘点P11，在参考例的电子组件中，上线圈端的电场强度是66kV/mm。

参照第二标绘点P12，样品A4的第二螺旋图案143的端部的电场强度为30kV/mm以上且35kV/mm以下。

参照第三标绘点P13，样品B4的第二螺旋图案143的端部的电场强度为25kV/mm以上且30kV/mm以下。

参照第四标绘点P14，样品C4的第二螺旋图案143的端部的电场强度为25kV/mm以上且30kV/mm以下。

因此，参考例的电子组件的上线圈端的电场强度比三个样品A4、B4、C4的各电场强度高。也就是，在没有第二螺旋图案143的参考例的电子组件中，相对于上线圈端的电场集中显著。另一方面，可知，在分别具有第二螺旋图案143的三个样品A4、B4、C4中，通过第二螺旋图案143可缓和电场集中。

根据以上可知，只要不将总计伸出量Z4设为零，就可缓和相对于上线圈端的电场集中。

图27是对本发明的参考例的电子组件的平均绝缘击穿电压、图23所示的样品A4的平均绝缘击穿电压、图24所示的样品B4的平均绝缘击穿电压、以及图25所示的样品C4的平均绝缘击穿电压进行比较的图表。在图27中，纵轴表示平均绝缘击穿电压[kVrms]。

参照图27，样品A4的平均绝缘击穿电压相对于参考例的电子组件的平均绝缘击穿电压增加了6.5％。样品B4的平均绝缘击穿电压相对于参考例的电子组件的平均绝缘击穿电压增加了9.7％。

样品C4的平均绝缘击穿电压相对于参考例的电子组件的平均绝缘击穿电压增加了10.0％。

由此可知，通过使总计伸出量Z4增加，能够使平均绝缘击穿电压增加，也就是，能够提高绝缘击穿耐量。

以下总结图26及图27的结果。第一线圈侧耐压保持构造116及第二线圈侧耐压保持构造117能够分别包括上线圈21A、21B的第二螺旋图案143。电场强度与距离成反比，因此，优选的是，根据应缓和的电场强度设定第一耐压保持构造103和/或第二螺旋图案143。

由此，在第二螺旋图案143及低电压焊盘13之间的区域中，能够缓和相对于第二螺旋图案143的电场集中。另外，在第二螺旋图案143及屏蔽层69之间的区域中，能够缓和相对于第二螺旋图案143的电场集中。

总计伸出量Z4可以为5μm以上且11μm以下。在该情况下，第二螺旋图案143的端部的电场强度为30kV/mm以上且35kV/mm以下。

总计伸出量Z4优选为17μm以上且23μm以下。在该情况下，第二螺旋图案143的端部的电场强度为25kV/mm以上且30kV/mm以下。

总计伸出量Z4优选为27μm以上且33μm以下。在该情况下，第二螺旋图案143的端部的电场强度为25kV/mm以上且30kV/mm以下。

如如上地，根据电子组件141，能够实现与在第二实施方式中叙述的效果大致相同的效果。

在该方式中，在调整总计伸出量Z4时，在下线圈20的线宽度及间距宽度、以及上线圈21的线宽度及间距宽度分别互相相等的条件之下，使上线圈21的匝数比下线圈20的匝数多。

然而，也可以是，在调整总计伸出量Z4时，变更上线圈21的线宽度、间距宽度以及匝数中的至少一个。另外也可以是，在调整总计伸出量Z4时，变更下线圈20的线宽度、间距宽度以及匝数中的至少一个。

而且，也可以对下线圈20的各条件及上线圈21的各条件分别进行变更。在一个方式例中，也可以是，下线圈20的匝数及上线圈21的匝数设定为相同的值，另一方面，上线圈21的线宽度设定为比下线圈20的线宽度大的值。

在另一方式例中，也可以是，下线圈20的线宽度及匝数、以及上线圈21的线宽度及匝数分别设定为相同的值，另一方面，上线圈21的间距宽度设定为比下线圈20的间距宽度大的值。

当然，也可以是，在使总计伸出量Z4增加时，将上线圈21的匝数、线宽度、间距宽度中至少两个设定为比下线圈20大的值。

图28是用于对本发明的第五实施方式的电子组件151进行说明的剖视图。在该方式中，对于与电子组件101的构造对应的构造，标注相同的参照符号，并省略说明。

电子组件151包括第二绝缘层152，该第二绝缘层152被覆作为第一绝缘层的绝缘层层叠构造27之上的区域。第二绝缘层152将保护膜75、钝化膜76以及树脂膜77等一并被覆。

如上所述，绝缘层层叠构造27包括蚀刻阻挡膜29及层间绝缘膜30。蚀刻阻挡膜29例如包括SiN膜、SiC膜以及SiCN膜等。层间绝缘膜30例如包括SiO

因此，绝缘层层叠构造27具有5.0MV/cm以上的第一绝缘击穿强度S1。绝缘层层叠构造27的第一绝缘击穿强度S1优选为8.0MV/cm以上且15MV/cm以下。

就绝缘层层叠构造27而言，如果第一绝缘击穿强度S1为5.0MV/cm以上，则也可以包括由SiN、SiC、SiCN以及SiO

第二绝缘层152具有第一绝缘击穿强度S1以下的第二绝缘击穿强度S2(S2≤S1)。更具体来说，第二绝缘击穿强度S2小于第一绝缘击穿强度S1(S2＜S1)。

第二绝缘层152的第二绝缘击穿强度S2也可以是0.1MV/cm以上且0.5MV/cm以下。也可以选择具有0.1MV/cm以上且0.3MV/cm以下的第二绝缘击穿强度S2的树脂(环氧树脂、聚酰亚胺树脂等)作为第二绝缘层152。

在该方式中，第二绝缘层152由树脂层构成。树脂层可以包括环氧树脂、聚酰亚胺树脂以及聚苯并恶唑树脂中的至少一个。树脂层也可以由包含环氧树脂、聚酰亚胺树脂以及聚苯并恶唑树脂中的至少一个的模制树脂形成。

在第二绝缘层152包含模制树脂的情况下，第二绝缘层152可以由电子组件模块1的树脂封装体2(参照图1)的一部分形成。也就是，在电子组件151配置于树脂封装体2的内部的状态下，在树脂封装体2中可以含有被覆绝缘层层叠构造27之上的区域的部分。

这样的方式不存在因树脂膜77的有无而引起的差异，实质上与第二实施方式的电子组件101、第三实施方式的电子组件131、第四实施方式的电子组件141配置于树脂封装体2的内部的方式相同。

上线圈21A、21B在与低电压层配线53之间形成具有第一绝缘击穿强度S1以下的第一值R1(R1≤S1)的电场。更具体来说，第一值R1小于第一绝缘击穿强度S1(R1＜S1)。

第一耐压保持构造103在与低电压层配线53之间形成具有第一值R1以上且第一绝缘击穿强度S1以下的第二值R2(R≤＜R2≤S1)的电场。更具体来说，第二值R2超过第一值R1且小于第一绝缘击穿强度S1(R1＜R2＜S1)。

第一耐压保持构造103缓和对上线圈21A、21B的电场集中，并且通过距离的缩短，提高了上线圈21A、21B及低电压层配线53之间的电场。

第二耐压保持构造104在与第一耐压保持构造103之间形成具有第二值R2以上且第一绝缘击穿强度S1以下的第三值R3(R2≤R3≤S1)的电场。更具体来说，第三值R3超过第二值R2且小于第一绝缘击穿强度S1(R2＜R3＜S1)。

第二耐压保持构造104缓和对低电压层配线53的电场集中，并且通过距离的缩短，提高了上线圈21A、21B及低电压层配线53之间的电场。

高电压焊盘14在与低电压焊盘13之间形成具有第二绝缘击穿强度S2以下的第四值R4(R4≤S2)的电场。更具体来说，第四值R4小于第二绝缘击穿强度S2(R4＜S2)。

上线圈21A、21B及低电压层配线53之间的电场实质上被第一耐压保持构造103及第二耐压保持构造104之间的距离支配。同样地，上线圈21A、21B及屏蔽层69之间的电场实质上被第一耐压保持构造103及屏蔽层69之间的距离支配。

由此，第一耐压保持构造103作为提高上线圈21A、21B及低电压层配线53之间的电场、上线圈21A、21B及屏蔽层69之间的电场的第一电场增强构造发挥作用。另外，第二耐压保持构造104作为提高上线圈21A、21B及低电压层配线53之间的电场的第二电场增强构造发挥作用。

更具体来说，第一耐压保持构造103的第一接近区域112形成提高第一上线圈21A及屏蔽层69之间的电场的第一线圈侧电场增强构造。另外，第一耐压保持构造103的第一接近区域112形成提高第一上线圈21A及屏蔽层69之间的电场的第一线圈侧电场增强构造。

第一耐压保持构造103的第二接近区域113形成提高第二上线圈21B及低电压层配线53之间的电场的第二线圈侧电场增强构造。另外，第一耐压保持构造103的第二接近区域113形成提高第二上线圈21B及屏蔽层69之间的电场的第二线圈侧电场增强构造。

第一耐压保持构造103的第一连接区域114形成提高第二焊盘34及低电压层配线53之间的电场的第一焊盘侧电场增强构造。另外，第一耐压保持构造103的第一连接区域114形成提高第二焊盘34及屏蔽层69之间的电场的第一焊盘侧电场增强构造。

第一耐压保持构造103的第二连接区域115形成提高第二焊盘34及屏蔽层69的电场的第二焊盘侧电场增强构造。

图29是用于对图28所示的电子组件151的效果进行说明的图。图30是用于对图28所示的电子组件151的效果进行说明的图。在图29及图30中，为了便于说明，将下线圈20、上线圈21、耐压保持构造102外的其它构造简化地示出。

在本实施方式的电子组件151中，在具有第一绝缘击穿强度S1的绝缘层层叠构造27内形成有上线圈21A、21B及下线圈20。

参照图29，如在第二实施方式中所述地，在没有形成耐压保持构造102的情况下，电场集中于上线圈端。特别是在上线圈21A、21B的俯视面积为下线圈20的俯视面积以下的情况下，电场超过绝缘层层叠构造27及第二绝缘层152之间的边界区域环绕于上线圈端的上侧，因此电场容易集中于上线圈端。

在上线圈端的电场强度超过第二绝缘层152的第二绝缘击穿强度S2的情况下，可能在第二绝缘层152产生绝缘击穿。

与此相对，参照图30，在形成有第一耐压保持构造103(耐压保持构造102)的情况下，如在第二实施方式中所述地，可缓和相对于上线圈端等的电场集中。

第一耐压保持构造103从上线圈21A、21B的外廓朝向外侧伸出，因此能够遮蔽在下线圈20及上线圈21A、21B之间形成的电场。由此，可抑制电场超过绝缘层层叠构造27及第二绝缘层152之间的边界区域。

而且，第二耐压保持构造104(耐压保持构造102)从低电压焊盘13的外廓朝向上线圈21A、21B侧伸出。由此，上线圈21A、21B及低电压层配线53之间的电场实质上被第一耐压保持构造103及第二耐压保持构造104之间的距离支配。

因此，在具有第二绝缘击穿强度S2以上的第一绝缘击穿强度S1(S1≥S2)的绝缘层层叠构造27中电场强度增加，另一方面，在具有第一绝缘击穿强度S1以下的第二绝缘击穿强度S2(S2≤S1)的第二绝缘层152中电场强度降低。

在电子组件151中，通过特意增加绝缘击穿强度高的绝缘层层叠构造27侧的电场强度，使绝缘击穿强度低的第二绝缘层152侧的电场强度减小。由此，能够抑制因电场集中而引起的第二绝缘层152的绝缘击穿。其结果，能够提供能够提高绝缘击穿耐量的电子组件151。

图31是用于对本发明的第六实施方式的电子组件161的平面构造进行说明的图。图32是用于对图31所示的电子组件161的低电压侧电容器导体膜162的平面构造进行说明的图。

图33是用于对图31所示的电子组件161的高电压侧电容器导体膜163的平面构造进行说明的图。图34是沿着图31所示的XXXIV-XXXIV线的剖视图。以下，对与电子组件101的构造对应的构造标注相同的参照符号并省略说明。

参照图31～图34，在电子组件161中，未形成下线圈20及上线圈21、内侧线圈端部配线37及外侧线圈端部配线96、以及内侧线圈端部配线49及外侧线圈端部配线97。

在电子组件161中，取代下线圈20、内侧线圈端部配线49以及外侧线圈端部配线97而形成有低电压侧电容器导体膜162。另外，取代上线圈21、内侧线圈端部配线37以及外侧线圈端部配线96而形成有高电压侧电容器导体膜163。

低电压侧电容器导体膜162形成为低电压导体图案的一例。高电压侧电容器导体膜163形成为高电压导体图案的一例。低电压侧电容器导体膜162及高电压侧电容器导体膜163能够仅通过变更用于形成下线圈20及上线圈21的掩模图案来形成。

在该方式中，两个低电压侧电容器导体膜162沿着第一方向A隔开间隔形成。另外，两个高电压侧电容器导体膜163沿着第一方向A隔开间隔形成。

各高电压侧电容器导体膜163至少隔着一个绝缘层28与低电压侧电容器导体膜162分别对置。高电压侧电容器导体膜163及低电压侧电容器导体膜162之间的纵向距离L2可以是12.0μm以上且16.8μm以下。纵向距离L2是高电压侧电容器导体膜163及低电压侧电容器导体膜162之间的绝缘层28的总计厚度L2。

由在第一方向A的一侧互相对置的低电压侧电容器导体膜162及高电压侧电容器导体膜163形成了第一电容164。由在第一方向A的另一侧相互对置的低电压侧电容器导体膜162及高电压侧电容器导体膜163形成了第二电容165。

第一电容164侧的构造及第二电容165侧的构造大致相同。以下，以第一电容164侧的构造为例进行说明，对于第二电容165侧的构造，标注与第一电容164侧的构造相同的符号并省略说明。

在第一电容164中，低电压侧电容器导体膜162及高电压侧电容器导体膜163分别形成为平板状。在该方式中，低电压侧电容器导体膜162及高电压侧电容器导体膜163俯视下形成为椭圆形状。

低电压侧电容器导体膜162及高电压侧电容器导体膜163的平面形状是任意的，不限于椭圆形状。因此，低电压侧电容器导体膜162及高电压侧电容器导体膜163也可以俯视分别形成为圆形状、多边形状(例如四边形状)。

低电压侧电容器导体膜162经由贯通配线51及引出配线52与低电压焊盘13电连接。高电压侧电容器导体膜163经由通孔38与高电压焊盘14电连接。

在该方式中，在俯视下，低电压焊盘13形成于高电压侧电容器导体膜163外的区域。在该方式中，在俯视下，高电压焊盘14形成于与高电压侧电容器导体膜163对置的区域。

电子组件161与电子组件101同样地包括导电性的耐压保持构造102。耐压保持构造102形成于低电压侧的部件及高电压侧的部件之间的区域。低电压侧的部件例如包括固定为基准电位、接地电位的低电压焊盘13、屏蔽层69等。

高电压侧的部件例如包括高电压焊盘14、高电压侧电容器导体膜163等。耐压保持构造102抑制因形成于低电压侧的部件及高电压侧的部件之间的区域的电场而引起的耐压劣化。耐压保持构造102包括高电压侧的第一耐压保持构造103及低电压侧的第二耐压保持构造104。

在该方式中，第一耐压保持构造103在俯视下以伸出到比低电压侧电容器导体膜162的外廓靠外侧的方式沿着低电压侧电容器导体膜162的外廓形成。第一耐压保持构造103以从其它区域将高电压侧电容器导体膜163划分出的方式包围高电压侧电容器导体膜163。

第一耐压保持构造103与高电压侧电容器导体膜163形成为相同电位。在该方式中，第一耐压保持构造103包括在俯视下形成为环状(椭圆环状)的一个第一假导体图案108。

第一假导体图案108形成屏蔽层。在该方式中，第一假导体图案108与高电压侧电容器导体膜163的外周缘一体形成。

除了第一假导体图案108由一个构成这一点，第一耐压保持构造103(第一假导体图案108)的结构与电子组件101的第一耐压保持构造103(第一假导体图案108)相同。省略关于第一耐压保持构造103(第一假导体图案108)的具体的说明。

第二耐压保持构造104在俯视下形成于高电压侧电容器导体膜163及低电压层配线53(低电压焊盘13)之间的区域。第二耐压保持构造104沿着第一方向A以线状延伸。

在俯视下，第二耐压保持构造104沿着多个低电压层配线53(低电压焊盘13)形成。第二耐压保持构造104以横切多个低电压焊盘13的方式沿着第一方向A以线状延伸。由此，第二耐压保持构造104从上线圈21A、21B将多个低电压焊盘13(低电压层配线53)分别划分出。

在该方式中，第二耐压保持构造104包括一个第二假导体图案121。第二假导体图案121形成屏蔽层。第二耐压保持构造104可以与电子组件101相同地包括由多个第二假导体图案121的集合体形成的第二假导体图案组122。

第二耐压保持构造104(第二假导体图案121)的结构与电子组件101的第二耐压保持构造104(第二假导体图案121)相同。省略关于第二耐压保持构造104(第二假导体图案121)的具体的说明。

以上，即使在如电子组件161那样包括低电压侧电容器导体膜162及高电压侧电容器导体膜163的情况下，也能够实现与对电子组件101所叙述的效果相同的效果。

电子组件161也可以与电子组件101相同地包括被覆绝缘层层叠构造27之上的区域的第二绝缘层152(同时参照图28)。在该情况下，能够实现与在图29及图30中所叙述的效果相同的效果。

电子组件161也可以与电子组件6、电子组件131相同地包括树脂膜77(同时参照图3等)。在俯视下，树脂膜77也可以与第一耐压保持构造103重叠。树脂膜77也可以覆盖第一耐压保持构造103的整个区域。

俯视下，高电压侧电容器导体膜163及第一耐压保持构造103可以容纳于被树脂膜77的外周缘包围的区域内。树脂膜77也可以被覆绝缘层层叠构造27的一部分的表面。树脂膜77也可以被覆绝缘层层叠构造27的表面整个区域。在该情况下，能够实现与对电子组件6、电子组件131所叙述的效果相同的效果。

图34是用于对本发明的第七实施方式的电子组件171进行说明的剖视图。以下，对与电子组件161的构造对应的构造标注相同的参照符号并省略说明。

在电子组件171中，第一耐压保持构造103从高电压侧电容器导体膜163隔开间隔地形成。第一耐压保持构造103与高电压侧电容器导体膜163形成为相同电位。

第一耐压保持构造103也可以经由连接配线(未图示)与高电压侧电容器导体膜163连接。连接配线也可以与第一耐压保持构造103及高电压侧电容器导体膜163形成于相同的层。连接配线也可以与第一耐压保持构造103及高电压侧电容器导体膜163形成于不同的层。

第一耐压保持构造103包括从高电压侧电容器导体膜163隔开间隔形成的第一假导体图案108。第一耐压保持构造103也可以与电子组件101相同地包括由多个第一假导体图案108的集合体形成的第一假导体图案组109。

第一耐压保持构造103(第一假导体图案组109)的结构与电子组件101的第一耐压保持构造103(第一假导体图案组109)相同。省略关于第一耐压保持构造103(第一假导体图案组109)的具体的说明。

以上，即使在如电子组件171那样包括低电压侧电容器导体膜162及高电压侧电容器导体膜163的情况下，也能够实现与对电子组件101所叙述的效果相同的效果。

电子组件171也可以与电子组件151相同地包括被覆绝缘层层叠构造27之上的区域的第二绝缘层152(同时参照图28)。在该情况下，能够实现与在图29及图30中所叙述的效果相同的效果。

电子组件171也可以与电子组件6、电子组件131相同地包括树脂膜77(同时参照图3等)。俯视下，树脂膜77也可以与第一耐压保持构造103重叠。树脂膜77也可以覆盖第一耐压保持构造103的整个区域。

俯视下，高电压侧电容器导体膜163及第一耐压保持构造103可以收纳于由树脂膜77的外周缘包围的区域内。树脂膜77也可以被覆绝缘层层叠构造27的一部分的表面。树脂膜77也可以被覆绝缘层层叠构造27的表面整个区域。在该情况下，能够实现与对电子组件6、电子组件131所叙述的效果相同的效果。

以上，对本发明的实施方式进行了说明，但本发明能够在技术方案所记载的事项的范围内实施各种设计变更。

在第一实施方式中，树脂膜77覆盖高电压焊盘14的第二焊盘34双方周围全周。但是，树脂膜77也可以如图36所示地仅将第二焊盘34的配置有低电压焊盘13的第一区域39侧选择性地覆盖。

在该情况下，优选的是，树脂膜77在第一焊盘33的周围以俯视下将上线圈21整体覆盖的方式形成。

例如，在密封电子组件6的树脂封装体2含有填料的情况下，如果上线圈21未被树脂膜77覆盖，则有可能在密封时上线圈21因填料而受到损坏(填料攻击)。但是，如果上线圈21整体被树脂膜77覆盖，则能够抑制填料攻击等问题。该构造也能够应用于第二～第七实施方式。

在第一实施方式中，树脂膜77形成为与第二焊盘34的周缘重叠。但是，树脂膜77也可以如图37所示地与第二焊盘34的周缘不重叠。

在该情况下，树脂膜77为了使第二焊盘34露出，可以具有开口60，该开口60具有比焊盘开口79大的直径。该构造也能够应用于第二～第七实施方式。

在第一～第五实施方式中，下线圈20的厚度也可以为上线圈21的厚度以上。下线圈20的厚度也可以为上线圈21的厚度以下。

在第一～第五实施方式中，下线圈20也可以包含金、银、铜、铝、钛、氮化钛以及钨中的至少一个。上线圈21也可以包含金、银、铜、铝、钛、氮化钛以及钨中的至少一个。从成本、量产性的观点出发，优选下线圈20及上线圈21包含铜、铝。

在第一～第五实施方式中，下线圈20的螺旋图案的宽度也可以为上线圈21A、21B的螺旋图案105的宽度以下。当然，下线圈20的螺旋图案的宽度也可以为上线圈21A、21B的螺旋图案105的宽度以上。

在第二～第五实施方式中，第一变压器301侧的第一耐压保持构造103及第二变压器302侧的第一耐压保持构造103也可以一体形成。

在该情况下，第一变压器301侧的上线圈21A、21B及外侧线圈端部配线96、以及第二变压器302侧的上线圈21A、21B及外侧线圈端部配线96也可以被第一耐压保持构造103一并包围。

在第二～第五实施方式中，第一变压器301侧的第二耐压保持构造104及第二变压器302侧的第二耐压保持构造104也可以一体形成。

在该情况下，第二耐压保持构造104也可以形成为沿着第一变压器301侧的低电压焊盘13(低电压层配线53)以及第二变压器302侧的低电压焊盘13(低电压层配线53)连续延伸。

在第二～第五实施方式中，第一接近区域112、第二接近区域113、第一连接区域114以及第二连接区域115也可以分别形成为单体。第一接近区域112、第二接近区域113、第一连接区域114以及第二连接区域115也可以分别包括互相独立的第一假导体图案组109。

在第二～第五实施方式中，耐压保持构造102也可以形成于与上线圈21A、21B不同的层。

在第二～第五实施方式中，第一耐压保持构造103及第二耐压保持构造104也可以分别形成于不同的层。

例如也可以是，第一耐压保持构造103形成于比上线圈21A、21B靠上层，另一方面，第二耐压保持构造104形成于比上线圈21A、21B靠下层。

也可以与之相反地，第一耐压保持构造103形成于比上线圈21A、21B靠下层，另一方面，第二耐压保持构造104形成于比上线圈21A、21B靠上层。

在第二～第五实施方式中，第一耐压保持构造103也可以取代多个第一假导体图案108而包括一个宽度大的屏蔽层。屏蔽层也可以具有伸出量Z1。通过这样的构造，也能够实现与在各实施方式所叙述的效果相同的效果。

在第二～第五实施方式中，多个第一假导体图案108也可以形成于互相不同的层。例如也可以是，将任意三个第一假导体图案108与上线圈21A、21B形成于相同的层，将另外三个第一假导体图案108形成于下一个的层。

另外，例如也可以是，将任意两个第一假导体图案108与上线圈21A、21B形成于相同的层，另外两个第一假导体图案108形成于上线圈21A、21B的下一个的层，再将另外两个第一假导体图案108形成于上线圈21A、21B的上一个的层。

在第二～第五实施方式中，第二耐压保持构造104也可以取代多个第二假导体图案121而包括一个宽度大的屏蔽层。屏蔽层也可以具有伸出量Z2。通过这样的构造，能够实现与在各实施方式所叙述的效果相同的效果。

在第二～第五实施方式中，多个第二假导体图案121也可以形成于互相不同的层。例如也可以是，将任意一个第二假导体图案121与上线圈21A、21B形成于相同的层，且将另外两个第二假导体图案121形成于下一个的层。

另外，例如也可以是，将任意一个第二假导体图案121与上线圈21A、21B形成于相同的层，将另外一个第二假导体图案121形成于上线圈21A、21B的下一个的层，再将另外一个第二假导体图案121形成于上线圈21A、21B的上一个的层。

在第二～第五实施方式中，第二假导体图案组122也可以包括沿着第二方向B在与上线圈21A、21B相反的一侧延伸的第二假导体图案121。

在第六～第七实施方式中，低电压侧电容器导体膜162的厚度也可以为高电压侧电容器导体膜163的厚度以上。低电压侧电容器导体膜162的厚度也可以为高电压侧电容器导体膜163的厚度以下。

在第六～第七实施方式中，低电压侧电容器导体膜162也可以包含金、银、铜、铝、钛、氮化钛以及钨中的至少一个。

高电压侧电容器导体膜163也可以包含金、银、铜、铝、钛、氮化钛以及钨中的至少一个。从成本、量产性的观点出发，优选低电压侧电容器导体膜162及高电压侧电容器导体膜163包含铜、铝。

在第六～第七实施方式中，第一电容164侧的第一耐压保持构造103及第二电容165侧的第一耐压保持构造103也可以一体形成。

在该情况下，第一电容164侧的高电压侧电容器导体膜163及第二电容165侧的高电压侧电容器导体膜163也可以由第一耐压保持构造103一并包围。

在第六～第七实施方式中，第一电容164侧的第二耐压保持构造104及第二电容165侧的第二耐压保持构造104也可以一体形成。

在该情况下，第二耐压保持构造104也可以形成为沿着第一电容164侧的低电压焊盘13(低电压层配线53)以及第二电容165侧的低电压焊盘13(低电压层配线53)连续延伸。

在第六～第七实施方式中，耐压保持构造102也可以与高电压侧电容器导体膜163形成于不同的层。

在第六～第七实施方式中，第一耐压保持构造103及第二耐压保持构造104也可以分别形成于不同的层。例如也可以是，第一耐压保持构造103形成于比高电压侧电容器导体膜163靠上层，另一方面，第二耐压保持构造104形成于比高电压侧电容器导体膜163靠下层。

也可以与之相反地，第一耐压保持构造103形成于比高电压侧电容器导体膜163靠下层，另一方面，第二耐压保持构造104形成于比高电压侧电容器导体膜163靠上层。

在第七实施方式中，在形成有多个(例如六个)第一假导体图案108的情况下，多个第一假导体图案108也可以形成于互相不同的层。

例如也可以是，将任意三个第一假导体图案108与高电压侧电容器导体膜163形成于相同的层，将另外三个第一假导体图案108形成于下一个的层。

另外，例如也可以是，将任意两个第一假导体图案108与高电压侧电容器导体膜163形成于相同的层，将另外两个第一假导体图案108形成于高电压侧电容器导体膜163的下一个的层，再将另外两个第一假导体图案108形成于高电压侧电容器导体膜163的上一个的层。

在第六～第七实施方式中，在形成有多个(例如三个)第二假导体图案121的情况下，多个第二假导体图案121也可以形成于互相不同的层。

例如也可以是，将任意一个第二假导体图案121与高电压侧电容器导体膜163形成于相同的层，将另外两个高电压侧电容器导体膜163形成于下一个的层。

另外也可以是，例如，将任意一个第二假导体图案121与高电压侧电容器导体膜163形成于相同的层，将另外一个第二假导体图案121形成于高电压侧电容器导体膜163的下一个的层，再将另外一个第二假导体图案121形成于高电压侧电容器导体膜163的上一个的层。

在第六～第七实施方式中，第二假导体图案组122也可以包括沿着第二方向B在与高电压侧电容器导体膜163相反的一侧延伸的第二假导体图案121。

在第二～第七实施方式中，第二假导体图案组122也可以俯视下形成为包围一个或多个低电压焊盘13。在该情况下，第二假导体图案组122中包括的第二假导体图案121也可以与第一假导体图案108同样地形成为具有开放部110的有端状。

图38是变形例的电子组件模块201的俯视图。在本变形例中，对于与电子组件模块1的构造对应的构造，标注相同的参照符号并省略说明。

在第一实施方式的电子组件模块1中，控制器芯片5、电子组件6以及驱动器芯片7分别形成为分体芯片。

与之相对，在本变形例的电子组件模块201中，在控制器芯片5及驱动器芯片7分别装入有电子组件101的功能的一部分。

更具体来说，电子组件101的第一变压器301装入于控制器芯片5，电子组件101的第二变压器302装入于驱动器芯片7。由此，控制器芯片5及驱动器芯片7分别也形成为电子组件。

控制器芯片5的第一变压器301的三个高电压焊盘14经由高电压用电线303与设于驱动器芯片7的三个高电压焊盘304分别连接。控制器芯片5的第一变压器301也与用作接地端子的任意的低电压用的引线3(任意的低电压用的焊盘10)电连接。

驱动器芯片7的第二变压器302的三个高电压焊盘14经由高电压用电线305与设于控制器芯片5的三个高电压焊盘306分别连接。驱动器芯片7的第二变压器302也与用作接地端子的任意的低电压用的引线3(任意的低电压用的焊盘17)电连接。

在电子组件101的第一变压器301装入于控制器芯片5的情况下，利用控制器芯片5的配线材料制作第一变压器301。因此，第一变压器301包括的下线圈20、上线圈21、连接下线圈20及上线圈21的配线部件等与控制器芯片5的配线材料相同。

例如，在控制器芯片5的配线材料是铜的情况下，下线圈20、上线圈21、连接下线圈20及上线圈21的配线部件等由铜形成。在电子组件101的配线材料包含铜及铝的情况下，下线圈20、上线圈21、连接下线圈20及上线圈21的配线部件等由铜和/或铝形成。

也可以是，下线圈20由铝形成，另一方面，上线圈21由铜形成。也可以是，下线圈20由铜形成，另一方面，上线圈21由铝形成。

在电子组件101的第二变压器302装入于驱动器芯片7的情况下，利用驱动器芯片7的配线材料制作第二变压器302。因此，第二变压器302包括的下线圈20、上线圈21、连接下线圈20及上线圈21的配线部件等与驱动器芯片7的配线材料相同。

例如，在驱动器芯片7的配线材料是铜的情况下，下线圈20、上线圈21、连接下线圈20及上线圈21的配线部件等由铜形成。在电子组件101的配线材料包含铜及铝的情况下，下线圈20、上线圈21、连接下线圈20及上线圈21的配线部件等由铜和/或铝形成。

也可以是，下线圈20由铝形成，另一方面，上线圈21由铜形成。也可以是，下线圈20由铜形成，另一方面，上线圈21由铝形成。

在本变形例中，对第一实施方式的第一变压器301装入于控制器芯片5的例子进行了说明。但是，第二～第四实施方式的具备耐压保持构造102的第一变压器301也可以装入于控制器芯片5。

在第三实施方式的具备耐压保持构造102的第一变压器301装入于控制器芯片5的情况下，在控制器芯片5中，制作控制器IC的元件形成面的几乎整个区域可以由树脂膜77被覆。

在本变形例中，对第一实施方式的第二变压器302装入于驱动器芯片7的例子进行了说明。但是，第二～第四实施方式的具备耐压保持构造102的第一变压器301也可以装入于驱动器芯片7。

在第三实施方式的具备耐压保持构造102的第二变压器302装入于驱动器芯片7的情况下，在驱动器芯片7中，制作驱动器IC的元件形成面的几乎整个区域也可以由树脂膜77被覆。

以下示出从该说明书及附图提取的特征的例。

[项1]一种电子组件，其包括：绝缘层；低电压线圈，其形成于上述绝缘层内；高电压线圈，其以与上述低电压线圈在上下方向上对置的方式形成于上述绝缘层内；高电压焊盘，其包括以在上述绝缘层的厚度方向上与上述高电压线圈的形成区域对置的方式配置的第一焊盘以及以在上述厚度方向上避开上述高电压线圈的形成区域的方式配置的第二焊盘，且在上述绝缘层之上与上述高电压线圈电连接；低电压焊盘，其在上述绝缘层之上与上述低电压线圈电连接；以及树脂膜，其以覆盖上述第一焊盘的周围及上述第二焊盘的周围的方式选择性地形成于上述绝缘层之上。

根据该结构，高电压焊盘的第一焊盘及第二焊盘双方的周围被树脂膜覆盖，因此能够提高高电压焊盘－低电压焊盘之间的耐压。

[项2]就项1所述的电子组件而言，在上述绝缘层之上，隔着上述高电压焊盘在两侧形成有第一空间及第二空间，上述低电压焊盘选择性地形成于上述第一空间，上述树脂膜至少覆盖上述第二焊盘的上述第一空间侧的周围及上述第一焊盘。

[项3]就项2所述的电子组件而言，上述树脂膜覆盖上述第二焊盘的上述第二空间侧的周围及上述第一焊盘。

[项4]就项3所述的电子组件而言，上述树脂膜将上述第一焊盘的周围及上述第二焊盘的周围遍及全周地覆盖。

[项5]就项1～4中任一项所述的电子组件而言，上述树脂膜一体覆盖上述第一焊盘的周围及上述第二焊盘的周围。

[项6]就项1～5中任一项所述的电子组件而言，包括：高电压导电层，其形成于上述绝缘层之上；低电压导电层，其从上述高电压导电层隔开间隔地形成于上述绝缘层之上；以及表面绝缘膜，其以一体覆盖上述高电压导电层及上述低电压导电层的方式形成于上述绝缘层之上，且具有使上述高电压导电层的一部分作为上述高电压焊盘露出的高电压侧焊盘开口及使上述低电压导电层的一部分作为上述低电压焊盘露出的低电压侧焊盘开口，上述树脂膜形成于上述表面绝缘膜之上。

[项7]就项6所述的电子组件而言，上述树脂膜在上述高电压侧焊盘开口的周围以划分上述第一焊盘的方式与上述高电压导电层重叠，而且在上述高电压侧焊盘开口的周围以划分上述第二焊盘的方式与上述高电压导电层重叠。

[项8]就项1～7中任一项所述的电子组件而言，上述高电压线圈的形成区域包括被上述高电压线圈包围的线圈内方区域，上述第一焊盘在上述厚度方向上与上述线圈内方区域对置，上述第二焊盘在上述厚度方向上与上述高电压线圈的外侧的线圈外方区域对置。

[项9]就项1～8中任一项所述的电子组件而言，上述树脂膜包含聚酰亚胺。

[项10]就项1～9中任一项所述的电子组件而言，上述树脂膜具有3000nm以上且5000nm以下的厚度。

[项11]就项1～10中任一项所述的电子组件而言，上述高电压焊盘及上述低电压焊盘的横向距离L1比上述高电压线圈及上述低电压线圈的纵向距离L2大。

[项12]就项11所述的电子组件而言，上述横向距离L1为100μm以上且450μm以下，上述纵向距离L2为12.0μm以上且16.8μm以下。

[项13]就项1～12中任一项所述的电子组件而言，还包括导电性的耐压保持构造，该耐压保持构造以俯视下伸出到比上述低电压线圈靠外侧的方式在上述绝缘层内沿着上述高电压线圈形成。

[项14]就项13所述的电子组件而言，上述耐压保持构造包括假图案，该假图案以与上述高电压线圈的螺旋图案不连续的图案沿着上述高电压线圈延伸。

[项15]就项14所述的电子组件而言，上述假图案是有端状。

[项16]就项14或15所述的电子组件而言，上述高电压线圈包括内侧末端及外侧末端，上述假图案与上述高电压线圈的上述外侧末端固定为相同电位。

[项17]就项16所述的电子组件而言，上述高电压线圈的上述内侧末端在俯视下位于上述低电压线圈的内侧的区域，上述高电压线圈的上述外侧末端在俯视下位于上述低电压线圈的外侧的区域，上述假图案从上述高电压线圈的上述外侧末端引出。

[项18]就项1～12中任一项所述的电子组件而言，还包括导电性的焊盘侧耐压保持构造，该焊盘侧耐压保持构造以在俯视下沿着上述高电压焊盘的上述第二焊盘的周缘的方式形成于上述绝缘层内。

[项19]就项18所述的电子组件而言，上述焊盘侧耐压保持构造包括焊盘侧假图案，该焊盘侧假图案俯视下以与上述高电压线圈的螺旋图案不连续的图案沿着上述第二焊盘的周缘延伸。

[项20]就项19所述的电子组件而言，上述焊盘侧耐压保持构造包括沿从上述第二焊盘分离的方向隔开间隔地形成的多个上述焊盘侧假图案。

[项21]就项19所述的电子组件而言，最接近上述第二焊盘的上述焊盘侧假图案及上述第二焊盘之间的距离为上述高电压线圈及上述低电压线圈之间的纵向距离以下。

[项22]就项18～21中任一项所述的电子组件而言，还包括导电性的线圈侧耐压保持构造，该线圈侧耐压保持构造在上述绝缘层内沿着上述高电压线圈形成，且在俯视下伸出到比上述低电压线圈靠外侧。

[项23]就项22所述的电子组件而言，上述线圈侧耐压保持构造与上述焊盘侧耐压保持构造固定为相同电位。

[项24]就项1～12中任一项所述的电子组件而言，包括：低电压配线，其在上述绝缘层内在沿着上述绝缘层的表面的方向上从上述高电压线圈隔开间隔地形成，与上述低电压线圈电连接，且在与上述高电压线圈之间形成具有上述绝缘层的绝缘击穿强度以下的第一值的电场；导电性的电场增强构造，其在上述绝缘层内介于上述高电压线圈及上述低电压配线之间的区域，且在与上述低电压配线之间形成具有上述绝缘层的绝缘击穿强度以下且上述第一值以上的第二值的电场；以及第二绝缘层，其以被覆上述高电压焊盘及上述低电压焊盘的方式形成于上述绝缘层之上，且具有上述绝缘层的绝缘击穿强度以下的绝缘击穿强度。

[项25]就项24所述的电子组件而言，上述电场增强构造包括导电性的高电压侧假图案，该高电压侧假图案与上述高电压线圈固定为相同电位，且沿着上述高电压线圈形成。

[项26]就项24或25所述的电子组件而言，上述电场增强构造包括导电性的低电压侧假图案，该低电压侧假图案与上述低电压配线固定为相同电位，且沿着上述低电压配线形成。

[项27]就项24～26中任一项所述的电子组件而言，上述绝缘层的绝缘击穿强度为5.0MV/cm以上，上述第二绝缘层的绝缘击穿强度为1.0MV/cm以上。

[项28]就项24～27中任一项所述的电子组件而言，上述第二绝缘层由树脂层构成。

[项29]就项28所述的电子组件而言，上述树脂层包含模制树脂。

[项30]一种电子组件模块，其包括项1～29中任一项所述的电子组件和密封上述电子组件的树脂封装体。

[项31]就项30所述的电子组件模块而言，还包括：与上述电子组件的上述低电压线圈电连接的低电压元件；以及与上述电子组件的上述高电压线圈电连接的高电压元件，上述树脂封装体将上述电子组件、上述低电压元件以及上述高电压元件一并密封。

本申请要求基于2017年10月13日在日本专利局提出的特愿2017－199877号的优先权，该申请的全部公开通过引用并入本文。

虽然对本发明的实施方式详细地进行了说明，但这些只是用于阐明本发明的技术内容的具体例子，本发明不应被限定地解释为这些具体例子，本发明的范围仅由所附技术方案限定。

符号说明

1—电子组件模块，2—树脂封装体，5—控制器芯片，6—电子组件，7—驱动器芯片，13—低电压焊盘，14—高电压焊盘，20—下线圈(低电压导体图案)，21—上线圈(高电压导体图案)，27—绝缘层层叠构造，28—绝缘层(第一绝缘层)，32—(上线圈的)内方区域，33—第一焊盘，34—第二焊盘，39—第一区域，40—第二区域，44—重叠部，45—重叠部，50—线圈间区域，75—保护膜，76—钝化膜，77—树脂膜，78—焊盘开口，79—焊盘开口，88—高电压焊盘层，89—低电压焊盘层，99—线圈周缘区域，101—电子组件，102—耐压保持构造，103—第一耐压保持构造，104—第二耐压保持构造，108—第一假导体图案，116—第一线圈侧耐压保持构造，117—第二线圈侧耐压保持构造，118—第一焊盘侧耐压保持构造，119—第二焊盘侧耐压保持构造，131—电子组件，141—电子组件，142—第一螺旋图案，143—第二螺旋图案，151—电子组件，152—第二绝缘层，161—电子组件，162—低电压侧电容器导体膜(低电压导体图案)，163—高电压侧电容器导体膜(高电压导体图案)，164—第一电容，165—第二电容，171—电子组件，201—电子组件模块。