电压参考电路及其对应的半导体结构

分案申请

本申请是2017年10月20日提交的标题为“温度补偿电路以及用于形成该电路中的半导体结构的方法”、专利申请号为201710984961.4的分案申请。

技术领域

本发明的实施例总体涉及集成电路，更具体地，电压参考电路及其对应的半导体结构。

背景技术

电压参考是通常用作混合模式和模拟集成电路(IC)(诸如，数据转换器、锁相环(PLL)、振荡器、电源管理电路、动态随机存取存储器(DRAM)、闪存等)中的功能模块的电路。优选地，电压参考名义上与温度、电源和负载变化无关。

发明内容

根据本发明的一方面，提供了一种电压参考电路，包括：第一电路，被配置为产生随温度增加而幅度增加的第一输出电压；以及第二电路，包括阈值电压不同的至少两个晶体管，并且所述第二电路被配置为产生随着温度的增加而幅度减小的第二输出电压；其中，所述至少两个晶体管的第一晶体管包括具有第一功函材料的第一栅极叠层，并且所述至少两个晶体管的第二晶体管包括具有第二功函材料的第二栅极叠层，所述第二功函材料与所述第一功函材料不同。

根据本发明的另一方面，提供了一种电路，包括：第一场效应晶体管，具有第一阈值电压，其中，所述第一场效应晶体管包括具有第一功函材料的第一栅电极，所述第一功函材料具有第一导电类型；以及第二场效应晶体管，连接至所述第一场效应晶体管，所述第二场效应晶体管具有不同于所述第一阈值电压的第二阈值电压，其中，所述第二场效应晶体管包括具有第二功函材料的第二栅电极，所述第二功函材料具有第二导电类型，所述第二导电类型与所述第一导电类型相反，并且所述第一场效应晶体管和所述第二场效应晶体管是相同沟道类型的器件。

根据本发明的又一方面，提供了一种形成半导体结构的方法，包括：在衬底上形成多个鳍，所述多个鳍的每个鳍均具有相同导电类型；在具有所述相同导电类型的所述多个鳍的每个鳍上方均沉积第一功函层；从具有所述相同导电类型的所述多个鳍的至少一个鳍处去除所述第一功函层；沉积第二功函层；以及在所述第二功函层上方形成金属层。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意的是，根据工业中的通用实践，各种部件没有按比例绘制。实际上，为了清楚的说明和讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的示例性电压参考电路的框图。

图2是根据一些实施例的示例性CTAT电路的示意电路图。

图3是根据一些实施例的包括FinFET器件结构的半导体器件结构的立体图。

图4是根据一些实施例的相对于温度绘制的示例性CTAT单元输出电压Vc的曲线图。

图5A至5C根据本发明描述了示例性CTAT单元的不同实施例。

图6是根据一些实施例的制造CTAT单元布局设计的示意方法的流程图。

图7是形成在衬底上的一组部分制造的FinFET的立体图。

图8A至8F示出了示例性双功函层栅极置换工艺的不同阶段。

图9是制造具有双功函层的CTAT单元的示意方法的流程图。

图10是示例性双功函层栅极置换结构的替代实施例的截面图。

图11是示例性双功函层栅极置换结构的另一替代实施例的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间设置附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在各个实例中重复参考标号和/或字母。这种重复自身并不表示所论述的各个实施例和/或配置之间的关系。

本文所用的首字母缩略词“FET”是指场效应晶体管。普通类型的FET是指金属氧化物半导体场效应晶体管(MOSFET)。历史上，MOSFET一直是置于衬底(诸如半导体晶圆)的平面的内部和上面的平面结构。但是半导体制造的最新进展已经导致使用垂直结构作为MOSFET。

术语“FinFET”是指在相对于晶圆的平坦表面垂直取向的鳍上方形成的FET。

S/D是指形成FET的四个端子中的两个的源极和/或漏极结。

如本文所用的术语“标称”是指在产品或工艺的设计阶段期间设置的针对部件或工艺操作的特性或参数的期望值或目标值以及高于/或低于期望值的值的范围。值的范围通常是由制造工艺的轻微变化或公差引起。

本发明的各个实施例一般涉及IC(集成电路)器件，更具体地，提供了电路以及制造用于工艺不变且与温度无关的电压参考电路的电路的方法，该电压参考电路用于低压应用中。高温通常以对IC器件操作速度和可靠性产生不利影响的方式改变IC器件的特性，因此期望获得低成本和与温度无关的器件，特别是对于现代便携式器件和IoT(物联网)器件。IoT器件通常是独立的(untethered)，因此需要低功耗的组件。用于IoT应用的传感器件(如压力、温度或湿度传感器)使用与温度无关且在低偏置电压下工作的ADC(模数转换器)和DAC(数模转换器)组件。根据本发明的电压参考电路是用于上述低功率IoT应用或诸如低压差(LDO)调节器的电源系统的整体和重要部件。

根据本发明的示例性温度补偿电路将双功函层结合到FET栅叠件中以调节FET栅叠件的阈值电压。结合双功函层的一个好处是由这种FET制成的电压参考电路能够在宽电流范围内产生高精度和与温度无关的输出电压。根据本发明的电压参考电路的好处在于，电压参考电路可用于低压应用中，例如但不限于低于0.5V的偏压电路或热传感器。此外，将双功函层结合到用于电压参考电路的FET是低成本的，并且这些电路对制造工艺的变化呈现出降低的灵敏度。

在描述与电压参考电路相关的示例性实施例之前，给出了集成电路设计管理的示例。随着对将印刷电路板的功能和应用合并至单个芯片的需求越来越强，IC的规模和设计变得越来越复杂和耗时。计算机辅助设计(CAD)已成为加速和提高IC设计质量的必要工具。在设计专用集成电路(ASIC)的所有阶段中，物理布局占据设计周期的主要部分。

在创建ASIC的物理布局时，可以首先生成计算机布局。通常，可通过基于指定原理来布置多个独立块或“逻辑单元”来创建计算机布局。可以预设置各个独立逻辑单元的功能和设计，并且作为标准化单元设计存储在计算机系统中。这种单元设计技术可以在设计周期中节省时间，因为IC设计者不再需要定制设计集成电路中的每个单独门和晶体管。相反，电路或器件设计者将新的电路或器件设计分解成多个已知(或新)单元设计，然后适当组合这些单元以生成执行期望功能的电路或器件。每个逻辑单元或器件包含与IC中其它单元互连的多个端子。

为了将布局发布(release)至半导体工艺中使用的掩模，可以将布局数据传送到掩模车间。这称为下线(tape-out)。下线表示当IC的设计布局数据库准备好转移到掩模制作操作时的阶段。为了准备下线的布局数据库，使用商业布局-布线CAD工具。更具体地，布局-布线CAD程序用于：1)布置逻辑单元和其它元件以优化它们的互连和IC的总体尺寸；2)定义布线区域并且选择通道连接各逻辑单元和各元件。布局和布线CAD工具需要输入预定数量的预定义逻辑单元类型(例如，反相器、NAND、NOR、XOR，多路复用器、触发器，解复用(Decap)等)来实现上述任务。作为响应，布局-布线CAD工具输出布局数据库。

使用布局数据库作为光刻掩模的蓝图，通过半导体工艺(即沉积、掩蔽和蚀刻)的组合在衬底中制造限定IC的元件和互连件的多个基本晶体管层、接触件和金属层。当组合时，这些层形成IC并且在物理上实现期望的功能。IC的元件和互连件的实例是但不限于FinFET、平面FET和多层互连件(MLI)。根据ASIC的复杂性，每个电路可涉及多个基本层、多个接触件和多个金属层。这种布局数据库发布过程被广泛称为下线(tape-out)。

图1是示例性电压参考电路的框图。根据本发明的电压参考电路通过抵消由温度变化引起的输出变化而产生名义上(nominally)与温度无关的电压输出。电压参考电路100可以包括第一电压源101、第二电压源103和电压输出子电路105。电压参考电路100可以包括各种其他器件和部件，例如附加晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但是被简化了以便更好地理解本发明。

电压参考电路100是名义上与温度无关的电压参考电路，其中，第一电压源101的正温度依赖性被第二电压源103的负温度依赖性抵消，从而导致在参考温度下稳定的输出电压V

图2是CTAT电路的示例性实施例的示意图。示例性CTAT电路是CTAT单元200，包括其端子如图2所示连接的两个NMOS晶体管M1和M2。每个晶体管包括至少三个端子：源极、漏极和栅极。如图2所示，第一晶体管M1的漏极端子连接至输入电流源I

在此示例性实施例中，晶体管M1和M2是金属栅极n沟道晶体管。如电路性能规范所需，CTAT单元200可以包括多个晶体管M1和多个晶体管M2。实现金属栅极的一种工艺称为“后栅极”或“替换栅极”。此工艺包括形成牺牲多晶硅栅极，执行与半导体器件相关联的各种工艺，以及随后去除牺牲栅极并且用金属栅极替代牺牲栅极。用于金属栅极的功函材料的选择影响晶体管的阈值电压V

在示例性CTAT单元200中，NMOS晶体管M1和M2包括不同的功函层以实现不同的阈值电压。例如，晶体管M1的结构包括n型功函层，而晶体管M2包括p型功函层。晶体管的阈值电压由多个因素确定，并且一个因素是栅极的功函和半导体材料的功函之间的差。不同的功函材料具有不同的温度斜率。由于NMOS晶体管M1和M2都是n沟道器件，结合n型和p型功函层导致栅极和半导体材料的不同组合。因此，n型和p型功函层的功函之间的差导致NMOS晶体管M1和M2的不同阈值电压。在示例性CTAT单元200中，NMOS晶体管M1的阈值电压被配置为低于NMOS晶体管M2的阈值电压。类似地，如果M1和M2是PMOS晶体管，则n型和p型功函层的功函之间的差导致不同的阈值电压。

如上所述，各种功函层可以预先确定并且存储为CAD功能块，因此通过将n型功函金属CAD块放置到布局设计中，可以将n型功函层结合到晶体管M1的布局设计中。可以以类似的方式，将诸如器件设计的栅极、源极和漏极的其它功能层结合到布局中作为CAD功能块。

通过使用晶体管M1布局设计以及用p型功函金属CAD块替换n型功函金属CAD块，特别是当晶体管M1和M2的布局由于性能规范和电路设计规则在器件设计上有足够相似性时，将P型功函层结合到晶体管M2布局设计中。为了实现这一点，晶体管M1的布局和对应的器件层可以被导入到CAD块库中以作为“透视”图用作晶体管M2的CAD块库。透视图还可以包括封装信息(footprint)(例如，电路的物理信息，包括栅极、源极和漏极区、互连件、隔离区，功函块等的位置和规格)以及关于第一器件的连接(例如，引脚布局)的信息。用于产生晶体管M2布局的必要的CAD块从CAD块库中被提取，以根据性能规范和电路设计规则来放置和彼此连接或连接至其它电路组件。性能规范的实例是但不限于标称温度系数、特定偏置或输出电压、特定偏置或输出电流、物理限制等。

或者，可在待设计放置两个晶体管M1和M2的位置处首先生成多个晶体管M1布局。然后用一个或多个创建的(block-out)CAD块来创建(block-out)晶体管M1布局中的一个或多个CAD功能块。创建的CAD块是来自CAD库的空白CAD块，用于创建各功能CAD块及其封装信息。然后根据性能规范所需，用来自库的CAD功能块替换创建的CAD功能块。例如，晶体管M1布局设计中的n型功函金属CAD块可以被创建并且被p型功函金属CAD块代替，从而产生具有p型功函层的晶体管M2布局。由于可以预先确定n型和p型功函金属CAD块，因此不需要新层或块。电压参考电路中可用提供标称阈值电压的任何适当器件，例如但不限于标准阈值电压(SVT)层、超低阈值电压(uLVT)层、低阈值电压(LVT)层或高阈值电压(HVT)层。

在可选工艺中，n型和p型功函层可以以与上述工艺不同的方式结合到晶体管布局设计中。P型功函金属CAD块首先被放置到晶体管M2的布局设计中。然后，为了将n型功函金属CAD块结合到晶体管M1的布图设计中，用n型功函金属CAD块替换晶体管M2布局中的p型功函金属CAD块。

在另一可选工艺中，可以在待设计放置晶体管M1和M2的位置处首先生成具有p型功函金属CAD块的多个晶体管M2布局。晶体管M2布局设计中的p型功函金属CAD块可以被创建并且被n型功函金属CAD块代替，从而产生具有n型功函层的晶体管M1布局。由于可以预先确定n型和p型功函金属CAD块，因此不需要新层或块。

上述工艺提供了益处：CTAT单元对制造工艺变化不敏感，因为不需要附加或新的器件/工艺层。

CTAT单元200的输出电压V

V

其中，V gs

本发明的方法提供了具有可调线性温度系数的电压参考电路。通过调整晶体管M1和M2的有效栅极宽度和长度，可以实现提供随温度变化输出线性电压的标称温度系数。尽管以下示例性器件被示为修改有效栅极宽度和长度，但是可类似地修改半导体器件的栅极结构或部件的其它方面，例如栅极高度。

可实施本发明的方法以调整CMOS器件的有效栅极宽度和长度。然而，可以认识到其它半导体器件类型可以从本方法中受益，例如但不限于平面FET和FinFET。为了更好地示出半导体器件的各种结构和部件，例如栅极宽度、长度或高度，图3示出了示例性半导体器件结构300。

图3是包括FinFET器件结构的半导体器件结构300的立体图。应该理解，图3仅是说明性的但不旨在限制。

半导体器件结构300包括衬底302、多个鳍304、多个隔离结构306和设置在每个鳍304的侧壁和顶面上的栅极结构308。栅极结构308包括栅极介电层315和栅极电极层317。在替代实施例中，栅极结构308中可以包括一个或多个附加层。图3示出了设置在栅极电极层317的顶面上的硬掩模320。硬掩模320用于图案化栅极结构308，例如通过蚀刻。在一些实施例中，硬掩模320由诸如氧化硅的电介质材料制成。在栅极结构308的图案化工艺(例如，蚀刻)后，得到图3的立体图。图3仅示出了一个栅极结构308。本领域技术人员将理解，典型的集成电路包含多个这样的和类似的栅极结构。

图3所示的多个鳍304中的每一个均包括一对S/D端子。为了便于描述，一对S/D端子中的第一个被称为源极区310

衬底302可以是硅衬底。可选地，衬底302可包括：诸如锗的另一个元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的组合。在实施例中，衬底302是绝缘体上半导体(SOI)。

隔离结构306可以介电材料制成，并且可由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成。隔离结构306可以是浅沟槽隔离(STI)结构。在实施例中，隔离结构是STI结构且通过在衬底302中蚀刻沟槽形成。随后可以用绝缘材料填充沟槽，然后进行化学机械抛光(CMP)。其它用于隔离结构306和/或鳍304的制造技术也是可能的。隔离结构306可包括多层结构，例如具有一个或多个衬垫层。

鳍304是形成一个或多个晶体管的有源区。鳍304包括：硅或另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可以用包括光刻和蚀刻工艺的合适工艺来制造鳍304。光刻工艺可以包括：形成覆盖衬底(例如，在硅层上)的光刻胶层(抗蚀剂)；将光刻胶曝光至图案；实施曝光后烘烤工艺；以及使该光刻胶显影以形成包括光刻胶的掩蔽元件。然后，当蚀刻工艺在隔离结构306内形成凹槽时，掩蔽元件可用于保护衬底的区域，从而留下突出的鳍。可使用反应离子蚀刻(RIE)和/或其他合适工艺来实蚀刻形成凹槽。许多在衬底302上形成鳍304的其它方法也是合适的。

栅极结构308可包括栅极电介质层315、栅极层317、间隔层316和/或一个或多个附加层。为了便于描述，在图3中未示出间隔层316。在实施例中，栅极结构308用多晶硅作为栅电极层317。图3也示出了设置在栅极层317的顶面上的硬掩模320。硬掩模320用于图案化栅极结构308，例如通过蚀刻。在一些实施例中，硬掩模320由诸如氧化硅的电介质材料制成。

尽管图3的立体图示出了用多晶硅作为栅电极层317的栅结构308，本领域技术人员将理解，栅极结构308可以是诸如在用于形成金属栅极结构的替换栅工艺中形成的牺牲栅极结构。可执行替换栅极工艺和许多其它步骤，并且在这些图中未示出。金属栅极结构可以包括界面层、栅极介电层、功函层、填充金属层和/或用于金属栅极结构的其他合适的材料。在其它实施例中，金属栅极结构还可包括覆盖层、蚀刻停止层和/或其它合适的材料。界面层110可包括诸如氧化硅层(SiO

如上所述，可包含在金属栅极结构中的示例性p型功函金属包括TiN，TaN，Ru，Mo，Al，WN，ZrSi

填充金属层可包括Al，W或Cu和/或其他合适材料。可以通过CVD、PVD、镀法和/或其他合适的工艺形成填充层。填充金属可以沉积在功函层上，从而填充由去除牺牲栅极结构而形成的沟槽或开口的剩余部分。

如上所述，通过调整晶体管M1和M2的有效栅极宽度W

V

V

图4描绘了根据温度的CTAT单元200的输出电压V

图5A至5C描绘了根据本发明的CTAT单元200的各个示例性实施例。在这些实施例中，晶体管M1和M2利用不同功函层来实现不同的阈值电压。并且可以选择尺寸比率以实现标称负温度系数。关于图5A至图5C公开的各种实施例是上文中参考图3公开的CTAT单元电路的变型，并且晶体管M1利用n型功函层，而晶体管M2利用p型功函层。

类似地，各种功函层可以预先确定并且存储为CAD功能块，因此通过将n型功函金属CAD块放置到布局设计中，可以将n型功函层结合到晶体管M1的布局设计中。通过使用晶体管M1布局设计并且用p型功函金属CAD块替代n型功函金属CAD块，可以将P型功函层结合到晶体管M2布局设计中。CTAT单元200的输出电压V

图6是用于产生CTAT单元布局的示意方法600的流程图。可以在方法600的各种操作之间执行其他操作。

方法600开始于操作602，其中确定用于CTAT单元布局的性能规范，并且基于性能规范确定基本晶体管尺寸。例如，CTAT单元规范是基于某些电流或电压输出要求确定的。CTAT单元可包括多个晶体管，例如第一FET和第二FET。通过调整基本晶体管尺寸，例如第一和第二FET的有效栅极宽度W

方法600继续至操作604，其中分别调整第一和第二FET的尺寸比P和Q以实现标称负温度系数。例如，P/Q可以调节为低于或高于1，以分别增大或降低温度系数。因此，可以为包含在CTAT单元布局中的第一和第二FET提供关于CTAT单元的温度系数的性能规范。自动软件工具用于将规范转换成特定的电路结构，例如，以网表的形式提供。通过调节第一和第二FET的尺寸比率，可以实现具有随温度变化的线性输出电压变化的标称温度系数。

方法600继续至操作606，其中，产生CTAT单元的布局。工具(CAD工具)用于将网表转换为FET的布局。可以以GDSII格式或本领域已知的其它布局格式来提供布局。在实施例中，可以由预定网表或库生成第一FET的布局，例如，通过实现预定的n型功函层。然而，与传统方法相反，考虑第一FET的布局来执行第二FET的布局。

方法600继续至操作608，其中，用创建的CAD块来创建第一和第二FET的布局中的一个或多个CAD功能块。例如，用创建的CAD块来创建第一和第二FET的布局中的功函金属CAD块。或者，仅对选定的器件布局创建功函金属CAD块。

方法600继续至操作610，其中，为所选器件实现功能金属CAD块。所选器件的特定层的布局可以从库导入。例如，通过用p型功函金属CAD块代替立体图中的n型功函金属CAD块来形成第二FET的功函金属CAD块。此操作通过首先从立体图中去除n型功函金属CAD块，然后将来自网表或库的p型功函金属CAD块导入到被去除的n型功函金属CAD块的位置处来产生第二FET的布局。或者，可以在设计放置第一和第二器件的位置处首先生成多个第一器件布局。然后用创建的CAD块来创建第一器件布局中的一个或多个CAD功能块。根据性能规范所需，其它CAD功能块从库中提取并且将放置在创建的CAD功能块的位置处。由于可以预设CAD功能块，因此不需要新的层或块。可使用用于功函金属层的任何合适功函金属CAD块，例如但不限于标准阈值电压(SVT)层、超低阈值电压(uLVT)层、低阈值电压(LVT)层或高阈值电压(HVT)层。这些工艺提供了益处：因为不需要附加或新的器件/工艺层，CTAT单元对制造工艺的变化不敏感。

图7至图8F示出了典型的金属栅极置换FinFET工艺中的CTAT单元的示例性制造工艺流程和结构。仅仅为了说明的目的，图7至图8F可根据特定应用以不同的顺序生产或不生产。应当注意，部分制造的FinFET700不代表整个CTAT单元。仅仅为了清楚起见，可包括或省略FinFET 700的其它制造结构，并且这里不再描述。

图7是形成在衬底302上的一组部分制造FinFET 700的立体图，包括n沟道FinFET701至703。FinFET 700还可以包括p沟道FinFET。FinFET700是参考上述图3的半导体器件结构300的变型。在鳍304.1至304.3上形成图案化的多晶硅结构650和间隔件120。形成图案化的多晶硅结构650和间隔件120，以围绕在鳍结构的处于STI区306上方的部分周围。鳍304.1至304.3的沟道区位于多晶硅结构650下方。如图7所示，多晶硅栅极结构650具有栅极长度L和有效栅极宽度W

图8A是图7的一组部分制造的FinFET 700沿线A-A截取的截面图。如图8A所示，图案化的多晶硅结构650设置在STI区306的顶面上，并且围绕在鳍304.1至304.3的突出于STI区306上方的部分的周围。如图8A所示，鳍具有有效栅极宽度W

图8B至图8F示出了用于该FinFET 700组的示例性双功函栅极置换工艺的各个阶段。图8B示出了根据一些实施例的在去除图案化的多晶硅结构650的部分然后沉积介电层116之后的FinFET 700沿着线A-A的截面图。图案化的多晶硅结构650可以通过诸如反应离子蚀刻(RIE)的干法蚀刻工艺来去除。在蚀刻多晶硅650中使用的气体蚀刻剂可包括氯、氟、溴和/或它们的组合。图8B示出了介电层116设置在STI区306的顶面上并且围绕在鳍304.1至304.3的上部的周围。介电层116可包括氧化硅、氮化硅、氮氧化硅或高k介电材料(例如氧化铪HfO

图8C示出了图8B的结构在沉积p-型栅极功函层222p之后的截面图。P型栅极功函层222p设置在介电层116上，并且跨越鳍304.1至304.3。示例性p型功函材料包括但不限于TiN、TaN、Ru、Mo、WN、ZrSi

图8D示出了图8C的结构在移除p-型栅极功函层222p的部分之后的截面图。用掩蔽元件(图中未示出)图案化p型栅极功函层222p，使得p-型栅极功函层222p的设置在FinFET701和702上的部分在蚀刻工艺期间被掩蔽元件保护，而p-型栅极功函层222p的在FinFET703上的部分露出。

掩蔽元件可以包括光刻胶、硬掩模和/或其它合适的材料。示例性硬掩模材料是旋涂玻璃(SOG)。在实施例中，掩蔽元件可包括陶瓷、旋涂或化学/物理沉积聚合物、低熔点陶瓷。可以通过沉积光刻胶(例如旋涂)和光刻工艺(包括曝光、烘烤、显影和进一步烘烤和清洗工艺)以图案化被沉积的光刻胶来形成掩蔽元件。

可以通过干法蚀刻和/或湿法蚀刻工艺去除P型栅极功函层222p。示例性蚀刻包括氟/氯基干蚀刻、HCl湿蚀刻、NH

在蚀刻功函层之后，然后可通过合适工艺去除掩蔽元件。去除工艺包括湿蚀刻、干蚀刻、剥离和/或其它合适的工艺。

图8E示出了图8D的结构在沉积n-型栅极功函层222n之后的截面图。N型栅极功函层222n设置介电层116上、跨越FinFET 703，并且还设置在剩余p型栅极功函层222p上。或者，n型栅极功函层222n可仅形成在露出的介电层上，而不形成在剩余p型栅极功函层222p上。如上所述，示例性n型功函金属包括但不限于Ti、Ag、Al、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。可以使用诸如ALD、CVD、PVD、镀法或它们的组合的合适的工艺形成包含在栅极功函层222n的一种或多种材料。

图8F示出了图8E的结构在沉积金属填充层224之后的截面图。栅极金属填充层224设置在n-型栅极功函层222n上，并且可以包括单个金属层或金属层的叠层。金属层的叠层可以包括彼此不同的金属。在一些实施例中，栅极金属填充层224包括任何合适的导电材料，诸如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金和/或它们的组合。栅极金属填充层224可以通过ALD、PVD、CVD或其它适合的导电材料沉积工艺来形成。在实施例中，栅极金属填充层224包括通过ALD或CVD形成的W膜。W膜可以包括从W膜沉积工艺期间使用的氟基前体(例如，六氟化钨(WF

图9是用FinFET结构作为实例以产生具有双功函层的CTAT单元的示意方法900的流程图。仅为了说明的目的，将参考图7至图8F所示的示例性制造结构来描述图9所示的操作。可以根据具体应用以不同的顺序执行或不执行各操作。应当注意，方法900没有生产完整的CTAT单元。仅仅为了清楚起见，可以在方法900的各个步骤之间执行或省略其它制造步骤，这里不再描述。

方法900开始于操作902，图案化半导体衬底以形成鳍，形成牺牲栅电极和侧壁间隔件。鳍是垂直的，即，名义上垂直于衬底的表面，并且可以是矩形或梯形的形状。可以用各种干法蚀刻技术(例如反应离子蚀刻或电感耦合等离子体蚀刻)来形成鳍。

在鳍上形成牺牲栅电极，牺牲栅电极可以是多晶硅。形成牺牲栅电极包括沉积和通过光刻工艺图案化多晶硅结构，使得图案化的多晶硅结构在指定的鳍表面上形成。栅电极还可以包括各种金属或金属合金层的叠层。

侧壁间隔件形成为邻近于栅极叠层的两个侧壁。侧壁间隔件通常通过回蚀刻工艺同时形成。在替代实施例中，侧壁间隔件可由两个或多个材料层形成。

方法900继续至操作904，去除图案化的多晶硅结构的一部分，并且至少在从中去除图案化的多晶硅结构的一部分(即，牺牲栅电极)的区域的部分中设置介电层。鳍的上部将在从中去除图案化的多晶硅结构的位置处露出。露出的鳍的尺寸确定稍后形成的FinFET中的沟道区的有效栅极宽度W

介电层设置在STI区的顶面和鳍的突出上部上。介电层可包括氧化硅、氮化硅、氮氧化硅或高k介电材料(例如，氧化铪HfO

方法900继续至操作906，在介电层上沉积第一栅极功函层。可以使用诸如ALD、CVD、PVD、镀法或它们的组合的合适的工艺形成包含在第一栅极功函层中的一种或多种材料。

方法900继续至操作908，去除第一栅极功函层的部分。使用掩蔽元件来图案化第一栅极功函层，使得第一栅极功函层的一部分受到保护，而剩余部分露出。选择第一栅极功函层的受保护部分以成为具有第一阈值电压的FinFET的结构部分。掩蔽元件可以包括光刻胶、硬掩模和/或其它合适的材料。掩蔽元件可以通过沉积、使用光刻工艺(包括曝光、烘烤、显影和进一步烘烤和清洗工艺)的图案化而形成。可以通过干法蚀刻和/或湿法蚀刻工艺去除露出的第一栅极功函层。在蚀刻功函层之后，然后可通过合适工艺去除掩蔽元件。

方法900继续至操作910，在介电层上和剩余的第一栅极功函层上沉积第二栅极功函层。或者，第二栅极功函层可以仅形成在露出的介电层上，而不形成在剩余的第一栅极功函层上。这可以通过用光刻和蚀刻工艺处理沉积的第二栅极功函金属来实现。第一和第二栅极功函层的导电类型彼此相反，例如，第一和第二栅极功函层的导电类型分别是n型和p型。选择第二栅极功函层以成为具有第二阈值电压的FinFET的结构部分。第一和第二阈值电压彼此不同。可以用诸如ALD、CVD、PVD、镀法或它们的组合的合适的工艺形成包含在栅极功函层的一种或多种材料。

方法900继续至操作912，沉积和平坦化栅极金属填充层。在所有露出的栅极功函层上沉积栅极金属填充层。取决于在操作908中形成第二栅极功函层的位置，栅极金属填充层可以仅形成在第二栅极功函层上，或者形成在第一和第二栅极功函层上。栅极金属填充层可以包括单个金属层或金属层的叠层，并且通过ALD、PVD、CVD或其他合适的导电材料沉积工艺形成。在实施例中，栅极金属填充层包括通过ALD或CVD形成的W膜。然后，可以通过化学机械抛光(CMP)来平坦化栅极金属填充层。

图10至图11是示例性双功函层栅极置换结构的替代实施例的截面图。

图10是图8D中的结构在n-型栅极功函层222n仅沉积在露出的介电层116上之后的截面图。参考如上图8E所述，n型栅极功函层222n可以仅形成在露出的介电层上，而不形成在剩余的p型栅极功函层222p上。可以经光刻和回蚀刻工艺去除形成在剩余p型栅极功函层222p上的n型功函层222n。

图11是用于CTAT单元的双功函FinFET的另一实例的截面图。用类似于如图8A至图8F所描述的示例性双功函栅极置换工艺的工艺，在FinFET 700组上沉积n型和p型功函层222n和222p。然而，如图11所示，首先沉积n型功函层222n，并且在露出的介电层116上形成p型功函层222p。结果，FinFET 701和702将包括双功函层，而FinFET 703将包括p型功函层但不包括n型功函层。

本发明的各个实施例总体涉及集成电路，更具体地，提供了电路设计和制造用于工艺不变且与温度无关的电压参考电路的电路和器件的制造工艺，该电压参考电路用于低压应用。

本发明的示例性电路将双功函层结合到FET栅极叠层中以设定它们的阈值电压。结合双功函层的一个好处是由这种FET制成的电压参考电路能够在宽电流范围内产生高精度且与温度无关的输出电压。根据本发明的电压参考电路的好处在于，电压参考电路可用于低压应用中，例如但不限于低于0.5V的偏压电路或热传感器。此外，将双功函层结合到用在电压参考电路中的FET是低成本的，并且这些电路对制造工艺的变化的灵敏度降低。

在一个实施例中，电压参考电路包括至少第一和第二电路。第一电路被配置为产生随温度增加而幅度增加的第一输出电压；以及第二电路包括阈值电压不同的至少两个晶体管，并且被配置为产生随着温度的增加而幅度减小的第二输出电压。所述至少两个晶体管的第一晶体管包括具有第一功函材料的第一栅极叠层，并且所述至少两个晶体管的第二晶体管包括具有第二功函材料的第二栅极叠层，所述第二功函材料与所述第一功函材料不同。

在一些实施例中，所述第一电路是与绝对温度成正比电路。

在一些实施例中，所述第一晶体管和所述第二晶体管是相同沟道类型的器件。

在一些实施例中，所述第一晶体管和所述第二晶体管是n沟道场效应晶体管，并且所述第一功函材料和所述第二功函材料分别是n型功函材料和p型功函材料。

在一些实施例中，所述第一晶体管和所述第二晶体管是p沟道场效应晶体管，并且所述第一功函材料和所述第二功函材料分别是n型功函材料和p型功函材料。

在一些实施例中，选择所述第一功函材料和所述第二功函材料，使得所述第二输出电压名义上随着温度的增加而线性减小。

在一些实施例中，所述第一晶体管和所述第二晶体管分别具有第一和第二阈值电压，并且所述第一阈值电压小于所述第二阈值电压。

在一些实施例中，所述第一晶体管和所述第二晶体管分别包括第一栅电极和第二栅电极，并且所述第一栅电极与所述第二栅电极的尺寸比率被配置为提供所述第二电路的负温度系数。

在一些实施例中，所述第一栅电极与所述第二栅电极之间的尺寸比率是所述第一栅电极的有效宽度和长度与所述第二栅电极的有效宽度和长度之间的比率。

在一些实施例中，所述第一栅极叠层还包括所述第二功函材料。

在另一个实施例中，一种电路包括：第一场效应晶体管，具有第一阈值电压，其中，所述第一场效应晶体管包括具有第一导电类型的第一功函材料的第一栅电极；以及第二场效应晶体管，耦合至所述第一场效应晶体管，具有不同于所述第一阈值电压的第二阈值电压。所述第二场效应晶体管包括具有第二功函材料的第二栅电极，第二功函材料具有第二导电类型，所述第二导电类型与所述第一导电类型相反，并且所述第一和第二场效应晶体管是相同沟道类型器件。

在一些实施例中，所述第一场效应晶体管和所述第二场效应晶体管是n沟道场效应晶体管，并且所述第一功函材料和所述第二功函材料分别是n型和p型功函材料。

在一些实施例中，所述第一场效应晶体管和所述第二场效应晶体管是p沟道场效应晶体管，并且所述第一功函材料和所述第二功函材料分别是n型和p型功函材料。

在一些实施例中，所述第一栅电极和所述第二栅电极的尺寸被配置为提供所述电路的负温度系数。

在一些实施例中，所述尺寸是相应的所述第一栅电极和所述第二栅电极的有效宽度和长度。

在又一实施例中，一种形成半导体结构的方法，包括：在衬底上形成多个鳍，所述多个鳍的每个鳍均有相同导电类型。在所述多个鳍的每个鳍上方形成多晶硅栅极结构，并且至少一个多晶硅栅极结构被金属栅极结构替代。去除至少一个多晶硅栅极结构，并且在具有相同导电类型的所述多个鳍的每一个鳍上沉积第一功函层。从具有相同导电类型的所述多个鳍的至少个鳍去除所述第一功函层，并且设置第二功函层。然后在所述第二功函层上方沉积金属层。

在一些实施例中，所述第二功函层的至少一部分沉积在所述第一功函层的上方。

在一些实施例中，所述金属层直接沉积在所述第二功函层上方。

在一些实施例中，所述第一功函层和所述第二功函层具有不同导电类型。

在一些实施例中，所述第一功函层和所述第二功函层的导电类型分别是n型和p型。

应当理解，具体实施方式部分而不是本发明的发明内容或摘要旨在用于解释权利要求。本发明的发明内容和摘要可以阐述一个或多个而不是所有的设想的实施例，并且因此不旨在限制从属权利要求。

以上内容论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。