一种双端口SRAM存储单元及其版图结构

技术领域

本发明涉及电路设计领域，特别是涉及一种双端口SRAM存储单元及其版图结构。

背景技术

随着计算机运行速度加快，对于CPU的频率要求越来越高。双端口SRAM作为CPU的一级高速缓冲器，其读写速度是很重要的参数，直接影响到CPU的实际运行速度。

目前工业界普遍应用的双端口SRAM版图设计如图1所示，有两个PMOS(PU1和PU2)、两个NMOS(PD1和PD2)以及四个NMOS(PG1-A、PG1-B、PG2-A、PG2-B)组成，存在两个字线WL1和WL2以及两组位线BL1、BL2和BLB1、BLB2，可以实现同时读的功能，在PG1-B(或PG2-A)与反相器的输出之间有R-gate串联电阻，由于此串联电阻的存在，导致双端口sram从物理结构上就是不对称的，具有天生的缺陷，读“0”和读“1”的速度是不同的。

例如，当节点Q＝”0”,Qb＝”1”，BL1端的读电流Iread是通过PG1-A以及PD1到达Vss，而对于BLB2端的读电流Iread是通过PG1-B、R-Gate、PD2栅极、PU2栅极以及PD1到达Vss，由于串联电阻R-Gate分压，BLB2端读电流Iread会高于BL1端的读电流Iread，从而使得两端的读出速度不同。

并且，由于双端口SRAM在读操作的时候，每一个存储节点都连接并联的两个NMOS，读干扰窗口越小，越容易形成功能失效。对于双端口SRAM，由于并联的两个NMOS，8T SRAM(8传输管的SRAM)的读干扰窗口远远低于6T SRAM(6传输管的SRAM)。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种双端口SRAM存储单元及其版图结构，用于解决现有技术中的双端口SRAM存储单元中由于串联电阻的存在，使得双端口SRAM结构不对称，从而导致两端读出速度不同以及容易形成功能失效的问题。

为实现上述目的及其他相关目的，第一至第四NMOS；所述第一、第二NMOS的栅极与所述第三、第四NMOS的漏极共同连接字线；所述第一NMOS的源极连接第一位线；所述第三NMOS的源极连接第四位线；所述第二NMOS的源极连接第三位线；所述第四NMOS的源极连接第二位线；

设有输入节点Q和输出节点Qb的锁存器；所述第一NMOS的漏极、第三NMOS的栅极共同连接至所述锁存器的输入节点Q；所述第二NMOS的漏极、第四NMOS的栅极共同连接至所述锁存器的输出节点Qb。

优选地，所述锁存器包括第一、第二上拉管和第一、第二下拉管；其中所述第一上拉管的漏极、第一下拉管的漏极与所述第二上拉管的栅极、第二下拉管的栅极相互连接，节点作为所述锁存器的所述输入节点Q；所述第一上拉管的栅极、所述第一下拉管的栅极与所述第二上拉管的漏极、第二下拉管的漏极相互连接，节点作为所述锁存器的所述输出节点Qb；所述第一、第二上拉管的源极共同连接电源电压Vdd；所述第一下拉管的源极、第二下拉管的源极接地。

优选地，所述第一、第二上拉管为PMOS；所述第一、第二下拉管为NMOS。

优选地，所述双端口SRAM存储单元在读操作下，所述字线、第一位线、第三位线共同连接所述电源电压Vdd；所述第二位线和第四位线接地。

优选地，所述双端口SRAM存储单元在写操作下，所述字线、所述第一位线、所述第四位线以及所述第二位线连接所述电源电压Vdd；所述第三位线接地。

优选地，所述双端口SRAM存储单元在写操作下，所述字线、所述第三位线、所述第四位线以及所述第二位线连接所述电源电压Vdd；所述第一位线接地。

优选地，所述双端口存储单元在休眠模式下，所述字线、所述第四位线、所述第二位线接地；所述第一位线、所述第三位线连接所述电源电压Vdd。

本发明还提供一种双端口SRAM存储单元的版图结构，至少包括：

结构相同的第一、第二版图单元；所述第一、第二版图单元分别包括：有源区图层；所述有源区图层包含从左至右依次间隔排布的第一至第三有源区图形；覆盖在所述有源区图层上的多晶硅图层，所述多晶硅图层包含横跨于所述第一、第二有源区图形上的第一多晶硅图形；横跨在所述第一至第三有源区图形上的第二多晶硅图形；覆盖在所述多晶硅图层上的接触孔图层，所述接触孔图层包含：位于所述第一有源区图形上、第二多晶硅图形上下两侧的第一、第二接触孔图形，所述第一接触孔图形与所述第一多晶硅图形部分重叠；位于所述第二有源区图形上、所述第一多晶硅图形上下两侧的第三、第四接触孔图形；所述第四接触孔图形位于所述第二多晶硅图形上侧；位于第二有源区图形上、所述第二多晶硅图形下侧的第五、第六接触孔图形；位于第三有源区图形上、所述第二多晶硅图形上下两侧的第七、第八接触孔图形；位于所述第一多晶硅图形上靠近所述第一有源区图形一端的第九接触孔图形；

覆盖所述接触孔图层的第一金属层，所述第一金属层包含：覆盖所述第九接触孔图形的第一金属图形；覆盖所述第二接触孔图形的第二金属图形；覆盖所述第三接触孔图形的第三金属图形；覆盖所述第四接触孔图形以及所述第七接触孔图形的一部分的第四金属图形；覆盖所述第五、第六接触孔图形的第五金属图形；覆盖所述第八接触孔图形的第六金属图形；

所述第二版图单元位于所述第一版图单元一侧，并且所述第二版图单元与所述第一版图单元呈反向镜像摆放；所述第二版图单元中的第二多晶硅图形的一端与所述第一版图单元中的第三有源区图形的一端重合，并且所述第一版图单元的第七接触孔图形的一部分与所述第二版图单元的第二多晶硅图形的一端重合；

所述第一版图单元中的第二多晶硅图形的一端与所述第二版图单元中的第三有源区图形的一端重合，并且所述第二版图单元的第七接触孔图形的一部分与所述第一版图单元的第二多晶硅图形的一端重合；

所述第一版图单元中位于所述第一有源区图形上的所述第二多晶硅图形作为所述第四NMOS的栅极；所述第一版图单元中位于所述第二有源区图形上的所述第一、第二多晶硅图形分别依次作为所述第一NMOS的栅极和第一下拉管的栅极；所述第一版图单元中位于所述第三有源区图形上的第二多晶硅图形作为所述第一上拉管的栅极；

所述第二版图单元中位于所述第一有源区图形上的所述第二多晶硅图形作为所述第三NMOS的栅极；所述第一版图单元中位于所述第二有源区图形上的所述第一、第二多晶硅图形分别依次作为所述第二NMOS的栅极和第二下拉管的栅极；所述第一版图单元中位于所述第三有源区图形上的第二多晶硅图形作为所述第二上拉管的栅极；

所述第一、第二版图单元中的第一金属图形分别连接字线；所述第一、第二版图单元中的第二金属图形分别依次连接第二位线和第四位线；所述第一、第二版图单元中的第三金属图形分别依次连接第一位线和第三位线；所述第一、第二版图单元中的第五金属图形分别接地；所述第一、第二版图单元中的第六金属图形分别接电源电压Vdd。

如上所述，本发明的双端口SRAM存储单元及其版图结构，具有以下有益效果：本发明在不改变传统SRAM单元长宽尺寸的情况下，通过八颗晶体管的再排布，显著改善双端口SRAM存储单元的对称性，有效提高读写速度以及读干扰窗口，而且与传统工艺兼容。由于双端口SRAM广泛应用于CPU一级高速缓冲器，对于其速度要求更高，所以本发明具有其现实意义。

附图说明

图1显示为现有技术中的双端口SRAM存储单元电路结构示意图；

图2显示为本发明的双端口SRAM存储单元电路结构示意图；

图3显示为本发明的双端口SRAM存储单元版图结构示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明提供一种双端口SRAM存储单元，如图2所示，图2显示为本发明的双端口SRAM存储单元电路结构示意图，本发明的双端口SRAM存储单元至少包括：

第一至第四NMOS；所述第一、第二NMOS的栅极与所述第三、第四NMOS的漏极共同连接字线；所述第一NMOS的源极连接第一位线；所述第三NMOS的源极连接第四位线；所述第二NMOS的源极连接第三位线；所述第四NMOS的源极连接第二位线；

设有输入节点Q和输出节点Qb的锁存器；所述第一NMOS的漏极、第三NMOS的栅极共同连接至所述锁存器的输入节点Q；所述第二NMOS的漏极、第四NMOS的栅极共同连接至所述锁存器的输出节点Qb。

参阅图2，本实施例中的所述双端口SRAM存储单元包括：第一NMOS(PG1-A)、第二NMOS(PG2-A)和第三NMOS(PG1-B)、第四NMOS(PG2-B)；所述第一NMOS(PG1-A)、第二NMOS(PG2-A)的栅极与所述第三NMOS(PG1-B)、第四NMOS(PG2-B)的漏极共同连接字线WL；所述第一NMOS(PG1-A)的源极连接第一位线BL1；所述第三NMOS(PG1-B)的源极连接第四位线BL2；所述第二NMOS(PG2-A)的源极连接第三位线BLB1；所述第四NMOS(PG2-B)的源极连接第二位线BLB2；

设有输入节点Q和输出节点Qb的锁存器；所述第一NMOS(PG1-A)的漏极、第三NMOS(PG1-B)的栅极共同连接至所述锁存器的输入节点Q；所述第二NMOS(PG2-A)的漏极、第四NMOS(PG2-B)的栅极共同连接至所述锁存器的输出节点Qb。

如图2所示，本发明进一步地，本实施例中的所述锁存器包括第一上拉管(PU1)、第二上拉管(PU2)和第一下拉管(PD1)、第二下拉管(PD2)；其中所述第一上拉管(PU1)的漏极、第一下拉管(PD1)的漏极与所述第二上拉管(PU2)的栅极、第二下拉管(PD2)的栅极相互连接，节点作为所述锁存器的所述输入节点Q；所述第一上拉管(PU1)的栅极、所述第一下拉管(PD1)的栅极与所述第二上拉管(PU2)的漏极、第二下拉管(PD2)的漏极相互连接，节点作为所述锁存器的所述输出节点Qb；所述第一上拉管(PU1)、第二上拉管(PU2)的源极共同连接电源电压Vdd；所述第一下拉管(PD1)的源极、第二下拉管(PD2)的源极接地Vss。

本发明进一步地，本实施例中的所述第一上拉管(PU1)、第二上拉管(PU2)为PMOS；所述第一下拉管(PD1)、第二下拉管(PD2)为NMOS。

本发明进一步地，本实施例中所述双端口SRAM存储单元在读操作下，所述字线WL、第一位线BL1、第三位线BLB1共同连接所述电源电压Vdd；所述第二位线BLB2和第四位线BL2接地Vss。

本发明再进一步地，本实施例中所述双端口SRAM存储单元在写操作下，所述字线WL、所述第一位线BL1、所述第四位线BL2以及所述第二位线BLB2连接所述电源电压Vdd；所述第三位线BLB1接地Vss。

本发明进一步地，在其他实施例中，所述双端口SRAM存储单元在写操作下，所述字线WL、所述第三位线BLB1、所述第四位线BL2以及所述第二位线BLB2连接所述电源电压Vdd；所述第一位线BL1接地Vss。

本发明进一步地，本实施例的所述双端口存储单元在休眠模式(低功耗模式)下，所述字线WL、所述第四位线BL2、所述第二位线BLB2接地Vss；所述第一位线BL1、所述第三位线BLB1连接所述电源电压Vdd。

本发明还提供所述双端口SRAM存储单元的版图结构，该双端口SRAM存储单元的版图结构至少包括：

结构相同的第一、第二版图单元；所述第一、第二版图单元分别包括：有源区图层；所述有源区图层包含从左至右依次间隔排布的第一至第三有源区图形；覆盖在所述有源区图层上的多晶硅图层，所述多晶硅图层包含横跨于所述第一、第二有源区图形上的第一多晶硅图形；横跨在所述第一至第三有源区图形上的第二多晶硅图形；覆盖在所述多晶硅图层上的接触孔图层，所述接触孔图层包含：位于所述第一有源区图形上、第二多晶硅图形上下两侧的第一、第二接触孔图形，所述第一接触孔图形与所述第一多晶硅图形部分重叠；位于所述第二有源区图形上、所述第一多晶硅图形上下两侧的第三、第四接触孔图形；所述第四接触孔图形位于所述第二多晶硅图形上侧；位于第二有源区图形上、所述第二多晶硅图形下侧的第五、第六接触孔图形；位于第三有源区图形上、所述第二多晶硅图形上下两侧的第七、第八接触孔图形；位于所述第一多晶硅图形上靠近所述第一有源区图形一端的第九接触孔图形；

覆盖所述接触孔图层的第一金属层，所述第一金属层包含：覆盖所述第九接触孔图形的第一金属图形；覆盖所述第二接触孔图形的第二金属图形；覆盖所述第三接触孔图形的第三金属图形；覆盖所述第四接触孔图形以及所述第七接触孔图形的一部分的第四金属图形；覆盖所述第五、第六接触孔图形的第五金属图形；覆盖所述第八接触孔图形的第六金属图形；

所述第二版图单元位于所述第一版图单元一侧，并且所述第二版图单元与所述第一版图单元呈反向镜像摆放；所述第二版图单元中的第二多晶硅图形的一端与所述第一版图单元中的第三有源区的一端重合，并且所述第一版图单元的第七接触孔图形的一部分与所述第二版图单元的第二多晶硅图形的一端重合；

所述第一版图单元中的第二多晶硅图形的一端与所述第二版图单元中的第三有源区图形的一端重合，并且所述第二版图单元的第七接触孔图形的一部分与所述第一版图单元的第二多晶硅图形的一端重合；

所述第一版图单元中位于所述第一有源区图形上的所述第二多晶硅图形作为所述第四NMOS的栅极；所述第一版图单元中位于所述第二有源区图形上的所述第一、第二多晶硅图形分别依次作为所述第一NMOS的栅极和第一下拉管的栅极；所述第一版图单元中位于所述第三有源区图形上的第二多晶硅图形作为所述第一上拉管的栅极；

所述第二版图单元中位于所述第一有源区图形上的所述第二多晶硅图形作为所述第三NMOS的栅极；所述第一版图单元中位于所述第二有源区图形上的所述第一、第二多晶硅图形分别依次作为所述第二NMOS的栅极和第二下拉管的栅极；所述第一版图单元中位于所述第三有源区图形上的第二多晶硅图形作为所述第二上拉管的栅极；

所述第一、第二版图单元中的第一金属图形分别连接字线；所述第一、第二版图单元中的第二金属图形分别依次连接第二位线和第四位线；所述第一、第二版图单元中的第三金属图形分别依次连接第一位线和第三位线；所述第一、第二版图单元中的第五金属图形分别接地；所述第一、第二版图单元中的第六金属图形分别接电源电压Vdd。

如图3所示，图3显示为本发明的双端口SRAM存储单元的版图结构，本实施例中的所述双端口SRAM存储单元包括：

结构相同的第一、第二版图单元；即所述第一、第二版图单元具有完全相同的版图结构；所述第一、第二版图单元分别包括：有源区图层；所述有源区图层包含从左至右依次间隔排布的第一有源区图形01、第二有源区图形02以及第三有源区图形03。

所述第一、第二版图单元还分别包括：覆盖在所述有源区图层上的多晶硅图层，所述多晶硅图层包含横跨于所述第一有源区图形01和第二有源区图形02上的第一多晶硅图形A；横跨在所述第一有源区图形01、第二有源区图形02以及第三有源区图形03上的第二多晶硅图形B。

所述第一、第二版图单元还分别包括：覆盖在所述多晶硅图层上的接触孔图层，所述接触孔图层包含：位于所述第一有源区图形01上、第二多晶硅图形B上侧的第一接触孔图形C1；位于所述第一有源区图形01上、第二多晶硅图形B下侧的第二接触孔图形C2，所述第一接触孔图形与位于所述第一有源区图形01上的所述第一多晶硅图形A部分重叠。

所述接触孔图层还包含：位于所述第二有源区图形02上、所述第一多晶硅图形A上侧的第三接触孔图形C3；位于所述第二有源区图形02上、所述第一多晶硅图形A下侧的第四接触孔图形C4；所述第四接触孔图形C4位于所述第二多晶硅图形B的上侧；位于第二有源区图形02上、所述第二多晶硅图形B下侧的第五接触孔图形C5和第六接触孔图形C6；位于第三有源区图形03上、所述第二多晶硅图形B上侧的第七接触孔图形C7；位于所述第三有源区图形03上、所述第二多晶硅图形B下侧的第八接触孔图形C8；位于所述第一多晶硅图形上靠近所述第一有源区图形01一端的第九接触孔图形C9。

所述第一、第二版图单元还分别包括：覆盖所述接触孔图层的第一金属层，所述第一金属层包含：覆盖所述第九接触孔图形C9的第一金属图形M1；覆盖所述第二接触孔图形C2的第二金属图形M2；覆盖所述第三接触孔图形C3的第三金属图形M3；覆盖所述第四接触孔图形C4以及所述第七接触孔图形C7的一部分的第四金属图形M4；覆盖所述第五接触孔图形C5和所述第六接触孔图形C6的第五金属图形M5；覆盖所述第八接触孔图形C8的第六金属图形M6；

如图3所示，所述第二版图单元位于所述第一版图单元一侧，即所述第一版图单元位于左侧，所述第二版图单元位于所述第一版图单元的右侧，并且所述第二版图单元与所述第一版图单元呈反向镜像摆放；所述第二版图单元中的第二多晶硅图形B的一端与所述第一版图单元中的第三有源区03的一端重合，并且所述第一版图单元的第七接触孔图形C7的一部分与所述第二版图单元的第二多晶硅图形B的一端重合。

如图3所示，所述第一版图单元中的第二多晶硅图形B的一端与所述第二版图单元中的第三有源区图形03的一端重合，并且所述第二版图单元的第七接触孔图形C7的一部分与所述第一版图单元的第二多晶硅图形B的一端重合。

所述第一版图单元中位于所述第一有源区图形01上的所述第二多晶硅图形B作为所述第四NMOS(PG2-B)的栅极；所述第一版图单元中位于所述第二有源区图形B上的所述第一多晶硅图形A作为所述第一NMOS(PG1-A)的栅极；所述第一版图单元中位于所述第二有源区图形B上的所述第二多晶硅图形B作为所述第一下拉管PD1的栅极；所述第一版图单元中位于所述第三有源区图形03上的第二多晶硅图形B作为所述第一上拉管PU1的栅极。

所述第二版图单元中位于所述第一有源区图形01上的所述第二多晶硅图形B作为所述第三NMOS(PG1-B)的栅极；所述第一版图单元中位于所述第二有源区图形02上的所述第一多晶硅图形A作为所述第二NMOS(PG2-A)的栅极；所述第一版图单元中位于所述第二有源区图形02上的所述第二多晶硅图形B作为所述第二下拉管PD2的栅极；所述第一版图单元中位于所述第三有源区图形03上的第二多晶硅图形B作为所述第二上拉管PU2的栅极。

所述第一、第二版图单元中的第一金属图形分别连接字线；所述第一版图单元中的所述第一金属图形M1连接字线WL，所述第二版图单元中的第一金属图形M1连接字线WL。

所述第一版图单元中的第二金属图形M2连接第二位线BLB2；所述第二版图单元中的第二金属图形M2连接第四位线BL2；

所述第一版图单元中的第三金属图形M3连接第一位线BL1；所述第二版图单元中的第三金属图形M3连接第三位线BLB1；所述第一版图单元中的第五金属图形M5接地Vss；所述第二版图单元中的第五金属图形M5接地Vss；所述第一版图单元中的第六金属图形接电源电压Vdd；所述第二版图单元中的第六金属图形M6接电源电压Vdd。

本发明与传统的双端口SRAM存储单元相比，本发明的双端口SRAM存储单元只有一个字线，其中第三NMOS的栅极由节点控制，第三、第四NMOS的源/漏由字线控制，从而增大了读干扰窗口；第三、第四NMOS与第一、第二上拉管以及第以、第二下拉管共用栅极，摒弃了传统的双端口SRAM存储器中通过栅极连接为其提供存储信息的压降，从而使得整个存储单元都是完全对称的，解决了位线与位线的失配问题；第三、第四NMOS的有源区尺寸取决于读电流的需求，由于第一、第二NMOS所在的通道的读电流受限于栅极电压小于电源电压，因此，第三、第四NMOS的有源区尺寸不会大于第一、第二NMOS的有源区尺寸。

综上所述，本发明在不改变传统的SRAM存储单元长宽尺寸的前提下，通过八个晶体管的再排布，显著改善双端口SRAM存储单元的对称性，有效提高读写速度以及读干扰窗口，并且可以与传统工艺兼容。由于双端口SRAM存储单元广泛应用于CPU一级高速缓冲器，对于其速度要求更高，所以本发明具有降低由于运用栅极作为连线而带来的压降的现实意义。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。