一种SiC-JFET器件及其制备方法

技术领域

本申请涉及半导体器件技术领域，具体地，涉及一种SiC-JFET器件及其制备方法。

背景技术

结型场效应晶体管(Junction Field-Effect Transistor，JFET)是一种使用栅极电压来控制器件开启关断的器件。器件的栅极电压施加到pn结的一侧，引起导电沟道中耗尽区的改变，从而控制开启和关断。SiC材料具有宽禁带、高电子饱和漂移速度、高耐压、耐高温等优异特性，非常适合于制备大功率器件和高速开关元件。

JFET设计的两个重点是提升栅极性能及器件耐压。要获得更好的栅极性能，沟道的长度应当更短，沟道的宽度应当更宽。对于多子为电子的器件来说，沟道n型掺杂浓度应当足够高。但对于需求特定耐压的器件来说，增加沟道n型掺杂浓度会减小其与相邻p型掺杂区域的pn结的耐压，缩短沟道长度受到光刻精度的限制，加宽沟道的厚度会使得需要较大的反向栅极电压来关断器件沟道，限制了器件损耗的降低以及功率的提升。

发明内容

为了解决上述技术缺陷之一，本申请实施例中提供了一种SiC-JFET器件及其制备方法。

根据本申请实施例的第一个方面，提供了一种SiC-JFET器件，包括：

基底；

位于基底上部区域内的第二栅极注入层；

位于基底上部区域内且在第二栅极注入层之上并排布设的源极注入层及沟道层；

位于基底上部区域内且位于沟道层之上的第一栅极注入层；

位于第一栅极注入层之上的第一栅极接触金属层；

位于基底之上的绝缘层；

位于绝缘层内且位于第一栅极接触金属层之上的第一栅极接触孔；

位于第一栅极接触孔之上的第一栅极金属层。

根据本申请实施例的第二个方面，提供了一种SiC-JFET器件的制备方法，包括：

在基底上部区域内形成第一栅极注入层；

在基底上部区域内且在第一栅极注入层之上形成并排布设的源极注入层及沟道层；

在基底上部区域内且在沟道层之上形成第二栅极注入层；

在第二栅极注入层之上形成第一栅极接触金属层；

在第一栅极接触金属层之上生长绝缘层；

在绝缘层内打孔形成第一栅极接触孔；

在第一栅极接触孔之上形成第一栅极金属层。

本申请实施例所提供的技术方案，在基底的上部区域形成有第二栅极注入层，并在第二栅极注入层之上并排布设的源极注入层及沟道层；在沟道层之上形成有第一栅极注入层；第一栅极注入层之上依次设置第一栅极接触金属层、形成在绝缘层内的第一栅极接触孔及第一栅极金属层构成栅极，第一栅极注入层和第二栅极注入层分别位于沟道层的上方和下方，分别从上下两个方向对沟道层进行夹断，从而能增大沟道层的厚度，实现在低栅压下有足够低的导通电阻，从而形成足够高的饱和电流，有利于提高栅极性能及器件的耐压性能。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请实施例提供的SiC-JFET器件的结构示意图；

图2为本申请实施例提供的SiC-JFET器件制备方法中形成各注入层的结构示意图；

图3为本申请实施例提供的SiC-JFET器件的制备方法中形成接触金属层的结构示意图；

图4为本申请实施例提供的另一SiC-JFET器件的结构示意图；

图5为本申请实施例提供的另一SiC-JFET器件制备方法中形成外延层的结构示意图；

图6为本申请实施例提供的另一SiC-JFET器件制备方法中形成各注入层的结构示意图；

图7为本申请实施例提供的另一SiC-JFET器件的制备方法中形成接触金属层的结构示意图。

附图标记：

1-基底；11-n型衬底；12-第一外延层；13-第二外延层；

21-第二栅极注入层；22-第三栅极注入层；23-源极注入层；24-沟道层；25-第一栅极注入层；26-漂移区；27-漏极注入层；

31-第一栅极接触金属层；32-源极接触金属层；33-漏极接触金属层；34-第三栅极接触金属层；

41-第一栅极接触孔；42-源极接触孔；43-漏极接触孔；44-第三栅极接触孔；

51-第一栅极金属层；52-源极金属层；53-漏极金属层；54-第三栅极金属层；

61-第一栅极中间金属层；62-源极中间金属层；63-漏极中间金属层；64-第三栅极中间金属层；

7-绝缘层。

具体实施方式

为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

如图1所示，本实施例提供一种SiC-JFET器件，包括：

基底1；

位于基底1上部区域内的第二栅极注入层21；

位于基底1上部区域内且在第二栅极注入层21之上并排布设的源极注入层23及沟道层24；

位于基底1上部区域内且位于沟道层24之上的第一栅极注入层25；

位于第一栅极注入层25之上的第一栅极接触金属层31；

位于基底1之上的绝缘层7；

位于绝缘层7内且位于第一栅极接触金属层31之上的第一栅极接触孔41；

位于第一栅极接触孔41之上的第一栅极金属层51。

另外，在源极注入层23之上还形成有源极接触金属层32。在绝缘层内且位于源极接触金属层32之上还设有源极接触孔42，并在源极接触孔42之上还形成有源极金属层52。源极接触金属层32、源极接触孔42及源极金属层52构成源极。

第一栅极注入层21和第二栅极注入层25分别位于沟道层24的上方和下方，分别从上下两个方向对沟道层24进行夹断，从而能增大沟道层24的厚度。

本实施例所提供的技术方案，在基底的上部区域形成有第二栅极注入层，并在第二栅极注入层之上并排布设的源极注入层及沟道层；在沟道层之上形成有第一栅极注入层；第一栅极注入层之上依次设置第一栅极接触金属层、形成在绝缘层内的第一栅极接触孔及第一栅极金属层构成栅极，第一栅极注入层和第二栅极注入层分别位于沟道层的上方和下方，分别从上下两个方向对沟道层进行夹断，从而能增大沟道层的厚度，实现在低栅压下有足够低的导通电阻，从而形成足够高的饱和电流，有利于提高栅极性能及器件的耐压性能。

在上述技术方案的基础上，SiC-JFET器件还包括：

位于基底1上部区域内的漂移区26；

位于漂移区26内的漏极注入层27；

位于漏极注入层27之上的漏极接触金属层33；

位于绝缘层7且位于漏极接触金属层33的漏极接触孔43；

位于漏极接触孔43的漏极金属层53。

漏极注入层27与第一栅极注入层25和第二栅极注入层21均保留一定距离。漏极接触金属层33、漏极接触孔43、漏极金属层53构成漏极。

在上述技术方案的基础上，SiC-JFET器件还包括：

位于基底1上部区域内且在第二栅极注入层21之上的第三栅极注入层22；

位于第三栅极注入层22之上的第三栅极接触金属层34；

位于绝缘层7内且位于第三栅极接触金属层34之上的第三栅极接触孔44；

位于第三栅极接触孔44之上的第三栅极金属层54。

第三栅极金属层54与第一栅极金属层电接触51。在器件中设置第三栅极注入层22，并对应设置第三接触金属层34、第三栅极接触孔44和第三栅极金属层54，与第一栅极金属层电接触51，与上述第一栅极接触金属层31、第一栅极接触孔41和第一栅极金属层51共同构成栅极，能够明显提高栅极的导电性能。

在上述技术方案的基础上，进一步在绝缘层7内且位于第一栅极接触金属层31与第一栅极金属层51之间设置第一栅极中间金属层61，能提高栅极的导电性能。

类似的，在绝缘层7内且位于源极接触金属层32和源极金属层52之间设置源极中间金属层62；在漏极接触金属层33与漏极金属层43之间设置漏极中间金属层63；在第三栅极接触金属层34与第三栅极金属层54之间设置第三栅极中间金属层64。

以栅极为例，第一栅极接触孔41分为上下两段，下面一段用于连接第一栅极接触金属层31和第一栅极中间金属层61，上面一段用于连接第一栅极中间金属层61和第一栅极金属层51。源极和漏极采用相同的方案。

上述基底1可以为不掺杂的高阻SiC衬底，上述第二栅极注入层21、第三栅极注入层22、源极注入层23、沟道层24、第一栅极注入层25、漂移区26和漏极注入层27均形成在高阻SiC衬底内的上部区域，如图1所示。

或者，上述基底1包括：衬底、形成于衬底之上的第一外延层和形成于第一外延层之上的第二外延层。衬底可以为高阻SiCk衬底或n型衬底。

例如：上述基底1包括不掺杂的高阻SiC衬底、形成于高阻SiC衬底之上的第一外延层和形成于第一外延层之上的第二外延层。第一外延层的掺杂浓度大于第二外延层，上述第二栅极注入层21、第三栅极注入层22、源极注入层23、沟道层24、第一栅极注入层25、漂移区26和漏极注入层27均形成在第二外延层的上部区域。

或者，基底1可以为掺杂型衬底，如图4所示，基底1包括：n型衬底11、形成在n型衬底11之上的第一外延层12、形成在第一外延层12之上的第二外延层13。上述第二栅极注入层21、第三栅极注入层22、源极注入层23、沟道层24、第一栅极注入层25、漂移区26和漏极注入层27均形成在第二外延层13内。

n型衬底11具体为n+型低阻衬底。第一外延层12为p+外延层，在n型衬底11接地的情况下，p+外延层能防止高压下耗尽区展宽至n型衬底11从而引起漏电。耗尽区为第一栅极注入层25、第二栅极注入层21与沟道层24构成的区域。第二外延层13的浓度低于第一外延层12，例如为浅n型外延层或p型外延层，作用是让n型漂移区的耗尽区充分展宽从而获得更低的耦合电容以及更高的击穿电压。并且，采用了n+型低阻衬底，增加了垂直方向上，第二栅极注入层21到源极注入层23漏电的风险。

第三栅极注入层22为p+注入层，第二栅极注入层21为p型注入层，源极注入层23为n+注入层，沟道层24为n型注入层，漂移区26为n型注入层，第一栅极注入层25为p型注入层。n型漂移区能向基底进行更宽的展宽，从而获得更高的击穿电压，更低的耦合电容。绝缘层7具体为氧化物层。

第一栅极接触金属层31、源极接触金属层32、漏极接触金属层33和第三栅极接触金属层34为用于制作欧姆接触的金属硅化物。

第一栅极注入层25和第二栅极注入层21通过第三栅极注入层22和各层金属互联到同一栅极电极作为栅极端。

第二栅极注入层21的右侧边界基本与沟道层24和第一栅极注入层25持平，不会超过沟道层24右边界至源极注入层23左边界的1/2。

在器件工作时，栅极电压同时加在第二栅极注入层21及第一栅极注入层25上，有第二栅极注入层21和沟道层23，第一栅极注入层25和沟道层23所形成的两片耗尽区将同时参与器件沟道的开启和关断。与没有下方第二栅极注入层21的JFET器件相比，本申请采用上下双栅的器件能在相同的栅极电压下，耗尽更多的沟道体积，从而使得沟道厚度能设计的更厚，沟道n型掺杂浓度能设计的更高，从而获得更低的导通电阻以及更高的饱和电流，有利于提高器件性能。

另一方面，第二栅极注入层21的p型掺杂浓度远高于n型漂移区26的掺杂浓度，因此在漏极接高压下，能抑制住n型漂移区与p型第二栅极注入层21所形成的pn结的耗尽区往源极区域过分扩展，能有效抑制住器件高压的源漏漏电。

本实施例中双栅器件选用p型注入层形成第二栅极注入层21，给n型漂移区26下方留出耗尽区扩展的空间，从而能有效降低高压第二栅极注入层21漏耦合电容，源漏耦合电容，更宽的耗尽区也能够有效提升器件的击穿电压。

在上述实施例的基础上，本实施例提供一种SiC-JFET器件的制备方法，包括：

在基底1上部区域内形成第一栅极注入层21；

在基底1上部区域内且在第一栅极注入层21之上形成并排布设的源极注入层23及沟道层24；

在基底1上部区域内且在沟道层24之上形成第二栅极注入层25；

在第二栅极注入层25之上形成第一栅极接触金属层31；

在第一栅极接触金属层31之上生长绝缘层7；

在绝缘层7内打孔形成第一栅极接触孔41；

在第一栅极接触孔41之上形成第一栅极金属层51。

在上述技术方案的基础上，还在源极注入层23之上形成有源极接触金属层32。在绝缘层内打孔形成位于源极接触金属层32之上的源极接触孔42，并在源极接触孔42之上还形成源极金属层52。

另外，在形成第一栅极注入层21之后，还包括：

在基底1上部区域内形成漂移区26；

在漂移区26内形成漏极注入层27；

在漏极注入层27之上形成漏极接触金属层33；

在绝缘层7内打孔形成漏极接触孔43；

在漏极接触孔43之上形成漏极金属层53。

进一步的，在形成第一栅极注入层21之后，还包括：

在基底1的上部区域内且在第一栅极注入层21之上形成与源极注入层23并排布设的第三栅极注入层22；

在第三栅极注入层22之上形成第三栅极接触金属层34；

在绝缘层7内打孔形成第三栅极接触孔44；

在第三栅极接触孔44之上形成第三栅极金属层54，第三栅极金属层54与第一栅极金属层51电接触。

当绝缘层7为氧化物层时，上述在形成氧化物层的过程中，先生长一层氧化物，到达预设厚度之后，进行打孔分别形成第一栅极接触孔41、源极接触孔42、漏极接触孔43和第三栅极接触孔44的下段，并填入金属柱塞对应与第一栅极接触金属层31、源极接触金属层32、漏极接触金属层33和第三栅极接触金属层34欧姆接触。然后在氧化物的表面形成第一栅极中间金属层61、源极中间金属层62、漏极中间金属层63和第三栅极中间金属层64对应与第一栅极接触孔41、源极接触孔42、漏极接触孔43和第三栅极接触孔44的下段中的金属柱塞欧姆接触。

之后继续生长氧化物，到达预设厚度之后，再进行打孔，分别形成第一栅极接触孔41、源极接触孔42、漏极接触孔43和第三栅极接触孔44的上段，并填入金属柱塞对应与第一栅极中间金属层61、源极中间金属层62、漏极中间金属层63和第三栅极中间金属层64欧姆接触。

最后在绝缘层7的表面形成第一栅极7金属层51、源极金属层52、漏极金属层53和第三栅极金属层54，对应与第一栅极接触孔41、源极接触孔42、漏极接触孔43和第三栅极接触孔44上段中的金属柱塞欧姆接触。

对于高阻SiC衬底作为基底1的方案，如图2所示，在高阻SiC衬底内的上部区域形成p型的第二栅极注入层21，然后在第二栅极注入层21之上并排设置p+型第三栅极注入层22、n+型源极注入层23、n型沟道层24，在n型沟道层24之上形成第一栅极注入层25。

另外，还在高阻SiC衬底内的上部区域形成n型的漂移区26，在漂移区26内形成漏极注入层27，如图2所示。

之后，分别在第三栅极注入层22、源极层23、第一栅极注入层25和漏极注入层27之上对应形成第一栅极接触金属层31、源极接触金属层32、漏极接触金属层33和第三栅极接触金属层34，如图3所示。

在上述结构的表面生长氧化物，沉淀层间介质、CMP工艺磨平表面并参照上述方案制作接触通孔，沉积刻蚀制备各层金属，逐步形成第一栅极接触孔41、源极接触孔42、漏极接触孔43和第三栅极接触孔44的下段，形成第一栅极中间金属层61、源极中间金属层62、漏极中间金属层63和第三栅极中间金属层64，第一栅极接触孔41、源极接触孔42、漏极接触孔43和第三栅极接触孔44的上段，以及形成第一栅极7金属层51、源极金属层52、漏极金属层53和第三栅极金属层54，如图1所示。

对于基底1包括衬底、第一外延层和第二外延层的方案，衬底可以为n型衬底或高阻SiC衬底。以n型衬底作为基底1的方案为例，如图5所示，首先在n型衬底11之上形成p型的第一外延层12，在第一外延层12之上形成浅n型或p型的第二外延层13。

如图6所示，在第二外延层13内形成第二栅极注入层21，在第二栅极注入层21之上并排设置p+型第三栅极注入层22、n+型源极注入层23、n型沟道层24，在n型沟道层24之上形成第一栅极注入层25。

另外，还在第二外延层13内形成n型的漂移区26，在漂移区26内形成漏极注入层27。

如图7所示，之后，分别在第三栅极注入层22、源极层23、第一栅极注入层25和漏极注入层27之上对应形成第一栅极接触金属层31、源极接触金属层32、漏极接触金属层33和第三栅极接触金属层34。

在上述结构的表面生长氧化物，并参照上述方案逐步形成第一栅极接触孔41、源极接触孔42、漏极接触孔43和第三栅极接触孔44的下段，形成第一栅极中间金属层61、源极中间金属层62、漏极中间金属层63和第三栅极中间金属层64，第一栅极接触孔41、源极接触孔42、漏极接触孔43和第三栅极接触孔44的上段，以及形成第一栅极7金属层51、源极金属层52、漏极金属层53和第三栅极金属层54，如图4所示。

采用上述制造方法制成的SiC-JFET器件，在相同的栅压下，器件的沟道控制能力更强；在低栅压下更容易夹断，能够设计更厚的沟道和更高的n型掺杂浓度，从而获得更低的导通电阻和更高的饱和电流，从而提升器件功率、降低损耗。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或可以互相通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。