一种基于栅极掩埋的MOSFET器件及制备方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种基于栅极掩埋的MOSFET器件及制备方法。

背景技术

沟槽型MOSFET器件是一种新型垂直结构的MOSFET器件，是从传统平面型MOSFET结构的基础上优化发展而来。和平面型MOSFET器件相比，沟槽型MOSFET器件通过构建穿过体区的最下端沟槽结构，形成的沟道位于源极区和漂移区之间，消除了JFET区域，也消除了JFET电阻；同时，沟槽型MOSFET器件的沟槽栅极结构使得元胞的间距比平面型MOSFET器件更小，在设计上可以并联更多的元胞，进一步减小了总的电阻，因此，沟槽型MOSFET器件能够获得更小的导通电阻。

Baliga品质因数是描述高压MOSFET静态特性的核心指标，其关系式为两倍击穿电压除以比导通电阻，它反映了击穿电压与比导通电阻之间的矛盾关系和导通特性的优劣程度。对MOSFET器件元胞结构的主要参数进行优化，可以在维持电压等级不变的条件下降低比导通电阻，从而提高Baliga品质因数。然而由于沟道击穿、栅氧可靠性等问题和衬底、电极金属的存在，比导通电阻无法达到理论值。要想进一步提高Baliga品质因数，需要对MOSFET器件的元胞结构进行改进，进一步降低导通电阻。

沟槽型MOSFET器件获得了更小的元胞的间距和比导通电阻，但是沟槽型MOSFET器件依然存在击穿电压和导通电阻之间非线性的关系，即在减少导通电阻的同时并不是减少同样的击穿电压，实际情况下在减少导通电阻的过程中，需要牺牲更多的击穿电压。

发明内容

为了解决上述提出的至少一个技术问题，本发明的目的在于提供一种基于栅极掩埋的MOSFET器件及制备方法，本发明通过对栅极进行掩埋，使得源极、导电沟道和N柱隔离，增加了P+层和P-well层的占比，减小了雪崩载流子空穴在P-well层的压降，防止了MOSFET器件在耐压状态发生NPN三极管的开启。

本发明的目的采用如下技术方式实现：

第一方面，本发明提供了一种基于栅极掩埋的MOSFET器件，包括栅极区、P-well层和N+层；

所述栅极区包括氧化层和多晶硅；

所述栅极区位于P-well层和N+层的下方并与所述P-well层和所述N+层邻接；

所述N+层位于所述P-well层的两侧并与所述P-well层和P+层邻接。

优选地，所述氧化层的厚度为500A。

优选地，所述多晶硅的宽度为0.8um，所述多晶硅的厚度为0.4um。

优选地，所述P-well层的宽度为2.8um，所述P-well层的厚度为0.2um。

优选地，所述P-well层的掺杂浓度为1×10

优选地，所述N+层的掺杂浓度为8×10

优选地，还包括N柱和P柱；

所述N柱位于所述P-well层和衬底之间并与所述P-well层、所述栅极区、所述P柱和所述衬底邻接；

所述P柱位于所述栅极区和所述衬底之间并与所述栅极区和所述衬底邻接。

优选地，还包括衬底、P+层、源极、漏极和栅极；

所述P+层位于所述P-well层的上方并与所述P-well层邻接。

第二方面，本发明提供了一种基于栅极掩埋的MOSFET器件制备方法，包括：

蚀刻N-drift层的两侧形成N柱；

在所述N柱的两侧外延形成P柱；

在所述N柱和所述P柱的上方沉积氧化层和多晶硅；

在所述氧化层和多晶硅的中间蚀刻形成沟槽；

在所述沟槽壁面沉积氧化层；

刻蚀所述沟槽底部的氧化层；

在沟槽中对所述N柱进行外延；

在所述N柱和所述氧化层上方外延形成P-well层和P+层；

在所述P-well层和P+层上离子注入形成N+层。

相比现有技术，本发明的有益效果在于：

本发明通过对栅极进行掩埋，使得源极、导电沟道和N柱隔离，增加了P+层和P-well层的占比，减小了雪崩载流子空穴在P-well层的压降，防止了MOSFET器件在耐压状态发生NPN三极管的开启；同时，本发明在栅极掩埋的基础上，调整N+层和P+层的位置，使得N+层与P-well和N柱与P-well层的耗尽区方向垂直，防止了MOSFET器件发生穿通击穿。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。

附图说明

为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。

此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。

图1为本发明实施例提供的一种基于栅极掩埋的MOSFET器件的结构示意图；

图2为本发明实施例提供的一种基于栅极掩埋的MOSFET器件制备方法的流程示意图；

图3为本发明实施例提供的一种基于栅极掩埋的MOSFET器件制备方法的结构示意图A；

图4为本发明实施例提供的一种基于栅极掩埋的MOSFET器件制备方法的结构示意图B。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

另外，为了更好地说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样能够实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本发明的主旨。

MOSFET器件有两个重要参数，分别是击穿电压和导通电阻，导通电阻是指在MOSFET器件工作时，从漏极到源极的电阻。当导通电阻很小时，漏源之间小的导通电阻会让MOSFET器件有较大的输出电流，MOSFET器件就会具有更强的驱动能力，从而提供一个很好的开关特性。Baliga曲线阐述了MOSFET器件导通电阻和击穿电压的关系，在曲线中显示导通电阻和击穿电压成线性关系。对于一个MOSFET器件来说，想让MOSFET器件的击穿电压提高，可以采取轻掺杂的方式，但轻掺杂也会导致导通电阻增大。MOSFET器件的正向导通电阻和反向击穿电压永远是一对矛盾。在实际情况下，沟槽型MOSFET器件存在击穿电压和导通电阻之间非线性的关系，即在减少导通电阻的同时并不是减少同样的击穿电压，在沟槽型MOSFET减少导通电阻的过程中，需要牺牲更多的击穿电压。

本发明通过对栅极进行掩埋，使得源极、导电沟道和N柱隔离，增加了P+层和P-well层的占比，减小了雪崩载流子空穴在P-well层的压降，防止了MOSFET器件在耐压状态发生NPN三极管的开启；同时，本发明在栅极掩埋的基础上，调整N+层和P+层的位置，使得N+层与P-well和N柱与P-well层的耗尽区方向垂直，防止了MOSFET器件发生穿通击穿。

实施例1

提供了一种基于栅极掩埋的MOSFET器件，参见图1，包括栅极区；

栅极区包括氧化层和多晶硅；

栅极区位于P-well层和N+层的下方并与P-well层和N+层邻接。

雪崩击穿是指在高压、高电场强度下，半导体材料中的载流子倍增现象。当半导体内部的电场强度达到一定程度时，原本稳定的载流子将会被加速，与晶格发生碰撞，产生更多的载流子，这些新产生的载流子又会继续与晶格发生碰撞，产生更多的载流子，形成一种类似雪崩的连锁反应。最终，这种倍增效应会导致器件的电流迅速增加，可能造成器件的损坏。雪崩击穿一般发生在掺杂浓度较低、外加电压又较高的PN结中。这是因为掺杂浓度较低的PN结，空间电荷区宽度较宽，发生碰撞电离的机会较多。雪崩击穿会导致MOSFET器件的击穿电压降低，影响MOSFET器件的可靠性和稳定性。

UIS为非嵌位感性负载开关过程，是一种模拟MOSFET在应用中遭遇极端电热应力的测试，通过这种测试，可以得到MOSFET耐受能量的能力。在回路导通时，储存在电感中的能量必须在关断瞬间全部释放，此时MOSFET上同时经过高电压和大电流，极易引起器件失效。在MOS器件关断过程中，如果电压过冲值（通常由漏电流和杂散电感造成）未超过击穿电压，则器件不会发生雪崩击穿，当电感上产生的电压超过MOSFET的击穿电压后，将导致雪崩击穿。

功率MOSFET的UIS雪崩损坏有三种模式：热损坏、寄生三极管导通损坏和VGS尖峰误触发导通损坏。热损坏：功率MOSFET在功率脉冲的作用下进入UIS雪崩的工作状态，VDS电压增加，电场也增加，当场强增加到临界值时，产生载流子的雪崩倍增，导致电流突然急剧增加。雪崩倍增并不是一个损坏的过程，在这个过程中，由于功耗增加导致半导体的结温升高，当结温升高到半导体特性允许的临界值，失效将发生。传统的平面工艺的功率MOSFET，由于单元密度小、工艺简单，单元的一致性好，沟道产生的热量可以在单元之间的空间很好的传导，在大多数情况下，半导体的不同区域的温度差异小，雪崩过程产生的损坏，就完全由半导体材料整体的热击穿所决定。

寄生三极管导通损坏：功率MOSFET在UIS雪崩过程中，电压增加时，体区到外延区的电场也增加，当场强增加到临界值时，产生载流子的雪崩倍增，导致电流突然急剧增加，同时热产生的载流子在外延区形成，产生热点。功率MOSFET边沿在生产切割过程中可能有应力损伤产生大的漏电流，导致击穿电压和长期稳定性下降，雪崩能力变差。功率MOSFET内部的结构具有一个寄生的三极管，电流流过的通路包括空穴电流流过的路径IH(IH=ID)，就有可能产生高的电流密度，当寄生三极管导通时，栅极不再能够关断MOSFET的电流。由于局部的不一致性，寄生的三极管导通后，NPN管有负的温度系数，在高温大电流的条件下导通，会导致温度越高的单元分担越多的电流，这样在弱的单元，产生电流熔丝效应，从而导致失控发生。体二极管反向恢复期间，漏极的电压快速的上升会使寄生的双极型晶体管导通，漏极电压快速上升，然而少数载流子重组导致发射结正偏，使晶体管导通，器件损坏。

VGS尖峰误触发导通损坏：功率MOSFET在UIS雪崩过程中硅片的温度升高，VGS的阈值急剧降低，同时在雪崩过程中，VDS的电压耦合到G极，在G、S上产生的电压VGS高于的阈值，MOSFET误触发而开通，导致瞬态的大电流流过硅片局部区域，产生电流熔丝效应，从而损坏功率MOSFET，在这个过程中，通常也会叠加寄生三极管导通的损坏机理。

在非钳位感性的负载电路测试模式中，栅极和漏极通常接高电位，使MOSFET器件处于导通状态，当栅极电压消失时，此时在电路的电感作用下，漏极电压急剧升高，MOSFET器件发生雪崩击穿，此时雪崩电流只能通过源极区下面的P-well层流到源极接触。由于在P-well层的雪崩电流路径中存在一个等效电阻，此时会产生一个电压降，当该电压降大于PN结的导通压降时，由N+层、P-well层和N柱构成的寄生NPN三极管将会开启，其中，N+层的发射极，P-well为基极，N柱为集电极。寄生NPN三极管的开启，使得电流迅速增大，结温的急剧上升打破了器件的热平衡，导致不可逆的损伤。

在本实施例中，在传统的沟槽型MOSFET器件的基础上，将栅极区掩埋在P-well层和N+层的下方，与传统的沟槽型MOSFET器件相比，P-well和P+层的长度因为栅极的掩埋变得更长，增加了P+层和P-well层的占比，减小了雪崩载流子空穴在P-well的压降，防止了沟槽型MOSFET器件在耐压状态发生NPN三极管的开启。

优选地，氧化层的厚度为500A。

MOSFET器件在沟道形成之前，必须有一定量的电压加在金属栅上，这个电压称为阈值电压。阈值电压是一个非常重要而且非常关键的电路参数。阈值电压越低意味着更低的电源电压和更快速度的电路。影响栅阈值电压和MOSFET器件工作的因素包括栅极氧化层的厚度。栅极氧化膜越薄，MOSFET器件工作速度越快，阈值电压越低。栅极氧化膜越厚，MOSFET器件的耐压越高。在本实施例中，栅极氧化层的厚度为500A，其能让沟槽型MOSFET器件具备较快的工作速度并且维持较好的击穿电压。

优选地，多晶硅的宽度为0.8um，多晶硅的厚度为0.4um。

MOSFET器件栅极结构的形成是非常关键的工艺，其包括了最薄的栅极氧化层的热生长以及多晶硅栅极的刻蚀。多晶硅栅极是一种由多晶硅材料制成的栅极结构。多晶硅栅极由于硅材料的特性，具有较高的导电性和较低的电阻，被常用于MOSFET器件中。除此之外，多晶硅栅极也具有较好的耐热性和较低的漏电流。多晶硅栅极可以通过改变栅极电压来控制MOSFET器件的导通和截止，起到控制电流的作用。多晶硅栅极的大小直接影响MOSFET器件的电学性能，栅极的减小可以降低阻抗和能耗但同时也会增加热噪声和通道电流的非理想性，小的栅极对制造工艺过程也是一项巨大的挑战。在本实施例中，多晶硅的宽度设置为0.8um，多晶硅的厚度设置为0.4um。

优选地，还包括P-well层和N+层；

N+层位于P-well层的两侧并与P-well层和P+层邻接。

在传统的沟槽型MOSFET器件中，N+层和P-well层以及N-drift层和P-well层的耗尽方向是同一方向。在本实施例中，在栅极掩埋的基础上，对N+层和P+层的位置进行了调整，N+层位于P-well层的两侧并与P-well层邻接。掩埋的栅极使得源极、导电沟道和N柱隔离，N+层和P-well层以及N-drift层和P-well层的耗尽方向是垂直方向，再加上P-well层长度的增加，防止了沟槽型MOSFET器件的穿通击穿。

优选地，P-well层的宽度为2.8um，P-well层的厚度为0.2um。

传统的沟槽栅极需要在P-well层和N+层上开设通孔，沟槽栅极穿过P-well层并处于漂移区的上层。在本实施例中，使用掩埋的栅极结构取代传统的沟槽栅极结构，缺少了沟槽栅极的结构，P-well层的长度与传统的沟槽型MOSFET相比更长，其本质是增加了P-well层的占比，雪崩载流子空穴在P-well层的压降减小，防止了器件在耐压状态发生NPN三极管的开启，提高了MOSFET器件的击穿电压。但P-well层过长也会导致MOSFET器件在导通时电流通路的变长，P-well层的电阻增大，进而导致MOSFET器件的导通电阻增大。在本实施例中，为了使MOSFET器件具有较高的baliga优值，P-well层的宽度设置为2.8um，P-well层的厚度设置为0.2um。

优选地，P-well层的掺杂浓度为1×10

轻掺杂半导体是指在制备半导体材料时添加了低浓度的杂质原子，使其成为半导体材料的一种。掺杂的杂质原子可以改变半导体材料的电学性质，从而提高其性能和功能。在轻掺杂半导体中，掺入的杂质原子浓度通常低于半导体材料的本征浓度（本征浓度是指在纯净半导体中杂质原子的浓度）。掺入的杂质原子也必须具有与半导体材料原子相似的晶格尺寸和电子结构，以确保其能够顺利地与半导体材料结合，并在半导体材料中运动。掺入杂质原子后，轻掺杂半导体的电学性质会发生相应变化。其中最重要的变化是电导率的提高。这是因为添加的杂质原子可以在半导体中形成额外的自由电子或空穴，使半导体材料的导电性能得到增强。除此之外，轻掺杂半导体还可以改变半导体材料的禁带宽度、载流子迁移率和光学吸收谱等性质，从而拓展其在电子学、光电子学、化学等领域的应用。

控制P-well层的掺杂浓度同样可以减小MOSFET器件雪崩击穿的概率。P-well层的掺杂浓度设置在较高的浓度，增加了P-well层的占比，雪崩载流子空穴在P-well层的压降减小，防止了器件在耐压状态发生NPN三极管的开启，同时P-well层与N+层和P-well层与N柱之间的耗尽层变厚，提高了MOSFET器件的击穿电压，过高的掺杂浓度也不利于MOSFET器件的导通电阻。在本实施例中，为了使MOSFET器件具有较高的baliga优值，P-well层的掺杂浓度设置为1×10

优选地，N+层的掺杂浓度为8×10

+是重掺杂（掺杂浓度高），-是轻掺杂（掺杂浓度低），P型掺杂IIIA族元素，例如：硼、铝、镓、铟、铊。重掺杂半导体可以用于制造高性能的电子器件，例如高功率晶体管和高速光电器件，重掺杂半导体的掺杂浓度高达10

优选地，还包括N柱和P柱；

N柱位于P-well层和衬底之间并与P-well层、栅极区、P柱和衬底邻接；

P柱位于栅极区和衬底之间并与栅极区和衬底邻接。

对于传统结构的MOSFET器件，主要靠单一的N型掺杂漂移区反向耐压。从PN结结面开始，电场逐渐减小。为了提高击穿电压，需要增大漂移区的厚度或减小漂移区的掺杂浓度，但这样的条件导致了导通电阻的增大。超结结构被提出用于解决硅极限的问题。超结结构能够在器件的体内引入额外的电场，大大降低了相同击穿电压下器件的导通电阻。相较于传统结构，超结结构极大程度上减少了能量的损耗，实现了更为高效的能源使用效率。超结结构最大的特点在于将原来单一掺杂的N型漂移区变成掺杂的N型漂移区和P型漂移区，在反向耐压时，两种电荷横向互相补偿，纵向电场变得十分均匀，因此增大了器件的击穿电压。另外，超结结构漂移区的掺杂浓度比传统结构漂移区的掺杂浓度更高，在提高击穿电压的同时，降低了MOSFET器件的导通电阻。在本实施例中，栅极区和P-well层的下方设置类超结结构，在提高击穿电压的同时，降低了MOSFET器件的导通电阻。

优选地，还包括衬底、P+层、源极、漏极和栅极；

P+层位于P-well层的上方并与P-well层邻接。

实施例2

提供了一种基于栅极掩埋的MOSFET器件制备方法，参见图2，包括：

S100，蚀刻N-drift层的两侧形成N柱；

S200，在N柱的两侧外延形成P柱；

外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。MOS晶体管的嵌入式源漏外延生长，LED衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。

固相外延，是指半导体单晶上的非晶层在低于该材料的熔点或共晶点温度下外延再结晶的过程。没有外延的再结晶过程不属于固相外延。固相外延主要有两种生长方式：一种是非晶层直接与单晶衬底相接触，进行外延生长;另一种是将一层金属或碳化物夹在非晶层和单晶硅衬底之间进行固相外延。金属和碳化物起到输运介质的作用。有多种方法形成多晶或无定形薄膜。一种是直接离子注入的方法，可在硅单晶衬底上大剂量注入锗离子，形成GeSi非晶薄层，475～575℃退火再生长，得到应变合金层。另一种是淀积薄膜，如蒸发或溅射。与一般外延方法相比，固相外延衬底温度低，杂质扩散小，有利于制造突变掺杂界面的外延层。

在气相状态下，将半导体材料淀积在单晶片上，使它沿着单晶片的结晶轴方向生长出一层厚度和电阻率合乎要求的单晶层，这一工艺称为气相外延。其特点有：外延生长温度高，生长时间长，因而可以制造较厚的外延层；在外延过程中可以任意改变杂质的浓度和导电类型。工业生产常用的气相外延工艺有：四氯化硅（锗）外延，硅（锗）烷外延、三氯氢硅及二氯二氢硅等（二氯二氢硅具有淀积温度低，沉积速度快，淀积成膜均匀等优点）外延等。常见的硅气相外延的概念、原理：用硅的气态化合物（如：SiCl4、SiH4)在加热的硅衬底表面与氢气发生化学反应或自身发生热分解，还原成硅，并以单晶形式淀积在硅衬底表面。气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（MBD)、原子层外（ALE）等。半导体的气相外延是硅的气态化合物在加热的衬底表面与氢发生反应或自身热分解还原成硅，并以单晶的形式淀积在衬底表面的过程。具体包括：反应剂分子以扩散方式从气相转移到生长层表面；反应剂分子被生长层吸附；被吸附的反应剂分子在生长层表面完成化学反应，产生半导体及其它副产品；副产品分子从表面解析，随着气流排出反应腔；反应生成的原子形成晶格，或加接到晶格点阵上，形成单晶外延层。

外延系统装置包括：气体分配及控制系统、加热和测温装置、反应室、废气处理装置。工艺过程包括：衬底和基座处理：衬底处理主要是为了去除衬底圆片表面氧化层及尘粒，冲洗干燥后放入石墨基座内。对于已经用过的石墨基座应预先经过HCI腐蚀，去除前次外延留在上面的硅。掺杂剂配制：掺杂剂有气态源，如磷烷PH3,硼烷B2H6等；液态源如POCI3、BBr3等，不同的器件对外延层电阻率及导电类型要求不同，必须根据电阻率精确控制掺杂源的用量。外延生长：主要程序为：装炉一通气，先通氮气再通氢气一升温一衬底热处理或HCl抛光－外延生长－氢气冲洗－降温－氮气冲洗。当基座温度降到300℃以下时开炉取片。气相外延质量要求外延层质量应满足：晶体结构完整、电阻率精确而均匀、外延层厚度均匀且在范围内、表面光洁，无氧化和白雾、表面缺陷（角锥体、乳突、星形缺陷等）和体内缺陷（位错、层错、滑移线等）要少。外延质量检验内容包括：电阻率、杂质浓度分布、外延层厚度、少子寿命及迁移率、夹层位错与层错密度、表面缺陷等。生产中通常检测项目是缺陷密度、电阻率和外延层厚度。外延层厚度测量方法有层错法、磨角或滚槽染色法、直读法、红外干涉法等。电阻率测量的方法有四探针法、三探针法、电容一电压法、扩展电阻法，对于外延层电阻率较高或者厚度较薄的外延层往往采用电容－电压法、扩展电阻法等。

S300，在N柱和P柱的上方沉积氧化层和多晶硅；

S400，在氧化层和多晶硅的中间蚀刻形成沟槽；

刻蚀是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。

离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。

等离子刻蚀是一种绝对化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器。从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。

蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。

S500，在沟槽壁面沉积氧化层；

本实施例通过热氧化工艺，在沟槽的壁面形成栅极氧化层。硅热氧化工艺按所用的氧化气氛可分为：干氧氧化、水汽氧化和湿氧氧化。干氧氧化是以干燥纯净的氧气作为氧化气氛，在高温下氧直接与硅反应生成二氧化硅。水汽氧化是以高纯水蒸汽为氧化气氛，由硅片表面的硅原子和水分子反应生成二氧化硅。水汽氧化的氧化速率比干氧氧化大。而湿氧氧化实质上是干氧氧化和水汽氧化的混合，氧化速率介于二者之间。在集成电路工艺中，以加热高纯水作为水蒸汽源，而湿氧氧化则用干燥氧气通过加热的水（常用水温为95摄氏度）所形成的氧和水汽混合物形成氧化气氛。用高纯氢气和氧气在石英反应管进口处直接合成水蒸汽的方法进行水汽氧化时，通过改变氢气和氧气的比例，可以调节水蒸汽压，减少沾污，有助于提高热生长二氧化硅的质量。

S600，刻蚀沟槽底部的氧化层；

S700，在沟槽中对N柱进行外延；

S800，在N柱和氧化层上方外延形成P-well层和P+层；

S900，在P-well层和P+层上离子注入形成N+层。

本实施例通过对栅极进行掩埋，使得源极、导电沟道和N柱隔离，增加了P+层和P-well层的占比，减小了雪崩载流子空穴在P-well层的压降，防止了MOSFET器件在耐压状态发生NPN三极管的开启；同时，本发明在栅极掩埋的基础上，调整N+层和P+层的位置，使得N+层与P-well和N柱与P-well层的耗尽区方向垂直，防止了MOSFET器件发生穿通击穿。

在一些实施例中，本公开实施例提供的装置具有的功能或包含的模块可以用于执行上文方法实施例描述的方法，其具体实现可以参照上文方法实施例的描述，为了简洁，这里不再赘述。另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。