半导体器件及其制造方法

技术领域

本申请的实施例涉及一种半导体器件及其制造方法。

背景技术

随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能、以及更低的成本的需求不断增长。为了满足这些需求，半导体工业持续缩小半导体器件(例如金属氧化物半导体场效应晶体管(MOSFET)，包括平板MOSFET、鳍式场效应晶体管(finFET)、和用于半导体器件的互连结构)的尺寸。这种按比例缩小增加了半导体制造工艺的复杂性。

发明内容

在一些实施例中，半导体器件包括：衬底；第一鳍部结构和第二鳍部结构，设置在衬底上；第一对栅极结构，设置在第一鳍部结构上；以及第二对栅极结构，设置在第二鳍部结构上。第一对栅极结构的第一端面面对第二对栅极结构的第二端面。第一对栅极结构的第一端面与隔离结构的第一侧壁物理接触，第二对栅极结构的第二端面与隔离结构的第二侧壁物理接触。半导体器件还包括：隔离结构，介入第一对栅极结构和第二对栅极结构之间。隔离结构的纵横比小于第一对栅极结构的组合纵横比。

在一些实施例中，半导体器件包括：衬底；第一鳍部结构和第二鳍部结构，设置在衬底上。第一鳍部结构和第二鳍部结构分别包括第一外延区和第二外延区。半导体器件还包括：第一对栅极结构，设置在第一鳍部结构上；以及第二对栅极结构，设置在第二鳍部结构上。第一对栅极结构的第一端面面对第二对栅极结构的第二端面。第一外延区介入第一对栅极结构的第一侧壁之间，第二外延区介入第二对栅极结构的第二侧壁之间。半导体器件还包括：隔离结构，介入第一对栅极结构的第一端面与第二对栅极结构的第二端面之间、以及第一鳍部结构与第二鳍部结构之间；以及接触结构，设置在第一外延区和第二外延区以及隔离结构上。隔离结构的纵横比小于第一对栅极结构的组合纵横比。

在一些实施例中，一种方法，包括：在设置在衬底上的第一鳍部结构和第二鳍部结构上形成第一栅极结构和第二栅极结构；形成横跨第一栅极结构和第二栅极结构的隔离沟槽；以及形成位于隔离沟槽内的隔离结构。隔离沟槽将第一栅极结构划分为彼此电隔离的第一对栅极结构，并且将第二栅极结构划分为彼此电隔离的第二对栅极结构。形成隔离沟槽包括：形成延伸至衬底中第一距离的第一沟槽部分，以及形成延伸至衬底中第二距离的第二沟槽部分。第二距离短于第一距离。以及形成位于隔离沟槽内的隔离结构。

本申请的实施例提供了用于半导体器件的隔离结构。

附图说明

当结合附图进行阅读时，从以下详细描述可以最佳理解本发明的各个方面。

图1A示出了根据一些实施例的具有隔离结构的半导体器件的轴测图；

图1B-图1E示出了根据一些实施例的具有隔离结构的半导体器件的俯视图和截面图；

图1F-1I示出了根据一些实施例的具有隔离结构的半导体器件的俯视图和截面图；

图1J-1M示出了根据一些实施例的具有隔离结构的半导体器件的俯视图和截面图；

图2是根据一些实施例的用于制造具有隔离结构的半导体器件的方法的流程图；

图3A-图10D和图7E-图7J示出了根据一些实施例的具有隔离结构的半导体器件在其制造工艺的各个阶段的截面图。

现在将参考附图描述说明性实施例。在附图中，相似的附图标记通常表示相同、功能相似、和/或结构相似的元件。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。

为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

应当注意的是，说明书中对“一个实施例”、“一个实施例”、“一个示例性实施例”、“示例性”等的引用，指示了所描述的实施例可以包括特定的部件、结构、或者特性，但是每个实施例不是一定包括特定的特部件、结构、或者特性。而且，这样的短语不一定指代相同的实施例。另外，当结合实施例描述特定的部件、结构、或者特性时，无论是否明确描述，结合其他实施例来实现这种部件、结构、或者特性都在本领域技术人员的知识范围内。

应当理解的是，本文的措词或者术语是出于描述而非限制的目的，从而本说明书的术语或者措词将由相关(一些)领域的技术人员根据本文的教导进行解释。

如本文所使用的，术语“蚀刻选择性”是指在相同蚀刻条件下两种不同材料的蚀刻速率的比值。

如本文所使用的，术语“高k”是指高介电常数。在半导体器件结构和制造工艺领域中，高k是指大于SiO

如本文所使用的，术语“低k”是指低介电常数。在半导体器件结构和制造工艺领域中，低k是指小于SiO

如本文所使用的，术语“p型”限定为掺杂有诸如硼的p型掺杂剂的结构、层、和/或区域。

如本文所使用的，术语“n型”限定为掺杂有诸如磷的n型掺杂剂的结构、层、和/或区域。

如本文所使用的，术语“导电的”是指导电结构、层、和/或区域。

如本文所使用的，术语“栅极间距”是指相邻栅极结构之间的距离与相邻栅极结构之一的栅极长度的总和。

在一些实施例中，术语“约”和“基本上”可以指示给定数量的值，该给定数量的值在该值的5％内变化(例如该值的±1％、±2％、±3％、±4％、、±5％)。这些值仅是示例，并不旨在进行限制。应当理解的是，术语“大约”和“基本上”可以指的是如相关(一些)领域的技术人员根据本文的教导所解释的给定数量的值的百分比。

本文公开的鳍部结构可以通过任何合适的方法来图案化。例如，可以使用一种或者多种包括双重图案化工艺或者多重图案化工艺的光刻工艺来图案化鳍部结构。通常，双重图案化工艺或者多重图案化工艺将光刻和自对准工艺相结合，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一些实施例中，牺牲层形成在衬底上方并且使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用所剩的间隔件来图案化鳍部结构。

finFET中的栅极结构可以在两个或者多个finFET上方延伸。例如，栅极结构可以形成为延伸横跨finFET的有源区(例如鳍部区)的长栅极结构。一旦形成了栅极结构，图案化工艺就可以根据所需的结构将一个或者多个长栅极结构“切割”成较短的部分。换句话说，图案化工艺可以去除一个或者多个长栅极结构的冗余栅极部分，以在finFET之间形成一个或者多个隔离沟槽(也称为“金属切口”)，并且将长栅极结构分隔成较短的部分。该工艺称为切割金属栅极(CMG)工艺。随后，在长栅极结构的分隔开的部分之间形成的隔离沟槽可以用介电材料来填充，以形成隔离结构。隔离结构可以将间隔开的栅极结构部分电隔离。

随着半导体技术中尺寸的缩小，栅极结构的纵横比增加，导致CMG工艺的复杂性增加。例如，栅极结构的高纵横比使得从隔离沟槽的底部和/或角部处去除冗余栅极部分具有挑战性。隔离沟槽中任何残留栅极部分的存在都会阻碍随后形成的隔离结构对分隔开的栅极结构部分进行电隔离。

本发明提供了用于改善器件制造工艺的控制的半导体器件中的示例性隔离结构，以及用于其制造的示例性方法。在一些实施例中，隔离结构可以通过所具有的纵横比小于一个或者多个栅极结构的纵横比和/或水平尺寸(例如沿着X轴和/或Y轴)大于栅极结构的栅极间距的隔离沟槽的介电填充来形成。这样的隔离沟槽可以通过从相邻的栅极结构去除两个或者多个冗余栅极部分、并且通过去除位于相邻的栅极结构之间的介电层(例如栅极间隔件、蚀刻停止层、和层间介电(ILD)层)来形成。隔离沟槽的较小的纵横比有助于利用简化的蚀刻工艺、就所需的操作次数而言、有效地从难以蚀刻的位置(例如隔离沟槽的角部和/或底部)去除冗余的栅极部分，这进而降低了器件制造成本。这样的隔离沟槽还有助于以较快的沉积速率有效地填充难以填充的位置，例如隔离沟槽的角部和/或底部，这进而减少了总体工艺时间和器件制造成本。因此，相比于隔离结构与栅极结构具有相似的纵横比和/或水平尺寸，当隔离结构比栅极结构具有更小的纵横比时，可以形成为具有更好的CMG工艺的控制。

通过使用单个隔离结构同时切割多个长栅极结构，可以进一步改善器件制造工艺的控制。利用单个隔离结构同时切割多个长栅极结构的工艺可以消除关系到切割具有较小隔离结构(例如沿着X轴的长度小于栅极间距)的单个栅极结构的与CMG工艺相关的可变性以及与CMG工艺相关的复杂性。减少横跨半导体器件的finFET的与工艺相关的可变性以及与工艺相关的复杂性，可以减少横跨finFET的性能可变性和器件制造成本。

另外，隔离结构可以延伸至衬底中，并且在finFET下方的p阱区和n阱区之间提供电隔离。而且，隔离结构可以在S/D接触结构的形成期间用作蚀刻停止层，以控制S/D接触结构的高度。如果高度大于约20nm，则S/D接触结构可能与相邻的栅极结构形成寄生电容器，这进而在finFET中产生不希望的寄生电容。寄生电容会不利地影响器件性能，例如不利地影响finFET的阈值电压。因此，通过使用隔离结构，可以进一步改善finFET制造工艺的控制。

根据一些实施例，参考图1A-图1M描述具有finFET101-102的半导体器件100。图1A示出了根据一些实施例的半导体器件100的轴测图。半导体器件100可以具有根据各种实施例的如图1B-图1M所示的不同的俯视图和截面图。虽然参考图1A-图1M讨论了两个finFET，但是半导体器件100可以具有任何数量的finFET。FinFET101-102可以是n型、p型、或其组合。除非另有说明，否则具有相同注释的finFET101-102的元件的讨论适用于彼此。

参考图1A，finFET101-102可以形成在衬底106上。衬底106可以是半导体材料，例如硅、锗(Ge)、硅锗(SiGe)、绝缘体上硅(SOI)结构、及其组合。另外，衬底106可以掺杂有p型掺杂剂(例如硼、铟、铝、或者镓)或者n型掺杂剂(例如磷或者砷)。在一些实施例中，当finFET101-102具有不同的导电类型时，衬底106可以包括n阱区和p阱区(未示出)。例如，p型finFET101可以形成在衬底106的n阱区上，而n型finFET102可以形成在衬底106的p阱区上。

FinFET101可以包括沿着X轴延伸的鳍部结构107，和设置在鳍部结构107上的沿着Y轴延伸的栅极结构112B-112C。类似地，finFET102可以包括沿着X轴延伸的鳍部结构109，和设置在鳍部结构108上的沿着Y轴延伸的栅极结构112D-112E。在一些实施例中，除了独立控制的栅极结构112B-112E之外，finFET101-102还可以包括设置在鳍部结构107-108两者上的公共栅极结构112A和112F。鳍部结构107-108可以通过诸如蚀刻停止层(ESL)116、层间介电(ILD)层118、和浅沟槽隔离(STI)区120的介电结构彼此电隔离。ESL116、ILD层118、和STI区120可以包括介电材料，例如氧化硅、氮化硅、氧化硅锗、及其组合。栅极结构112A-112F可以通过栅极间隔件114、ESL116、和ILD层118彼此电隔离。栅极间隔件114可以包括绝缘材料，例如氧化硅、氮化硅、氧氮化硅、低k材料、及其组合。

在一些实施例中，除了栅极间隔件114、ESL116、和ILD层118之外，可以通过隔离结构104将栅极结构112B-112C与栅极结构112D-112E电隔离，以向每个FET101-102提供独立控制的栅极结构。可以在CMG工艺中形成隔离结构104(在下文中进一步详细描述)，以将在鳍部结构107-108上形成的长栅极结构(例如沿着Y轴)切割成较短的栅极结构，例如栅极结构112B-112E。与其他一次性形成较短栅极结构的finFET制造方法相比，这种形成较短栅极结构的做法可以提供更好的finFET制造工艺的控制。通过相同的原始栅极结构形成较短的栅极结构可以消除关系到形成多个类似栅极结构112B-112E的较短的栅极结构的与工艺相关的可变性(例如在图案化、层沉积、平坦化等期间)。

通过使用隔离结构104以同时切割多个长栅结构，可以进一步改善finFET制造工艺的控制。例如，如图1A所示，沿着X轴所具有的长度大于栅极间距的隔离结构104可以同时将两个长栅极结构切割成四个较短的栅极结构112B-112E。虽然隔离结构104示出为切割两个长栅极结构，但是隔离结构104可以沿着X轴延伸为将两个以上的栅极结构(例如切割栅极结构112A和/或112F)切割成finFET101-102的较短的栅极结构。用隔离结构同时切割多个长栅极结构的工艺可以消除关系到切割具有较小隔离结构(例如沿着X轴的长度小于栅极间距)的单个栅极结构的与CMG工艺相关的可变性以及与CMG工艺相关的复杂性。减小横跨finFET101-102的与工艺相关的可变性以及与工艺相关的复杂性，可以减小横跨finFET101-102的性能可变性和器件制造成本。虽然讨论了一个隔离结构104，但是半导体器件100可以具有任何数量的隔离结构。

图1B示出了在鳍部结构107-108上没有ILD层118和ESL116、从而可以看到鳍部结构107-108的半导体器件100的俯视图。图1C-图1E示出了沿着图1B的线A-A、B-B、和C-C的截面图。

参考图1A-图1E，鳍部结构107-108可以包括鳍部区107A-108A和设置在各个鳍部区107A-108A上的外延区107B-108B。与栅极结构112A-112F下面的鳍部区107A-108A的部分相比，外延区107B-108B下面的鳍部区107A-108A的部分可以凹进在STI区120内。鳍部区107A-108A可以包括类似于衬底106的材料，并且可以通过图案化和蚀刻衬底106来形成。在一些实施例中，鳍部区107A-108A可以包括不同于衬底106的半导体材料，并且可以通过图案化和蚀刻在衬底106上生长的外延层来形成。在一些实施例中，鳍部区107A-108A可以具有具有晶体微结构(例如，非晶态或者非多晶微结构)的半导体材料。

外延区107B-108B形成在各个鳍部区107A-108A的未由栅极结构112A-112F覆盖的部分上。外延区107B-108B可以是各个finFET101-102的源极/漏极(S/D)区，并且可以包括彼此相似或者彼此不同的外延生长的半导体材料。在一些实施例中，外延生长的半导体材料可以包括与衬底106的材料相同或者不同的材料。根据finFET101-102的导电类型，外延区107B-108B可以包括(i)用于p型finFET101-102的硼(B)掺杂的SiGe、B掺杂的Ge、或者B掺杂的锗锡(GeSn)；以及(ii)用于n型finFET101-102的碳掺杂的Si(Si：C)、磷掺杂的Si(Si：P)、或者砷掺杂的Si(Si：As)。另外，外延区107B-108B可以包括具有不同掺杂剂浓度和/或不同材料组成的多层(例如两层、三层、或者多层)。

栅极结构112A-112F通过栅极间隔件114与外延区107B-108B隔离。栅极结构112A-112F可以是多层结构。为简单起见，未示出栅极结构112A-112F的不同层。栅极结构112A-112F中的每一者可以包括界面氧化物(IO)层、位于IO层上的高k栅极介电层、位于高k介电层上的功函金属(WFM)层、以及位于WFM层上的栅极金属填充层。IO层可以包括氧化硅(SiO

参考图1B-图1E，隔离结构104可以形成为所具有的纵横比小于每个栅极结构112A-112F的纵横比，或者小于两个或者多个栅极结构112A-112F的组合纵横比，以改善如以上所讨论的CMG工艺的控制。为了实现较小的纵横比，隔离结构104可以形成为沿着X轴所具有的长度L1至少等于或者大于栅极结构112A-112F的栅极间距(例如图1B所示的GP)，并且沿着Z轴的高度H1(或者H2)大于栅极结构112A-112F的栅极高度(例如图1C所示的GH)。另外，隔离结构104所具有的沿着Y轴的宽度W1可以小于鳍部间距(例如图1B所示的FP)。栅极间距限定为相邻栅极结构之间的沿着X轴的距离与相邻栅极结构之一的栅极长度(例如图1B所示的GL)的总和。鳍部间距限定为相邻鳍部结构之间的沿着Y轴的距离与相邻鳍结构之一的沿着Y轴的鳍部宽度的总和。隔离结构104的纵横比限定为其长度L1与其高度H1或者H2的比值。每个栅极结构112A-112F的纵横比限定为其栅极长度GL与其栅极高度GH的比值。

隔离结构104的隔离部分104A-104B可以在半导体器件100的不同区域处具有不同的高度(例如图1C中所示的高度H1-H2)。在一些实施例中，栅极结构112B和112D之间以及栅极结构112C和112E之间的隔离部分104A延伸至衬底106中，而隔离部分104B延伸至STI区120中，并且没有延伸至衬底106中，如图1C-图1E所示。在一些实施例中，隔离部分104A-104B都可以延伸至衬底106(未示出)中，但是隔离部分104A可以比隔离部分104B更深地延伸至衬底106中。各个隔离部分104A-104B的不同高度H1-H2是在下面进一步详细描述的隔离结构104的形成中使用的蚀刻工艺的结果。在衬底106中沿着的隔离部分104A的X轴的水平尺寸可以对应于栅极结构112B-112E的栅极长度。在STI区120中沿着隔离部分104B的X轴的水平尺寸可以对应于栅极结构112B-112C或者112D-112E之间的距离。

在一些实施例中，高度H1可以大于高度H2约65nm至约250nm。隔离部分104A可以延伸至衬底106中位于STI表面120b下方约5nm至约250nm的距离D1。隔离部分104B的底面可以是(i)位于STI表面120b之上约10nm至约60nm的距离D2，(ii)位于STI表面120b下方约10nm的距离(未示出)，或者(iii)在STI表面120b处。隔离结构104可以具有约80nm至约140nm的范围的长度L1。隔离结构104的这些尺寸范围提供了用于在介电填充工艺用以形成隔离结构104之前有效去除冗余栅极部分的纵横比，这将在下面详细描述。如果长度L1短于80nm、距离D1短于5nm、和/或距离D2在STI表面120b之上大于60nm，则隔离结构104的纵横比可能不足以有效地去除冗余栅极。另一方面，如果长度L1大于140nm、距离D1大于250nm、和/或距离D2在STI表面120b下方大于10nm，则用以形成隔离结构104的工艺时间(例如蚀刻和介电填充时间)增加，这增加了器件制造成本。

另外，当分别在finfet101和102下面的衬底106的部分中形成p-阱区和n-阱区时，延伸至衬底106中距离D1的隔离部分104A的区域可以提供p-阱区和n-阱区之间的电隔离(如图1D所示)。因此，如果距离D1短于5nm，则在p阱区和n阱区之间可能存在泄漏。虽然图1D分别示出了finFET101和102中的p阱区和n阱区，但是finFET101-102可以都具有n阱区或者p阱区(未示出)，或者可以不具有任何阱区。

在一些实施例中，隔离结构104的侧面和底面可以具有如图1C-图1E中用虚线所示的轮廓，而不是图1C-1E中所示的直的实线。图1C-1E中用虚线示出的锥形的侧面和/或弯曲的底面可以归因于在下面进一步详细描述的隔离结构104的形成中所使用的蚀刻工艺。在一些实施例中，隔离结构104可以包括一种或者多种介电材料，例如氮化硅、氧化硅、碳氧化硅、及其组合。

图1F示出了当存在S/D接触结构122时，半导体器件100的俯视图。图1G-1I示出了沿着图1F的线D-D、E-E、和F-F的截面图。除非另有说明，否则在图1B-图1I中具有相同注释的元件的讨论适用于彼此。

在一些实施例中，S/D接触结构122可以形成为横跨鳍部结构107-108，以将外延区107B-108B电连接至finFET101-102和/或集成电路(未示出)的其他元件。S/D接触结构122可以包括导电材料，例如钌(Ru)、铱(Ir)、镍(Ni)、锇(Os)、铑(Rh)、铝(Al)、钼(Mo)、钨(W)、钴(Co)、和铜(Cu)。

在一些实施例中，位于隔离结构上的S/D接触结构122的部分可以沿着Z轴具有高度H3，而位于外延区107B-108B上的S/D接触结构122的部分可以沿着Z轴具有高度H4，其中高度H3大于高度H4，或者高度H3基本等于高度H4。在一些实施例中，高度H3-H4可以在约5nm至约20nm的范围。如果高度H3-H4小于5nm，则S/D接触结构122中的导电材料可能太薄，不足以使S/D接触结构122具有足够的导电率。另一方面，如果高度H3大于20nm，则S/D接触结构122可能与栅极结构112B-112F形成寄生电容器，这进而在finFET101-102中产生不期望的寄生电容。寄生电容会不利地影响器件性能，例如不利地影响finFET101-102的阈值电压。

为了控制S/D接触结构122的高度H3，隔离结构104可以在S/D接触结构122的形成期间用作蚀刻停止层，这将在下面进一步详细讨论。作为蚀刻停止层，当在用导电材料填充接触开口以形成S/D接触结构122之前形成接触开口时，隔离结构104可以防止鳍部结构107-108之间的ILD层118的过度蚀刻。因此，通过使用隔离结构104，可以进一步改善finFET制造工艺的控制。

图1J示出了当存在S/D接触结构122和122*时的半导体器件100的俯视图。图1L-1M示出了沿着图1J的线G-G、H-H、和I-I的截面图。除非另有说明，否则在图1B-图1M中具有相同注释的元件的讨论适用于彼此。除非另有说明，否则S/D接触结构122和122*的讨论适用于彼此。除非另有说明，否则在图1A-图1I中隔离结构104的讨论适用于在图1J-图1M中隔离结构104**的讨论。

隔离结构104**可以通过沿着X轴延伸隔离结构104由隔离部分104C来形成，如图1K所示。通过去除在隔离结构104与栅极结构112A和112F之间的ESL116、ILD层118、和STI120的部分，来形成隔离部分104C。类似于隔离部分104B，隔离部分104C可以用作蚀刻停止层，用于在S/D接触结构122*的形成中进行工艺的控制。

图2是根据一些实施例的用于制造半导体器件100的示例性方法200的流程图。为了说明的目的，将参考图3A-图10D和图7E-图7J来描述图2所示的操作。图3A-10A是根据一些实施例的在制造半导体器件100的各个阶段的俯视图。图3B-图10B、图3C-图10C、和图3D-图10D是根据一些实施例的在制造半导体器件100的各个阶段的沿着图3A-图10A的各个线D-D、E-E、和F-F的截面图。根据特定的应用，可以按照不同的顺序实施操作，或者不实施操作。应当注意的是，方法200可能不能生产完整的半导体器件100。因此，应当理解的是，可以在方法200之前、期间、和之后提供另外的工艺，并且本文可以仅简要描述一些其他工艺。以上描述了与图1A-图1M中的元素具有相同的注释的图3A-图10D和图7E-图7J中的元素。

在操作205中，形成finFET的鳍部结构和栅极结构。例如，如图3A-图3D所示，具有鳍部区107A-108A和外延区107B-108B的鳍部结构107-108可以形成在衬底106上，并且栅极结构112A、112BD、112CE、和112F可以形成在鳍部区107A-108A上。栅极结构112BD-112CE将在后续工艺中切割成形成栅极结构112B-112E和隔离结构104。鳍部结构107-108的形成可以包括以下的顺序操作：(i)图案化衬底106，以形成鳍部区107A-108A，(ii)在鳍部区107A-108B的一部分上形成多晶硅栅极结构(未显示)，该多晶硅栅极结构将具有在后续工艺中形成的栅极结构112BD、112CE、112A、和112F，(iii)回蚀鳍部区107A-108A的未由多晶硅栅极结构覆盖的部分，(iv)在回蚀的鳍部区107A-108A上形成外延区107B-108B，以及(v)用栅极结构112A、112BD、112CE、和112F替代多晶硅栅极结构。

参考图2，在操作210中，横跨至少两个栅极结构形成隔离沟槽。例如，如参考4A-图6D所描述的，可以横跨栅极结构112BD和112CE形成隔离沟槽604。隔离沟槽604的形成可以包括以下的顺序操作：(i)图案化位于图3A-3D的结构上掩模层424，以形成开口424*，以及(ii)通过开口424*蚀刻栅极结构112BD-112CE的冗余栅极部分112*和冗余介电部分。冗余介电部分包括位于冗余栅极部分112*的侧壁上的栅极间隔件114和ESL116的部分，以及位于冗余栅极部分112*之间的ILD层118的部分。

在一些实施例中，掩膜层424是光刻胶材料，其旋涂在图3A-图3D的结构上，然后进行图案化，以形成开口424*。在一些实施例中，掩模层424是氮化硅层，或者可以用作蚀刻掩模并且防止图3A-3D的结构的掩蔽区被蚀刻的任何其他合适的材料。开口424*暴露出冗余栅极部分112*和在随后的工艺中去除以形成隔离沟槽604的冗余介电部分。在一些实施例中，开口424*可以沿着X轴进一步延伸以暴露冗余栅极部分112*与栅极结构112A和112B之间的ILD层118的部分，以形成更长的隔离沟槽604，并且因此形成类似于隔离结构104**(以上参考图1K所讨论的)的更长的隔离结构。

通过开口424*去除暴露的结构的蚀刻工艺可以包括周期工艺，其中每个周期包括两次蚀刻操作。第一蚀刻操作可以包括使用第一蚀刻剂的干蚀刻工艺，该蚀刻剂对于ILD层118的材料(例如SiO

蚀刻工艺的第一周期可以从第一蚀刻操作或者第二蚀刻操作开始。在一些实施例中，第一周期可以通过实施第一蚀刻操作以形成图4B-图4D的开口424*而开始，其中暴露的冗余介电部分比冗余栅极部分112*蚀刻得更深。第一蚀刻操作之后可以是在图4A-图4D的结构上的第二蚀刻操作，用以形成图5A-图5D的开口525，其中冗余栅极部分112*比冗余介电部分蚀刻得更深。重复该蚀刻工艺的周期，直至蚀刻至已蚀刻的冗余栅极部分112*和冗余介电部分下面的STI区120和衬底106，以形成隔离沟槽104*，如图6A-图6D所示。隔离沟槽104*将两个栅极结构112BD-112CE切割成四个栅极结构112B-112F，如图6A所示。

隔离沟槽104*的沟槽部分104A*-104B*具有不同的高度H1-H2。如图6B-图6D所示，对应于已蚀刻的冗余栅极部分112*的沟槽部分104A*延伸至衬底106中，而对应于已蚀刻的冗余介电部分的沟槽部分104B*延伸至STI区120中但是未延伸至衬底106中。在一些实施例中，沟槽部分104A*-104B*可以都延伸至衬底106中(未示出)，但是沟槽部分104A*可以比沟槽部分104B*更深地延伸至衬底106中。各个沟槽部分104A*-104B*的不同高度H1-H2可以归因于ILD层118和冗余栅极部分112*的材料的不同蚀刻速率。冗余栅极部分112*的金属材料比ILD层118的材料具有更高的蚀刻速率，因此，沟槽部分104A*可以比沟槽部分104B*更深地蚀刻至衬底106中。沿着衬底106中的沟槽部分104A*的X轴的水平尺寸可以对应于栅极结构112BD-112CE的栅极长度，而沿着STI区120中的沟槽部分104B*的X轴的水平尺寸可以对应于栅极结构112BD-112CE之间的距离。

在一些实施例中，高度H1可以大于高度H2约65nm至约250nm。沟槽部分104A*可以在STI表面120b下方延伸至衬底106中约5nm至约250nm的距离D1。沟槽部分104A*沿X轴的宽度取决于冗余栅极部分112*的栅极长度。在一些实施例中，宽度可以大于或者小于栅极长度约10nm至约40nm，或者可以是约15nm。沟槽部分104B*的底面可以是(i)位于STI表面120b之上约10nm至约60nm的距离D2，(ii)位于STI表面120b下方约10nm的距离(未示出)，或者(iii)在STI表面120b处。隔离沟槽104*可以具有约80nm至约140nm的范围的长度L1。

隔离沟槽104*的这些尺寸范围提供了用于有效去除冗余栅极部分112*、而不会在隔离沟槽104*中留下任何栅极材料残留的纵横比。如果长度L1小于约80nm、距离D1短于约5nm、和/或距离D2在STI表面120b之上大于约60nm，则隔离沟槽104*的纵横比可能不足以有效去除冗余栅极部分112*。另一方面，如果长度L1大于约140nm、距离D1大于约250nm、和/或距离D2在STI表面120b下方大于约10nm，则蚀刻工艺时间增加，这增加了器件制造成本。

在一些实施例中，隔离沟槽104*的侧面和底面可以具有如图6B-图6D中用虚线所示的轮廓，而不是图6B-6D中所示的直的实线。图6B-图6D中用虚线示出的锥形的侧面和/或弯曲的底面可以归因于蚀刻工艺。

参考图2，在操作215中，用介电材料填充隔离沟槽，以形成隔离结构。例如，如图7A-图7D所示，隔离沟槽104*可以填充有介电材料，以形成隔离结构104。在一些实施例中，隔离沟槽104*的电介质填充可以包括将介电材料自底向上沉积至隔离沟槽104*中，然后用化学机械抛光(CMP)工艺使得隔离结构104、ILD层118、以及栅极结构112A和112F的顶面基本共面，如图7B-图7D所示。在一些实施例中，电介质填充工艺可以包括ALD工艺，其将介电材料基本上共形地沉积(图7E-图7G所示)至隔离沟槽104*中，直至介电材料填充隔离沟槽104*，以形成图7A-图7D的隔离结构104。ALD工艺之后可以进行CMP工艺，以基本上共面化隔离结构104、ILD层118、以及栅极结构112A和112F的顶面，如图7B-图7D所示。在一些实施例中，两种不同介电材料的双层105A-105B可以基本保形地沉积至隔离沟槽104*中，以形成隔离结构104，如图7H-图7J所示。

参考图2，在操作220中，S/D接触结构形成为横跨鳍部结构和隔离结构。例如，S/D接触结构122可以形成为横跨鳍部结构107-108和隔离结构104，如参考图8A-图10D所描述的。S/D接触结构122的形成可以包括以下的顺序操作：(i)图案化位于图7A-图7D的结构上的掩模层826，以形成开口826*，如图8A-图8B和图8D所示，(ii)实施第一蚀刻工艺，以回蚀通过开口826*暴露的隔离结构104的部分，以在隔离结构104中形成腔828(图8B和8D所示)，(iii)实施第二蚀刻工艺，以蚀刻通过开口826*暴露的ILD层118和ESL116的部分，以形成S/D接触开口122*，如图9A-图9B和图9D所示，以及(iv)用导电材料填充S/D接触开口122*，以形成S/D接触结构122，如图10A-图10D所示。

在一些实施例中，掩模层826是光刻胶材料，其旋涂在图7A-图7D的结构上，然后进行图案化，以形成开口826*。在一些实施例中，掩模层424是氮化硅层，或者可以用作蚀刻掩模并且防止图7A-图7D的结构的掩蔽区被蚀刻的任何其他合适的材料。

第一蚀刻工艺可以包括使用第一蚀刻剂的干蚀刻工艺，该第一蚀刻剂对于隔离结构104的介电材料(例如SiN)比对于ILD层118的材料(例如SiO

本发明提供了用于改善器件制造工艺的控制的位于finFET(例如finFET101-102)之间的示例性隔离结构(例如隔离结构104)，以及用于其制造的示例性方法。在一些实施例中，隔离结构可以通过所具有的纵横比小于栅极结构的纵横比和/或水平尺寸(例如沿着X轴和/或Y轴)大于栅极结构的栅极间距的隔离沟槽(例如，隔离沟槽104*)的介电填充来形成。这样的隔离沟槽可以通过从相邻的栅极结构去除两个或者更多个冗余栅极部分(例如冗余栅极部分112*)、并且通过去除冗余栅极部分之间的冗余介电层来形成。隔离沟槽的较小的纵横比有助于通过简化的蚀刻工艺、就所需的操作次数而言、有效地从难以蚀刻的位置(例如隔离沟槽的角部和/或底部)去除冗余的栅极部分，这进而降低了器件制造成本。因此，相比于隔离结构与栅极结构具有相似的纵横比和/或水平尺寸，当隔离结构比栅极结构具有更小的纵横比时，可以形成为具有更好的CMG工艺的控制。

通过使用单个隔离结构同时切割多个长栅极结构(例如栅结构112BD-112CE)，可以进一步改善器件制造工艺的控制。用隔离结构同时切割多个长栅极结构的工艺可以消除关系到切割具有较小隔离结构(例如沿着X轴的长度小于栅极间距)的单个栅极结构的与CMG工艺相关的可变性以及与CMG工艺相关的复杂性。减少横跨finFET(例如finFET101-102)的与工艺相关的可变性以及与工艺相关的复杂性，可以减少横跨finFET的性能可变性和器件制造成本。

另外，隔离结构可以延伸至衬底106中，并且在finFET下方的p阱区和n阱区之间提供电隔离。而且，隔离结构可以在S/D接触结构(例如，S/D接触结构122)的形成期间用作蚀刻停止层，以控制S/D接触结构的高度，并且防止与相邻栅极结构形成不希望的寄生电容器。因此，通过使用隔离结构，可以进一步改善finFET制造工艺的控制。

在一些实施例中，半导体器件包括：衬底；第一鳍部结构和第二鳍部结构，设置在衬底上；第一对栅极结构，设置在第一鳍部结构上；以及第二对栅极结构，设置在第二鳍部结构上。第一对栅极结构的第一端面面对第二对栅极结构的第二端面。第一对栅极结构的第一端面与隔离结构的第一侧壁物理接触，第二对栅极结构的第二端面与隔离结构的第二侧壁物理接触。半导体器件还包括：隔离结构，介入第一对栅极结构和第二对栅极结构之间。隔离结构的纵横比小于第一对栅极结构的组合纵横比。在一些实施例中，隔离结构包括：第一隔离部分，延伸至衬底中；以及第二隔离部分，与衬底间隔开，并且延伸至设置在衬底上的浅沟槽隔离区。在一些实施例中，隔离结构包括：第一隔离部分，延伸至衬底中第一距离；以及第二隔离部分，延伸至衬底中第二距离，其中，第二距离短于第一距离。在一些实施例中，隔离结构包括：第一隔离部分，在衬底的顶面下方延伸；以及第二隔离部分，具有设置在衬底的顶面上的底面。在一些实施例中，隔离结构包括：第一隔离部分，具有第一垂直尺寸；以及第二隔离部分，具有小于第一垂直尺寸的第二垂直尺寸。在一些实施例中，隔离结构包括：第一隔离部分，延伸至衬底中，并且具有基本等于与第一对栅极结构相关的栅极长度的水平尺寸；以及第二隔离部分，延伸至衬底上的浅沟槽隔离区中，并且具有基本等于第一对栅极结构的栅极结构之间的距离的水平尺寸。在一些实施例中，隔离结构具有大于第一对栅极结构的栅极间距的水平尺寸。在一些实施例中，还包括：位于衬底中的p型阱区和n型阱区，其中，隔离结构配置成将p型阱区和n型阱区彼此电隔离。

在一些实施例中，半导体器件包括：衬底；第一鳍部结构和第二鳍部结构，设置在衬底上。第一鳍部结构和第二鳍部结构分别包括第一外延区和第二外延区。半导体器件还包括：第一对栅极结构，设置在第一鳍部结构上；以及第二对栅极结构，设置在第二鳍部结构上。第一对栅极结构的第一端面面对第二对栅极结构的第二端面。第一外延区介入第一对栅极结构的第一侧壁之间，第二外延区介入第二对栅极结构的第二侧壁之间。半导体器件还包括：隔离结构，介入第一对栅极结构的第一端面与第二对栅极结构的第二端面之间、以及第一鳍部结构与第二鳍部结构之间；以及接触结构，设置在第一外延区和第二外延区以及隔离结构上。隔离结构的纵横比小于第一对栅极结构的组合纵横比。在一些实施例中，接触结构的一部分嵌入隔离结构中。在一些实施例中，隔离结构上的接触结构的第一部分比第一外延区上的接触结构的第二部分具有更大的垂直尺寸。在一些实施例中，隔离结构包括：第一隔离部分，具有第一垂直尺寸；以及第二隔离部分，具有小于第一垂直尺寸的第二垂直尺寸。在一些实施例中，隔离结构包括：第一隔离部分，延伸至衬底中第一距离；以及第二隔离部分，延伸至衬底中第二距离，其中，第二距离短于第一距离。在一些实施例中，隔离结构包括氮化物材料。

在一些实施例中，一种方法，包括：在设置在衬底上的第一鳍部结构和第二鳍部结构上形成第一栅极结构和第二栅极结构；形成横跨第一栅极结构和第二栅极结构的隔离沟槽；以及形成位于隔离沟槽内的隔离结构。隔离沟槽将第一栅极结构划分为彼此电隔离的第一对栅极结构，并且将第二栅极结构划分为彼此电隔离的第二对栅极结构。形成隔离沟槽包括：形成延伸至衬底中第一距离的第一沟槽部分，以及形成延伸至衬底中第二距离的第二沟槽部分。第二距离短于第一距离。以及形成位于隔离沟槽内的隔离结构。在一些实施例中，形成隔离沟槽包括：以第一蚀刻速率分别蚀刻第一栅极结构和第二栅极结构的第一栅极部分和第二栅极部分；以及以慢于第一蚀刻速率的第二蚀刻速率蚀刻位于所述第一栅极部分和第二栅极部分之间的介电层。在一些实施例中，形成隔离沟槽包括：用基于氟的蚀刻剂气体分别蚀刻第一栅极结构和第二栅极结构的第一栅极部分和第二栅极部分；以及用基于氯的蚀刻剂气体蚀刻位于第一栅极部分和第二栅极部分之间的介电层。在一些实施例中，形成隔离沟槽包括周期蚀刻工艺，其中，周期蚀刻工艺的每个周期包括：用基于氟的蚀刻剂气体以第一蚀刻速率、分别在第一栅极结构和第二栅极结构的第一栅极部分和第二栅极部分上实施第一蚀刻工艺；以及用基于氯的蚀刻剂气体以慢于第一蚀刻速率的第二蚀刻速率、在第一栅极部分和第二栅极部分之间的介电层上实施第二蚀刻工艺。在一些实施例中，形成隔离结构包括在隔离沟槽内沉积介电材料。在一些实施例中，还包括：形成位于隔离结构以及第一鳍部结构和第二鳍部结构上的接触结构，其中，接触结构的一部分嵌入隔离结构中。

前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。