半导体装置及其制造方法

技术领域

本发明涉及具有绝缘栅构造的开关元件的半导体装置，特别涉及容易进行开关元件的栅极电极用的内置栅极电阻值的调整的半导体装置及其制造方法。

背景技术

近年来，作为电力用半导体元件，采用IGBT、MOSFET等绝缘栅构造的开关元件。为了对该开关元件的通断速度进行控制，集成于芯片之上的电阻元件有时被用作开关元件的栅极电极用的内置栅极电阻。

例如，在专利文献1中提出了如下构造，即，通过形成沟槽型内置栅极电阻作为栅极电极用的内置栅极电阻，从而对栅极电流密度进行抑制，并且减少俯视观察时的内置栅极电阻的面积。

专利文献1：日本特开2013-062523号公报

但是，在专利文献1等所公开的现有构造中通常是通过多晶硅配线将沟槽型内置栅极电阻、在单元部内形成的开关元件的栅极电极连接。此外，栅极电极呈沟槽栅极构造。

因此，为了对栅极电极的电阻值进行控制，需要对沟槽、多晶硅配线、接触部这样的多个图案进行变更，存在难以进行电阻值的调整这样的问题。原因在于，需要与多个图案对应地准备多个掩模。此外，沟槽型内置栅极电阻和开关元件的沟槽栅极与沟槽相当。

并且，在现有的构造中，由于在内置栅极电阻区域的周边具有膜厚比较厚的热氧化膜，因此还存在容易对内置栅极电阻区域施加应力这样的问题。此外，热氧化膜被用作场氧化膜、LOCOS。

发明内容

本发明就是为了解决上述那样的问题而提出的，其目的在于，得到具有与开关元件的栅极电极电连接且容易进行电阻值的调整的内置栅极电阻区域的半导体装置。

本发明的半导体装置包含绝缘栅构造的开关元件，其中，所述开关元件设置于第1导电型的半导体基板，该半导体装置具有：栅极配线，其隔着层间绝缘膜设置于所述半导体基板之上，与所述开关元件的栅极电极电连接；栅极焊盘，其隔着所述层间绝缘膜设置于所述半导体基板之上，该栅极焊盘具有表面露出的电连接区域；以及内置栅极电阻区域，其将所述栅极配线和所述栅极焊盘电连接，所述内置栅极电阻区域包含并联连接于所述栅极配线及所述栅极焊盘之间的N(N≥2)个局部内置栅极电阻区域，所述N个局部内置栅极电阻区域各自包含并联连接于所述栅极配线及所述栅极焊盘之间的M(M≥2)个内置栅极电阻沟槽，所述栅极配线具有在俯视观察时与所述M个内置栅极电阻沟槽重叠的配线侧接触区域，所述栅极焊盘具有在俯视观察时与所述M个内置栅极电阻沟槽重叠的焊盘侧接触区域，所述M个内置栅极电阻沟槽各自埋入至所述半导体基板内，所述M个内置栅极电阻沟槽中的K(M≥K≥2)个作为实际使用内置栅极电阻沟槽起作用，K个实际使用内置栅极电阻沟槽各自经由以将所述层间绝缘膜贯穿的方式设置的配线用接触部与所述栅极配线的所述配线侧接触区域电连接，K个实际使用内置栅极电阻沟槽各自经由以将所述层间绝缘膜贯穿的方式设置的焊盘用接触部与所述栅极焊盘的所述焊盘侧接触区域电连接，在所述K个实际使用内置栅极电阻沟槽的每一者处，在所述配线用接触部和所述焊盘用接触部之间设置栅极电流路径，所述栅极电流路径中的所述配线用接触部和所述焊盘用接触部之间的距离被规定为接触部间距离。

发明的效果

就本发明的半导体装置而言，在K个实际使用内置栅极电阻沟槽的每一者处，在配线用接触部和焊盘用接触部之间设置栅极电流路径，栅极电流路径中的配线用接触部和焊盘用接触部之间的距离被规定为接触部间距离。

因此，能够通过接触部间距离对K个实际使用内置栅极电阻沟槽各自的栅极电流路径的电阻值进行调整。并且，通过对实际使用内置栅极电阻沟槽的个数K进行调整，能够对N个局部内置栅极电阻区域各自的电阻值进行调整。

其结果，本发明的半导体装置能够基于上述接触部间距离及实际使用内置栅极电阻沟槽的个数K，在制造时比较简单地对包含N个局部内置栅极电阻区域的内置栅极电阻区域的电阻值进行调整。

附图说明

图1是示意性地表示实施方式1的半导体装置的第1方式的平面构造的说明图。

图2是示意性地表示实施方式1的第2方式的平面构造的说明图。

图3是示意性地表示实施方式1的第3方式的平面构造的说明图。

图4是表示在图1～图3所示的单元区域设置的IGBT的剖面构造的剖视图。

图5是示意性地表示图1所示的栅极焊盘周边区域的详细构造的说明图。

图6是放大表示图5的内置栅极电阻周边区域的俯视图。

图7是表示图6的A-A剖面处的剖面构造的剖视图。

图8是针对实施方式2的半导体装置，示出内置栅极电阻沟槽的电阻值依赖性的图形。

图9是针对实施方式3的半导体装置，放大表示内置栅极电阻周边区域的俯视图。

图10是针对实施方式4的半导体装置，放大表示内置栅极电阻周边区域的俯视图。

图11是针对实施方式5的半导体装置，放大表示内置栅极电阻周边区域的俯视图。

图12是针对实施方式6的半导体装置，放大表示内置栅极电阻周边区域的俯视图。

图13是针对实施方式7的半导体装置，示意性地表示栅极焊盘周边区域的详细构造的说明图。

图14是针对实施方式8的半导体装置，示意性地表示栅极焊盘周边区域的详细构造的说明图。

图15是实施方式9涉及的表示图6的A-A剖面处的剖面构造的剖视图。

图16是实施方式10涉及的表示图6的A-A剖面处的剖面构造的剖视图。

图17是实施方式11涉及的表示图6的B-B剖面处的剖面构造的剖视图。

具体实施方式

<实施方式1>

图1～图3分别是示意性地表示本发明的实施方式1的半导体装置的平面构造的说明图。图1所示的半导体装置101A为实施方式1的第1方式，图2所示的半导体装置101B为实施方式1的第2方式，图3所示的半导体装置101C是实施方式1的第3方式。下面，在对半导体装置101A～101C进行总称的情况下，有时仅记作“半导体装置101”。

如这些图所示，半导体装置101作为主要结构要素包含单元区域1、栅极配线3、栅极焊盘4、内置栅极电阻区域5及末端区域6。

单元区域1除了一部分单元缺失区域以外，在俯视时呈具有圆角的矩形状。半导体装置101在单元区域1内具有IGBT作为绝缘栅构造的开关元件。

就图1所示的第1方式的半导体装置101A而言，在没有形成单元区域1的单元缺失区域，设置有从单元区域1的图中上方纵贯至中央的栅极配线3和栅极焊盘周边区域A1。栅极焊盘周边区域A1配置于单元区域1的下方的中央部。

就图2所示的第2方式的半导体装置101B而言，在单元缺失区域设置栅极焊盘周边区域A2。栅极焊盘周边区域A2配置于图中左下方。就图3所示的第3方式的半导体装置101C而言，在单元缺失区域设置有分别将上方中央及下方中央纵贯的栅极配线3和栅极焊盘周边区域A3。栅极焊盘周边区域A3配置于图中中央。

栅极焊盘周边区域A1～A3各自在俯视观察时在中央设置栅极焊盘4，以在俯视观察时将栅极焊盘4的外周包围的方式设置内置栅极电阻区域5，以在俯视观察时将内置栅极电阻区域5的外周包围的方式设置栅极配线3。

在半导体装置101的单元区域1，设置在图1～图3中未图示的IGBT 50，在单元区域1内，IGBT 50的栅极电极即沟槽栅极2设置为沿图中横向延伸。

栅极配线3也设置于单元区域1的外周区域，与沟槽栅极2电连接。

栅极焊盘4具有表面露出的电连接区域。通过该电连接区域能够实现与外部的电连接。如上所述，以将栅极焊盘4的周边包围的方式设置内置栅极电阻区域5，以将内置栅极电阻区域5包围的方式设置栅极配线3。

栅极配线3和栅极焊盘4经由内置栅极电阻区域5电连接。并且，以将栅极配线3的周边区域包围的方式设置末端区域6。

栅极配线3可以如半导体装置101A、半导体装置101C那样设置于单元区域1的全周，也可以如半导体装置101B那样设置于单元区域1的外周的一部分。在半导体装置101B中没有设置于单元区域1的图中上边的周边区域。

另外，也可以如半导体装置101A、半导体装置101C那样，以将单元区域1的图中中央纵贯的方式设置栅极配线3。

栅极焊盘4既可以如半导体装置101A那样配置于单元区域1的图中下方中央，也可以如半导体装置101C那样配置于单元区域1的图中中央部，还可以如半导体装置101B那样配置于单元区域1的图中下方左侧的角部。

图4是表示设置于单元区域1的IGBT 50的剖面构造的剖视图。

如图4所示，半导体基板11从上方直至下方包含从包含基极层22的漂移层21至集电极层26为止的范围。此外，基极层22包含有在上层形成的发射极层23及接触层24。

在图4中，将包含基极层22的漂移层21的纸面上端称为半导体基板11的第1主面，将集电极层26的纸面下端称为半导体基板11的第2主面。半导体基板11的第1主面为半导体装置101的表面侧的主面，半导体基板11的第2主面为半导体装置101的背面侧的主面。

如上所述，半导体基板11包含漂移层21、缓冲层25及集电极层26。

在第1导电型即n型的漂移层21的第2主面侧与其相邻地设置有缓冲层25。缓冲层25呈n型的杂质浓度比漂移层21高的n

在缓冲层25的第2主面侧与其相邻地设置集电极层26。集电极层26呈第2导电型即p型的杂质浓度比较高的p

在漂移层21内的第1主面侧设置基极层22。基极层22呈第2导电型即p型。

形成有从半导体基板11的第1主面将发射极层23及基极层22贯穿而到达漂移层21的多个沟槽栅极2。多个沟槽栅极2构成为，隔着成为栅极沟槽绝缘膜的栅极绝缘膜2a设置成为埋入栅极电极的埋入栅极电极2b。

在基极层22内的第1主面侧设置多个n

在彼此相邻的埋入栅极电极2b、2b之间，在基极层22内的第1主面侧设置p

并且，在多个沟槽栅极2的第1主面之上设置层间绝缘膜10。

发射极电极27隔着层间绝缘膜10设置于半导体基板11的第1主面之上的整个区域。因此，发射极电极27与发射极层23及接触层24电连接。

以上述的沟槽栅极2、漂移层21、基极层22、发射极层23、接触层24、缓冲层25、集电极层26、发射极电极27及集电极电极28为主要结构要素构成IGBT 50。在图4所示的构造中，IGBT 50为n沟道型的IGBT，成为绝缘栅构造的开关元件。

此外，图1～图3所示的沟槽栅极2准确来说是指埋入栅极电极2b。

图5是示意性地表示栅极焊盘周边区域A1的详细构造的说明图。此外，栅极焊盘周边区域A2及A3各自的详细构造也与栅极焊盘周边区域A1相同。下面，以栅极焊盘周边区域A1为代表而进行说明。

如该图所示，栅极焊盘4具有在中央设置的焊盘主要区域4M、沿从焊盘主要区域4M朝向栅极配线3的方向延伸地设置的4个焊盘侧接触区域40。

焊盘主要区域4M在俯视观察时呈矩形，成为表面露出的电连接区域，通过焊盘主要区域4M能够进行与外部的电连接。

如该图所示，栅极配线3具有沿栅极焊盘4的外周设置的外周配线区域3P、沿从外周配线区域3P朝向栅极焊盘4的方向延伸地设置的4个配线侧接触区域30。4个配线侧接触区域30与4个焊盘侧接触区域40一一对应。

在4个配线侧接触区域30及4个焊盘侧接触区域40中的所对应的配线侧接触区域30、焊盘侧接触区域40之间设置内置栅极电阻单元7。因此，4个内置栅极电阻单元7与4个配线侧接触区域30及4个焊盘侧接触区域40一一对应地设置。通过内置栅极电阻单元7将所对应的配线侧接触区域30、焊盘侧接触区域40之间电连接。

4个内置栅极电阻单元7作为N(N≥2)个局部内置栅极电阻区域起作用，设置为在俯视观察时与焊盘主要区域4M的4个边相对，被分类为第1～第4局部内置栅极电阻区域。在实施方式1中为{N＝4}。

在实施方式1中，4个内置栅极电阻单元7具有相同电阻值R0。此外，也可以将4个内置栅极电阻单元7的一部分电阻值设定为不同的值。

图6是放大表示图5的内置栅极电阻周边区域B1的俯视图。图7是表示图6的A-A剖面处的剖面构造的剖视图。图6及图7各自记载有XYZ正交坐标系。

如这些图所示，在栅极焊盘4处，以从焊盘主要区域4M向-Y方向延伸的方式设置焊盘侧接触区域40，在栅极配线3处，以从外周配线区域3P向+Y方向延伸的方式设置配线侧接触区域30。焊盘侧接触区域40和配线侧接触区域30设置为在俯视观察时彼此不重叠。

就实施方式1的半导体装置101而言，由于在外周配线区域3P外设置配线侧接触区域30，在焊盘主要区域4M外设置焊盘侧接触区域40，因此栅极配线3和栅极焊盘4之间的焊盘配线间距离Wm比较短。

在俯视观察时从焊盘侧接触区域40直至配线侧接触区域30设置4个内置栅极电阻沟槽8。4个内置栅极电阻沟槽8各自在俯视观察时呈矩形，具有在X方向上延伸的长边、在Y方向上延伸的短边。

如图6所示，4个内置栅极电阻沟槽8呈相同形状，各内置栅极电阻沟槽8在短边方向具有恒定的电阻沟槽宽度Wr。4个内置栅极电阻沟槽8的一部分在俯视观察时与焊盘侧接触区域40重叠，另一部分在俯视观察时与配线侧接触区域30重叠。

如上所述，栅极配线3具有在俯视观察时与M(M≥2)个内置栅极电阻沟槽8重叠的配线侧接触区域30，栅极焊盘4具有在俯视观察时与M个内置栅极电阻沟槽8重叠的焊盘侧接触区域40。在图6所示的例子中为{M＝4}。

如图7所示，内置栅极电阻沟槽8埋入至第1导电型即n型的半导体基板11内，包含沟槽绝缘膜8a及沟槽电极8b作为主要结构要素。为了方便说明，作为图7所示的半导体基板11，仅示出与图4所示的漂移层21对应的区域。

此外，与内置栅极电阻沟槽8相关的电阻沟槽宽度Wr、接触部间距离Lr等参数准确来说是指与成为电阻成分的沟槽电极8b相关的参数。具体而言，电阻沟槽宽度Wr准确来说是指沟槽电极8b的形成宽度，接触部间距离Lr准确来说是指沟槽电极8b处的焊盘用接触部9P与配线用接触部9L间的距离。

沟槽电极8b具有电阻沟槽深度Dr，以将沟槽电极8b的整周覆盖的方式设置沟槽绝缘膜8a。因此，沟槽电极8b与半导体基板11不具有电连接关系。

内置栅极电阻沟槽8的电连接准确来说由内置栅极电阻沟槽8内的成为电阻成分的沟槽电极8b进行。在本说明书中，为了方便说明，有时以“内置栅极电阻沟槽8的电连接”进行说明。

如图7所示，在包含沟槽栅极2的半导体基板11的第1主面之上设置层间绝缘膜10，在层间绝缘膜10之上设置栅极配线3及栅极焊盘4。

此外，在图6中省略了层间绝缘膜10的图示。并且，为了明确地示出4个内置栅极电阻沟槽8的形状及内置栅极电阻接触部9的位置，在图6中，省略了存在于4个内置栅极电阻沟槽8之上的配线侧接触区域30的一部分及焊盘侧接触区域40的一部分的图示。

在图6所示的构造中，4个内置栅极电阻沟槽8全部作为实际使用内置栅极电阻沟槽起作用。即，M个内置栅极电阻沟槽8中的K(M≥K≥2)个成为实际使用内置栅极电阻沟槽。在实施方式1中为{K＝M＝4}。

如图6及图7所示，4个内置栅极电阻沟槽8各自的-X侧的一个端部经由以将层间绝缘膜10贯穿的方式设置的配线用接触部9L与栅极配线3的配线侧接触区域30电连接。

4个内置栅极电阻沟槽8各自的+X侧的另一个端部经由以将层间绝缘膜10贯穿的方式设置的焊盘用接触部9P与栅极焊盘4的焊盘侧接触区域40电连接。

下面，在对配线用接触部9L及焊盘用接触部9P进行总称的情况下，有时称为“内置栅极电阻接触部9”。即，内置栅极电阻接触部9包含配线用接触部9L及焊盘用接触部9P。

因此，在各自作为实际使用内置栅极电阻沟槽起作用的4个内置栅极电阻沟槽8的每一者处，在焊盘用接触部9P和配线用接触部9L之间设置栅极电流路径，栅极电流路径中的配线用接触部9L和焊盘用接触部9P之间的距离被规定为接触部间距离Lr。

因此，1个单位的内置栅极电阻单元7的电阻值R0具有使用上述参数{Lr，K，Wr，Dr}而满足下式(1)的特性。此外，在实施方式1中，以电阻沟槽宽度Wr在深度方向上恒定为前提。

R0∝Lr/(K×Sr)…(1)

此外，在式(1)中为{Sr＝Wr×Dr}，Sr为YZ平面上的剖面面积。

在实施方式1中以沟槽电极8b为长方体构造为前提，YZ平面上的剖面为矩形，剖面面积Sr为矩形的面积。

这里，实际使用内置栅极电阻沟槽的个数K能够根据内置栅极电阻接触部9的有无，在制造时在{1～M}的范围中进行调整。例如，在4个内置栅极电阻沟槽8中的1个内置栅极电阻沟槽8处，通过省略由内置栅极电阻接触部9进行的与栅极配线3及栅极焊盘4的电连接，能够将实际使用内置栅极电阻沟槽的个数K设定为“3”。

具体而言，对用于形成内置栅极电阻接触部9的图案化掩模进行变更，能够使得在1个内置栅极电阻沟槽8处不形成内置栅极电阻接触部9。

除此之外，接触部间距离Lr能够通过对配线用接触部9L及焊盘用接触部9P中的至少一者的配置进行变更而比较简单地进行变更。

具体而言，对用于形成内置栅极电阻接触部9的图案化掩模进行变更，能够对与4个内置栅极电阻沟槽8电连接的内置栅极电阻接触部9的形成位置进行变更。

如上所述，在制造半导体装置101时，通过对实际使用内置栅极电阻沟槽的个数K及接触部间距离Lr进行变更，能够比较容易地对1个单位的内置栅极电阻单元7的电阻值R0进行调整。

另外，层间绝缘膜10为BPSG(Boron Phospho Silicate Glass)膜、TEOS(tetraethylorthosilicate)氧化膜等CVD(Chemical Vapor Deposition)膜，与通过热氧化法形成的氧化硅膜等热氧化膜不同。此外，CVD膜是指通过CVD法形成的膜，热氧化膜是指通过热氧化法形成的氧化膜。此外，作为CVD膜，还想到BPTEOS(Boro-PhosphoTetraethylorthosilicate)氧化膜、PSG(Phospho Silicate Glass)膜、氧化铝(Al

在将层间绝缘膜10设为热氧化膜的情况下，存在产生由膜厚比较厚的热氧化膜引起的应力，内置栅极电阻单元7的电阻值R0产生变动的风险。

在实施方式1中，将层间绝缘膜10设为CVD膜。在以相同膜厚形成了CVD膜及热氧化膜的情况下，CVD膜具有与热氧化膜相比波及至包含半导体基板11及沟槽栅极2的周边区域的应力小这样的应力抑制特性。因此，在实施方式1中，通过形成0.1μm～0.8μm左右的比较薄的膜厚的CVD膜作为层间绝缘膜10，由于减少了由层间绝缘膜10引起的应力，因此能够对内置栅极电阻单元7的电阻值R0的变动进行抑制。

此外，内置栅极电阻接触部9能够通过将W插塞等埋入来形成，或通过将形成栅极配线3、栅极焊盘4的金属埋入来形成。此外，作为形成栅极配线3、栅极焊盘4的金属，想到AlSi、AlSiC等。

另外，为了提高内置栅极电阻接触部9的埋入性，也可以在内置栅极电阻接触部9设置随着向下方而向内侧倾斜的锥面。此外，由于内置栅极电阻接触部9与内置栅极电阻沟槽8的沟槽电极8b之间的接触电阻充分小，因此内置栅极电阻接触部9的锥面的有无不会对每一个内置栅极电阻沟槽8的电阻值造成影响。

如上所述，在内置栅极电阻沟槽8的内壁设置沟槽绝缘膜8a，隔着沟槽绝缘膜8a设置有与第1导电型的半导体基板11相对的沟槽电极8b。

沟槽绝缘膜8a可以为热氧化膜，也可以为CVD膜。沟槽电极8b为添加了杂质的多晶硅，所添加的杂质也可以大于或等于1×10

通过用掺杂多晶硅形成沟槽电极8b，能够降低栅极配线3、栅极焊盘4与沟槽电极8b的接触电阻。

这样，实施方式1的半导体装置101的内置栅极电阻区域5具有4个内置栅极电阻单元7。4个内置栅极电阻单元7作为并联连接于栅极配线3及栅极焊盘4之间的N(N≥2)个局部内置栅极电阻区域起作用。在实施方式1中为{N＝4}。

而且，4个内置栅极电阻单元7各自包含4个内置栅极电阻沟槽8。4个内置栅极电阻沟槽为并联连接于栅极配线3及栅极焊盘4之间的M(M≥2)个内置栅极电阻沟槽8。在实施方式1中为{M＝4}。

4个内置栅极电阻沟槽8中的K(M≥K≥2)个作为实际使用内置栅极电阻沟槽起作用。在实施方式1中为{K＝M＝4}。

就实施方式1的半导体装置101而言，内置栅极电阻区域5所包含的4个内置栅极电阻单元7各自具有4个内置栅极电阻沟槽8。4个内置栅极电阻沟槽8全部作为实际使用内置栅极电阻沟槽起作用。

4个内置栅极电阻沟槽8各自经由配线用接触部9L与栅极配线3电连接，并且经由焊盘用接触部9P与栅极焊盘4电连接。

而且，在4个内置栅极电阻沟槽8的每一者处，在配线用接触部9L和焊盘用接触部9P之间设置栅极电流路径，栅极电流路径中的配线用接触部9L和焊盘用接触部9P之间的距离被规定为接触部间距离Lr。

因此，就实施方式1的半导体装置101而言，1个单位的内置栅极电阻单元7的电阻值R0由上述式(1)决定，因此能够通过实际使用内置栅极电阻沟槽的并联数量K及接触部间距离Lr在制造时对电阻值R0进行调整。

此外，内置栅极电阻区域5的电阻值为4个内置栅极电阻单元7的合成电阻值。

其结果，实施方式1的半导体装置能够基于实际使用内置栅极电阻沟槽的个数K、接触部间距离Lr，在制造时比较简单地对内置栅极电阻区域5的电阻值进行调整。

除此之外，半导体装置101的层间绝缘膜10为包含TEOS氧化膜、BPTEOS氧化膜、PSG膜、BPSG膜、氧化铝及氧化铪中的至少一者的CVD膜。CVD膜具有上述应力抑制特性，并且能够以0.1μm～0.8μm左右的比较薄的膜厚形成。

因此，能够将由层间绝缘膜10引起的4个内置栅极电阻沟槽8的周边的应力缓和，对4个内置栅极电阻沟槽8各自的电阻特性的变动进行抑制。

并且，实施方式1的半导体装置101的内置栅极电阻区域5包含以在俯视观察时与矩形的焊盘主要区域4M的4个边相对的方式设置的4个内置栅极电阻单元7。

由于4个内置栅极电阻单元7各自设置为在俯视观察时与焊盘主要区域4M的4个边相对，因此能够将各内置栅极电阻单元7所包含的4个内置栅极电阻沟槽8的形成长度设置得比较长。因此，能够将4个内置栅极电阻沟槽8各自的接触部间距离Lr设定为得到所期望的电阻值的程度的长度。

因此，实施方式1的半导体装置101能够比较简单地设置各自具有有意图的电阻值的4个内置栅极电阻单元7。

<实施方式2>

图8是表示作为实际使用内置栅极电阻沟槽起作用的内置栅极电阻沟槽8的电阻值依赖性的图形。在该图中，横轴表示接触部间距离Lr(μm)，纵轴表示每1个内置栅极电阻沟槽8的电阻值(a.u；arbitrary unit)。

如该图所示，每1个内置栅极电阻沟槽8的电阻值R8依赖于接触部间距离Lr及并联数量K而波动。

另一方面，如果将各内置栅极电阻单元7中的实际使用内置栅极电阻沟槽的并联数量K设为大于或等于3个，并且将接触部间距离Lr设定为大于或等于100μm，则如关注区域Z1内所示，每1个内置栅极电阻沟槽8的电阻值R8稳定为恒定值。

根据图8可知，在内置栅极电阻单元7的每一者处，如果满足“个数K大于或等于3，并且接触部间距离Lr大于或等于100μm”，则每1个内置栅极电阻沟槽8的电阻值R8的Lr依赖性等同，电阻值R8稳定为恒定值。

实施方式2的半导体装置102呈与图1～图7所示的实施方式1相同的构造，其特征在于满足以下条件(1)及条件(2)。

条件(1)…在各内置栅极电阻单元7处，作为实际使用内置栅极电阻沟槽起作用的内置栅极电阻沟槽8的并联数量K大于或等于3。

条件(2)…作为实际使用内置栅极电阻沟槽起作用的内置栅极电阻沟槽8的接触部间距离Lr大于或等于100μm。

实施方式2的半导体装置102具有与实施方式1的半导体装置101相同的效果，并且具有如下效果。

满足上述条件(1)及条件(2)的实施方式2的半导体装置102能够稳定性良好地对作为实际使用内置栅极电阻沟槽起作用的内置栅极电阻沟槽8的电阻值R8进行调整。

<实施方式3>

实施方式3的半导体装置103的整体构造与图1～图4所示的实施方式1相同，栅极焊盘周边区域A1的构造也与图5所示的实施方式1相同。但是，图5的内置栅极电阻周边区域B1内的构造与图6所示的实施方式1的构造不同。

图9是针对实施方式3的半导体装置103，放大表示图5所示的内置栅极电阻周边区域B1的俯视图。此外，图7是表示图9的C-C剖面处的剖面构造的剖视图。在图9中记载有XYZ正交坐标系。

下面，对与图6所示的实施方式1相同的构造标注相同的标号而适当省略说明，以实施方式3的特征为中心进行说明。

就半导体装置103而言，与实施方式1相同地，栅极配线3具有在俯视观察时与M个内置栅极电阻沟槽8重叠的配线侧接触区域30，栅极焊盘4具有在俯视观察时与M个内置栅极电阻沟槽8重叠的焊盘侧接触区域40。在图9所示的例子中为{M＝4}。

如图9所示，4个内置栅极电阻沟槽8呈相同形状。即，4个内置栅极电阻沟槽8各自在俯视观察时呈以成为第1方向的X方向为长边，以成为第2方向的Y方向为短边的矩形，Y方向与X方向垂直交叉。

4个内置栅极电阻沟槽8被分类为沿Y方向以第1、第2、第3、第4的顺序配置的第1～第4内置栅极电阻沟槽。即，从图9的上方直至下方，4个内置栅极电阻沟槽8被分类为第1～第4内置栅极电阻沟槽。

4个内置栅极电阻沟槽8中的1个为不使用内置栅极电阻沟槽8X。具体而言，第3内置栅极电阻沟槽为不使用内置栅极电阻沟槽8X，第1、第2及第4内置栅极电阻沟槽为实际使用内置栅极电阻沟槽。

因此，Y方向上两端的成为内置栅极电阻沟槽的第1内置栅极电阻沟槽及第4内置栅极电阻沟槽不是不使用内置栅极电阻沟槽8X。

如上所述，在实施方式3中，M个内置栅极电阻沟槽中的至少一个为不使用内置栅极电阻沟槽，第1内置栅极电阻沟槽及第M内置栅极电阻沟槽不是至少一个不使用内置栅极电阻沟槽。

在实施方式3中，至少一个不使用内置栅极电阻沟槽的个数为“1”，为{M＝4}。

由于没有形成俯视观察时与不使用内置栅极电阻沟槽8X重叠的内置栅极电阻接触部9，因此不使用内置栅极电阻沟槽8X与栅极配线3及栅极焊盘各自之间不具有电连接关系。

因此，在图9所示的构造中，4个内置栅极电阻沟槽8中的除了不使用内置栅极电阻沟槽8X之外的3个作为实际使用内置栅极电阻沟槽起作用。即，M个内置栅极电阻沟槽8中的K(M≥K≥2)个作为实际使用内置栅极电阻沟槽起作用。在实施方式3中，由于{K＝3}，因此成为{M>K}的关系。

如图9及图7所示，4个内置栅极电阻沟槽8中的除了不使用内置栅极电阻沟槽8X之外的3个内置栅极电阻沟槽8各自的一个端部经由以将层间绝缘膜10贯穿的方式设置的焊盘用接触部9P与栅极焊盘4的焊盘侧接触区域40电连接。

上述3个内置栅极电阻沟槽8各自的另一个端部经由以将层间绝缘膜10贯穿的方式设置的配线用接触部9L与栅极配线3的配线侧接触区域30电连接。

因此，在上述3个内置栅极电阻沟槽8的每一者处，在焊盘用接触部9P和配线用接触部9L之间设置栅极电流路径，栅极电流路径中的配线用接触部9L和焊盘用接触部9P之间的距离被规定为接触部间距离Lr。

实施方式3的半导体装置103具有与实施方式1的半导体装置101相同的效果，并且具有如下效果。

就实施方式3的半导体装置103而言，通过设置至少一个不使用内置栅极电阻沟槽8X，能够在实际使用内置栅极电阻沟槽的个数K和内置栅极电阻沟槽8的总数M之间设置大于或等于“1”的差值。

通过省略配线用接触部9L及焊盘用接触部9P的形成，能够比较简单地实现不使用内置栅极电阻沟槽8X。

通过减少实际使用内置栅极电阻沟槽的个数K，即，实际使用内置栅极电阻沟槽的并联数量K，能够比较简单地使成为局部内置栅极电阻区域的内置栅极电阻单元7的电阻值R0增加。

其结果，实施方式3的半导体装置103能够比较简单地使包含4个内置栅极电阻单元7的内置栅极电阻区域5的电阻值增加。

<实施方式4>

实施方式4的半导体装置104的整体构造与图1～图4所示的实施方式1相同，栅极焊盘周边区域A1的构造也与图5所示的实施方式1相同。但是，图5的内置栅极电阻周边区域B1内的构造与图6所示的实施方式1的构造不同。

图10是针对实施方式4的半导体装置104，放大表示图5的内置栅极电阻周边区域B1的俯视图。在图10中记载有XYZ正交坐标系。

下面，对与图6所示的实施方式1相同的构造标注相同的标号而适当省略说明，以实施方式4的特征为中心进行说明。

在实施方式4中，具有与实施方式1的栅极配线3不同的形状的栅极配线3B，具有与实施方式1的栅极焊盘4不同的形状的栅极焊盘4B。

如图10所示，在栅极焊盘4B处，以从焊盘主要区域4M向-Y方向延伸的方式设置两个焊盘侧接触区域41及42，在栅极配线3处，以从外周配线区域3P向+Y方向延伸的方式设置两个配线侧接触区域31及32。

这样，在实施方式4中，作为配线侧接触区域30包含两个配线侧接触区域31及32，作为焊盘侧接触区域40包含两个焊盘侧接触区域41及42。焊盘侧接触区域41及42为多个焊盘侧接触区域，配线侧接触区域31及32为多个配线侧接触区域。

多个配线侧接触区域即配线侧接触区域31及32各自在俯视观察时与M个内置栅极电阻沟槽8的一部分重叠。多个焊盘用接触区域即焊盘侧接触区域41及42各自在俯视观察时与M个内置栅极电阻沟槽8的一部分重叠。在图10所示的例子中为{M＝4}。

如图10所示，4个内置栅极电阻沟槽8呈相同形状。即，4个内置栅极电阻沟槽8各自在俯视观察时呈以成为第1方向的X方向为长边，以成为第2方向的Y方向为短边的矩形，Y方向与X方向垂直交叉。

焊盘侧接触区域41及42以及配线侧接触区域31及32是沿+X方向以焊盘侧接触区域41、配线侧接触区域31、焊盘侧接触区域42及配线侧接触区域32的顺序在俯视观察时不重叠地设置的。即，多个焊盘用接触区域和多个配线侧接触区域沿内置栅极电阻沟槽8的形成方向即X方向交替地设置。

在图10所示的构造中，4个内置栅极电阻沟槽8全部作为实际使用内置栅极电阻沟槽起作用。即，M个内置栅极电阻沟槽8中的K(M≥K≥2)个作为实际使用内置栅极电阻沟槽起作用。在实施方式4中为{K＝M＝4}。

如图10所示，4个内置栅极电阻沟槽8各自经由配线用接触部9L1与配线侧接触区域31电连接，经由配线用接触部9L2与配线侧接触区域32电连接。因此，配线用接触部9L1及9L2与配线侧接触区域31及32一一对应。配线用接触部9L1及9L2为多个配线用接触部。

相同地，4个内置栅极电阻沟槽8各自经由焊盘用接触部9P1与焊盘侧接触区域41电连接，经由焊盘用接触部9P2与焊盘侧接触区域42电连接。因此，焊盘用接触部9P1及9P2与焊盘侧接触区域41及42一一对应。焊盘用接触部9P1及9P2为多个焊盘用接触部。

焊盘用接触部9P1及9P2以及配线用接触部9L1及9L2沿+X方向以焊盘用接触部9P1、配线用接触部9L1、焊盘用接触部9P2及配线用接触部9L2的顺序离散地配置。

因此，在4个内置栅极电阻沟槽8的每一者处，在焊盘用接触部9P1和配线用接触部9L1之间设置第1局部栅极电流路径。相同地，在配线用接触部9L1和焊盘用接触部9P2之间设置第2局部栅极电流路径，在焊盘用接触部9P2和配线用接触部9L2之间设置第3局部栅极电流路径。

如上所述，在各内置栅极电阻沟槽8处，栅极电流路径包含并联连接于栅极配线3B和栅极焊盘4B之间的第1～第3局部栅极电流路径作为多个局部栅极电流路径。

如上所述，多个局部栅极电流路径各自设置于焊盘用接触部9P1及9P2中的一个内置栅极配线用接触部与配线用接触部9L1及9L2中的一个内置栅极焊盘用接触部之间。

而且，第1局部栅极电流路径中的配线用接触部9L1与焊盘用接触部9P1之间的距离被规定为接触部间距离Lr1。第2局部栅极电流路径中的配线用接触部9L1与焊盘用接触部9P2之间的距离被规定为接触部间距离Lr2。第3局部栅极电流路径中的配线用接触部9L2与焊盘用接触部9P2之间的距离被规定为接触部间距离Lr3。既可以将接触部间距离Lr1～Lr3全部设定为相同，也可以在接触部间距离Lr1～Lr3之间设定为不同的距离。

实施方式4的半导体装置104具有与实施方式1的半导体装置101相同的效果，并且具有如下效果。

就实施方式4的半导体装置104而言，各自作为实际使用内置栅极电阻沟槽起作用的4个内置栅极电阻沟槽8各自的栅极电流路径包含有在栅极配线3B和栅极焊盘4B之间并联连接的第1～第3局部栅极电流路径。

通过在4个内置栅极电阻沟槽8各自设置被并联连接的第1～第3局部栅极电流路径，能够使1个单位的内置栅极电阻单元7中的实际使用内置栅极电阻沟槽的实质的并联数量从“K”增加为“3×K”。因此，包含4个内置栅极电阻沟槽8的内置栅极电阻单元7的电阻值R0比并联数量为“K”的情况下的电阻值小。

除此之外，在假设4个内置栅极电阻沟槽8各自的X方向上的形成长度与实施方式1相同的情况下，接触部间距离Lr1～Lr3各自比接触部间距离Lr短。

因此，实施方式4的半导体装置104在制造时能够比较简单地使内置栅极电阻区域5的电阻值减少。

<实施方式5>

实施方式5的半导体装置105的整体构造与图1～图4所示的实施方式1相同。栅极焊盘周边区域A1的构造也大致与图5所示的实施方式1相同。但是，图5的内置栅极电阻周边区域B1内的构造与图6所示的实施方式1的构造不同。

图11是针对实施方式5的半导体装置105，放大表示图5的内置栅极电阻周边区域B1的俯视图。在图11中记载有XYZ正交坐标系。

下面，对与图6所示的实施方式1相同的构造标注相同的标号而适当省略说明，以实施方式5的特征为中心进行说明。

在实施方式5中，具有与实施方式1的栅极配线3不同的形状的栅极配线3C，具有与实施方式1的栅极焊盘4不同的形状的栅极焊盘4C。

如图11所示，在栅极焊盘4C处，在焊盘主要区域4M内沿X方向设置焊盘侧接触区域40I，在栅极配线3C处，在外周配线区域3P内沿X方向设置配线侧接触区域30I。

这样，配线侧接触区域30I及焊盘侧接触区域40I均沿接触区域形成方向即X方向设置。即，接触区域形成方向与栅极配线3C及栅极焊盘4C的形成长度方向即X方向一致。

配线侧接触区域30I和焊盘侧接触区域40I在成为彼此相对的方向的Y方向上隔开焊盘配线间距离Wm而配置。Y方向与X方向垂直交叉。

焊盘侧接触区域40I与M个内置栅极电阻沟槽85各自的+Y方向侧的一个端部在俯视观察时重叠，配线侧接触区域30I与M个内置栅极电阻沟槽85各自的-Y方向侧的另一个端部在俯视观察时重叠。在图11所示的例子中为{M＝3}。

3个内置栅极电阻沟槽85各自与实施方式1的内置栅极电阻沟槽8相同地，包含沟槽绝缘膜8a及沟槽电极8b作为主要结构要素。

在图11所示的构造中，3个内置栅极电阻沟槽85全部作为实际使用内置栅极电阻沟槽起作用。即，M个内置栅极电阻沟槽85中的K(M≥K≥2)个作为实际使用内置栅极电阻沟槽起作用。在图11所示的例子中为{K＝M＝3}。

各自作为实际使用内置栅极电阻沟槽起作用的3个内置栅极电阻沟槽85各自具有在X方向上延伸的第1形成区域和在Y方向上延伸的第2形成区域，在俯视观察时使一部分弯曲。

如图11所示，3个内置栅极电阻沟槽85各自的一个端部经由焊盘用接触部9P与焊盘侧接触区域40I电连接。3个内置栅极电阻沟槽85各自的另一个端部经由配线用接触部9L与焊盘侧接触区域40I电连接。

因此，在3个内置栅极电阻沟槽85的每一者处，在焊盘用接触部9P和配线用接触部9L之间设置弯曲的栅极电流路径。

3个内置栅极电阻沟槽85各自的电阻沟槽宽度Wr被设定为相同。各内置栅极电阻沟槽85的电阻沟槽宽度Wr在弯曲前后的区域之间也为恒定值。并且，3个内置栅极电阻沟槽85各自的焊盘用接触部9P、配线用接触部9L之间的弯曲的接触部间距离Lr也被设定为相同。栅极电流路径中的配线用接触部9L和焊盘用接触部9P之间的距离被规定为接触部间距离Lr。

实施方式5的半导体装置105具有与实施方式1的半导体装置101相同的效果，并且具有如下效果。

就实施方式5的半导体装置105而言，配线侧接触区域30I和焊盘侧接触区域40I在成为相对的方向的Y方向上隔开焊盘配线间距离Wm而配置，因此能够将焊盘配线间距离Wm设定得比较长。

原因在于，配线侧接触区域30I设置于外周配线区域3P内，焊盘侧接触区域40I设置于焊盘主要区域4M内。根据图6所示的实施方式1的焊盘配线间距离Wm与图11所示的实施方式5的焊盘配线间距离Wm的比较可以明确这一点。

因此，实施方式5的半导体装置105能够有效地对由制造工艺的波动引起的栅极配线3C与栅极焊盘4C电连接的短路现象进行抑制。

并且，由于各自作为实际使用内置栅极电阻沟槽起作用的3个内置栅极电阻沟槽85各自具有沿X方向的第1形成区域和沿Y方向的第2形成区域，因此能够确保可以设定为有意图的电阻值的长度的接触部间距离Lr。

并且，就半导体装置105而言，通过将焊盘配线间距离Wm设得充分长，从而能够在通过树脂、凝胶等封装材料对半导体装置105的栅极焊盘4C、栅极配线3C之间进行封装时，使封装材料的埋入性提高。

此外，也可以将3个内置栅极电阻沟槽85各自设为蜿蜒的形状，或将中间区域配置于栅极配线3C或栅极焊盘4C的非接触区域之下。此外，内置栅极电阻沟槽85的中间区域是指没有形成内置栅极电阻接触部9的区域，非接触区域是指除了配线侧接触区域30I之外的栅极配线3C的区域或除了焊盘侧接触区域40I之外的栅极焊盘4C的区域。

<实施方式6>

实施方式6的半导体装置106的整体构造与图1～图4所示的实施方式1相同。栅极焊盘周边区域A1的构造也大致与图5所示的实施方式1相同。但是，图5的内置栅极电阻周边区域B1内的构造与图6所示的实施方式1的构造不同。

图12是针对实施方式6的半导体装置106，放大表示图5的内置栅极电阻周边区域B1的俯视图。在图12中记载有XYZ正交坐标系。

下面，对与图6所示的实施方式1、图11所示的实施方式5相同的构造标注相同的标号而适当省略说明，以实施方式6的特征为中心进行说明。

如图12所示，在栅极焊盘4C处，在焊盘主要区域4M内沿X方向设置焊盘侧接触区域40I，在栅极配线3C处，在外周配线区域3P内沿X方向设置配线侧接触区域30I。

这样，配线侧接触区域30I及焊盘侧接触区域40I均沿接触区域形成方向即X方向设置。

配线侧接触区域30I和焊盘侧接触区域40I在成为彼此相对的方向的Y方向上隔开焊盘配线间距离Wm而配置。Y方向与X方向垂直交叉。

焊盘侧接触区域40I与M个内置栅极电阻沟槽86各自的+Y方向侧的一个端部在俯视观察时重叠，配线侧接触区域30I与M个内置栅极电阻沟槽86各自的-Y方向侧的另一个端部在俯视观察时重叠。在图12所示的例子中为{M＝3}。

3个内置栅极电阻沟槽86各自与实施方式1的内置栅极电阻沟槽8相同地，包含沟槽绝缘膜8a及沟槽电极8b作为主要结构要素。

在图12所示的构造中，3个内置栅极电阻沟槽86全部作为实际使用内置栅极电阻沟槽起作用。即，M个内置栅极电阻沟槽86中的K(M≥K≥2)个作为实际使用内置栅极电阻沟槽起作用。这里，{K＝M＝3}。

各自作为实际使用内置栅极电阻沟槽起作用的3个内置栅极电阻沟槽86各自在俯视观察时呈以短边为X方向，以长边为倾斜方向D8的平行四边形。在3个内置栅极电阻沟槽86的每一者处，短边方向为X方向，长边方向为倾斜方向D8。倾斜方向D8为与X方向及Y方向分别交叉的方向。

如图12所示，3个内置栅极电阻沟槽86各自的一个端部经由焊盘用接触部9P与焊盘侧接触区域40I电连接，3个内置栅极电阻沟槽86各自的另一个端部经由配线用接触部9L与配线侧接触区域30I电连接。

因此，在3个内置栅极电阻沟槽86的每一者处，在焊盘用接触部9P和配线用接触部9L之间设置栅极电流路径。

在3个内置栅极电阻沟槽86之间，电阻沟槽宽度Wr被设定为相同，沿焊盘用接触部9P与配线用接触部9L之间的倾斜方向D8的接触部间距离Lr也设定为相同。如上所述，栅极电流路径中的配线用接触部9L和焊盘用接触部9P之间的距离被规定为接触部间距离Lr。

实施方式6的半导体装置106具有与实施方式1的半导体装置101相同的效果，并且具有如下效果。

就实施方式6的半导体装置106而言，配线侧接触区域30I和焊盘侧接触区域40I在成为相对的方向的Y方向上隔开焊盘配线间距离Wm而配置，因此与实施方式5相同地，能够将焊盘配线间距离Wm设定得比较长。

因此，实施方式6的半导体装置106能够有效地对由制造工艺的波动引起的栅极配线3C与栅极焊盘4C电连接的短路现象进行抑制。

并且，各自作为实际使用内置栅极电阻沟槽起作用的3个内置栅极电阻沟槽86各自在俯视观察时呈平行四边形，没有如实施方式5的内置栅极电阻沟槽85那样具有弯曲的部分。

因此，实施方式6的半导体装置106能够提高沟槽电极8b的埋入性，相应地实现内置栅极电阻沟槽86的电阻值的精度提高。

除此之外，由于各自作为实际使用内置栅极电阻沟槽起作用的3个内置栅极电阻沟槽86将长边方向设为倾斜方向D8，因此能够确保可以设定为有意图的电阻值的长度的接触部间距离Lr。

在实施方式6中，将3个内置栅极电阻沟槽86设置为在俯视观察时呈狭义的平行四边形，但也可以设置为在俯视观察时呈长方形。在该情况下，长方形状的长边方向为倾斜方向D8。此外，长方形为特殊的平行四边形，包含于广义的平行四边形。

<实施方式7>

实施方式7的半导体装置107的整体构造与图1～图4所示的实施方式1相同。

图13是示意性地表示实施方式7的半导体装置107中的栅极焊盘周边区域A1的详细构造的说明图。此外，半导体装置107中的内置栅极电阻周边区域B2内的构造与图6及图7所示的实施方式1的构造相同。

下面，对与图5所示的实施方式1相同的构造标注相同的标号而适当省略说明，以实施方式7的特征为中心进行说明。

在4个配线侧接触区域30及4个焊盘侧接触区域40中的所对应的配线侧接触区域30、焊盘侧接触区域40之间设置内置栅极电阻单元71～74中的任意者。因此，4个内置栅极电阻单元71～74与4个配线侧接触区域30及4个焊盘侧接触区域40一一对应地设置。

内置栅极电阻单元71设置于图中左方且设定为电阻值R1，内置栅极电阻单元72设置于图中上方且设定为电阻值R2，内置栅极电阻单元73设置于图中右方且设定为电阻值R3，内置栅极电阻单元74设置于图中下方且设定为电阻值R4。

通过各个内置栅极电阻单元71～74将所对应的配线侧接触区域30、焊盘侧接触区域40之间电连接。

内置栅极电阻单元71～74作为N个局部内置栅极电阻区域起作用，设置为在俯视观察时与焊盘主要区域4M的4个边相对，被分类为第1～第4局部内置栅极电阻区域。即，内置栅极电阻单元71为第1局部内置栅极电阻区域，内置栅极电阻单元72为第2局部内置栅极电阻区域，内置栅极电阻单元73为第3局部内置栅极电阻区域，内置栅极电阻单元74为第4局部内置栅极电阻区域。

实施方式7的半导体装置107的特征在于将内置栅极电阻单元71～74的电阻值R1～R4设定为彼此不同的值。

实施方式7的半导体装置107具有与实施方式1的半导体装置101相同的效果，并且具有如下效果。

实施方式7的半导体装置107通过将成为第1～第4局部内置栅极电阻区域的内置栅极电阻单元71～74的电阻值R1～R4设定为彼此不同的值，从而能够使内置栅极电阻区域5的电阻值的调整范围比较宽。

此外，将内置栅极电阻单元71～74的电阻值R1～R4设定为彼此不同的值，但也可以将电阻值R1～R4中的一部分设定为相同的电阻值。

<实施方式8>

实施方式8的半导体装置108的整体构造与图1～图4所示的实施方式1相同。

图14是示意性地表示实施方式8的半导体装置108中的栅极焊盘周边区域A1的详细构造的说明图。此外，半导体装置108中的内置栅极电阻周边区域B3内的构造与图6及图7所示的实施方式1的构造大致相同。

下面，对与图5所示的实施方式1相同的构造标注相同的标号而适当省略说明，以实施方式8的特征为中心进行说明。

在实施方式8中，具有与实施方式1的栅极配线3不同的形状的栅极配线3D。

如图14所示，栅极配线3D具有沿栅极焊盘4的外周设置的外周配线区域3P、在外周配线区域3P的4个角部设置的4个内置栅极电阻测定焊盘12。4个内置栅极电阻测定焊盘12各自是以与外周配线区域3P接触的方式设置的。4个内置栅极电阻测定焊盘12各自作为配线侧接触区域30起作用。4个内置栅极电阻测定焊盘12和4个焊盘侧接触区域40一一对应。

4个内置栅极电阻测定焊盘12各自具有表面露出的测定区域。通过该测定区域能够实现与外部的电连接。

在4个内置栅极电阻测定焊盘12及4个焊盘侧接触区域40中的所对应的内置栅极电阻测定焊盘12与焊盘侧接触区域40之间设置内置栅极电阻单元7。因此，4个内置栅极电阻单元7是与4个内置栅极电阻测定焊盘12及4个焊盘侧接触区域40对应地设置的。

在实施方式8中、与实施方式1相同地，4个内置栅极电阻单元7具有相同电阻值R0。此外，也可以将4个内置栅极电阻单元7的一部分电阻值设定为不同的值。

通过内置栅极电阻单元7将所对应的内置栅极电阻测定焊盘12与焊盘侧接触区域40之间电连接。关于内置栅极电阻单元7的电连接，内置栅极电阻测定焊盘12作为配线侧接触区域30起作用。

4个内置栅极电阻单元7设置为在俯视观察时与焊盘主要区域4M的4个边相对。4个内置栅极电阻单元7作为N个局部内置栅极电阻区域起作用。

实施方式8的半导体装置108具有与实施方式1的半导体装置101相同的效果，并且具有如下效果。

实施方式8的半导体装置108利用作为配线侧接触区域30起作用且作为外部连接用的测定区域起作用的内置栅极电阻测定焊盘12，对内置栅极电阻区域5的电阻值进行测定。

具体而言，通过对栅极焊盘4与内置栅极电阻测定焊盘12之间的电压或流过栅极焊盘4与内置栅极电阻测定焊盘12之间的电流进行测定，能够对内置栅极电阻区域5的电阻值，即各自具有电阻值R0的4个内置栅极电阻单元7的合成电阻值进行测定。

此外，在实施方式8中，设置有4个内置栅极电阻测定焊盘12，但只要与4个内置栅极电阻单元7中的至少一个对应地设置至少一个内置栅极电阻测定焊盘12，就能够达成上述效果。

<实施方式9>

实施方式9的半导体装置109的整体构造与图1～图4所示的实施方式1相同。栅极焊盘周边区域A1的构造也与图5所示的实施方式1相同。图5的内置栅极电阻周边区域B1内的平面构造也与图6所示的实施方式1相同。但是，图5的内置栅极电阻周边区域B1内的剖面构造与实施方式1不同。

图15是实施方式9的半导体装置109涉及的表示图6的A-A剖面处的剖面构造的剖视图。在图15中记载有XYZ正交坐标系。

下面，对与图7所示的实施方式1相同的构造标注相同的标号而适当省略说明，以实施方式9的特征为中心进行说明。

如图15所示，在n型的半导体基板11的第1主面侧的上层部设置第2导电型即p型的阱层13。在该阱层13内设置内置栅极电阻沟槽8。此外，在图15中，半导体基板11准确来说与n型的漂移层21相当。

内置栅极电阻沟槽8埋入至半导体基板11的阱层13内，内置栅极电阻沟槽8的底部存在于阱层13内。内置栅极电阻沟槽8与实施方式1相同地，包含沟槽绝缘膜8a及沟槽电极8b作为主要结构要素。沟槽绝缘膜8a设置为将沟槽电极8b的全周覆盖。因此，沟槽电极8b与阱层13不具有电连接关系。

图15所示的构造在M个内置栅极电阻沟槽8之间是共通的。因此，实施方式9的半导体装置109的特征在于M个内置栅极电阻沟槽8的底部存在于p型的阱层13内。即，M个内置栅极电阻沟槽8被阱层13覆盖。此外，在实施方式9中，与实施方式1相同地为{M＝K＝4}。

实施方式9的半导体装置109具有与实施方式1的半导体装置101相同的效果，并且具有如下效果。

实施方式9的半导体装置109还具有第2导电型即p型的阱层13，由此能够通过阱层13将在4个内置栅极电阻沟槽8的底部产生的电场缓和，能够提高4个内置栅极电阻沟槽8的电阻值的可靠性。

原因在于，在存在阱层13的情况下，在第2导电型即p型的阱层13与第1导电型即n型的半导体基板11的pn结界面处电场强度变为最大，能够将4个内置栅极电阻沟槽8的底部的电场缓和。

<实施方式10>

实施方式10的半导体装置110的整体构造与图1～图4所示的实施方式1相同。栅极焊盘周边区域A1的构造也与图5所示的实施方式1相同。图5的内置栅极电阻周边区域B1内的平面构造也与图6所示的实施方式1相同。但是，图5的内置栅极电阻周边区域B1内的剖面构造与图7所示的实施方式1不同。

图16是实施方式10的半导体装置110涉及的表示图6的A-A剖面处的剖面构造的剖视图。在图16中记载有XYZ正交坐标系。

下面，对与图7所示的实施方式1相同的构造标注相同的标号而适当省略说明，以实施方式10的特征为中心进行说明。

如图16所示，在半导体基板11的上层部设置第2导电型即p型的阱层13B。内置栅极电阻沟槽8将阱层13B贯穿，埋入至半导体基板11内。即，阱层13B的形成深度比内置栅极电阻沟槽的形成深度浅。此外，在图16中，半导体基板11准确来说与n型的漂移层21相当。

在半导体基板11内选择性地形成第2导电型即p型的阻挡层14。阻挡层14设置为将内置栅极电阻沟槽8的底部覆盖。因此，内置栅极电阻沟槽8的底部存在于阻挡层14内。

内置栅极电阻沟槽8与实施方式1相同地，包含沟槽绝缘膜8a及沟槽电极8b作为主要结构要素。沟槽绝缘膜8a设置为将沟槽电极8b的全周覆盖。因此，沟槽电极8b与阻挡层14不具有电连接关系。

图16所示的构造在M个内置栅极电阻沟槽8之间是共通的。因此，实施方式10的半导体装置110的特征在于，阱层13B的形成深度比M个内置栅极电阻沟槽8的形成深度浅，M个内置栅极电阻沟槽8的底部存在于阻挡层14内。此外，在实施方式10中，与实施方式1相同地为{M＝K＝4}。

实施方式10的半导体装置110具有与实施方式1的半导体装置101相同的效果，并且具有如下效果。

实施方式10的半导体装置110还具有第2导电型即p型的阻挡层14，由此能够通过阻挡层14将在4个内置栅极电阻沟槽8的底部产生的电场缓和，能够提高4个内置栅极电阻沟槽的电阻值的可靠性。

除此之外，能够使阱层13B的形成深度比4个内置栅极电阻沟槽8的形成深度形成得浅，相应地能够实现半导体装置110的制造成本的降低。

<实施方式11>

实施方式11的半导体装置111的整体构造与图1～图4所示的实施方式1相同。栅极焊盘周边区域A1的构造也与图5所示的实施方式1相同。图5的内置栅极电阻周边区域B1内的平面构造及A-A剖面构造也与图6及图7所示的实施方式1相同。

实施方式11的半导体装置111的特征在于图5的内置栅极电阻周边区域B1内的B-B剖面构造。

图17是实施方式11的半导体装置111涉及的表示图6的B-B剖面处的剖面构造的剖视图。在图17中记载有XYZ正交坐标系。

如图17所示，4个内置栅极电阻沟槽各自的埋入栅极电极2b具有恒定的电阻沟槽深度Dr。此外，图17示出3个内置栅极电阻沟槽8，但实际上存在4个。

如图17所示，在4个内置栅极电阻沟槽8的每一者处，沟槽电极8b的第1主面侧的表面具有电阻表面宽度Wt，沟槽电极8b的第2主面侧的底面具有电阻底面宽度Wb。电阻表面宽度Wt为第1形成宽度，电阻底面宽度Wb为第2形成宽度。

在实施方式1～实施方式10中以沟槽电极8b为长方体构造为前提，但在实施方式11中，设想的是在形成内置栅极电阻沟槽8用的沟槽时，形成随着向下方而向内侧倾斜的锥面的情况。

在实施方式11中，考虑到形成锥面的情况，以电阻表面宽度Wt与电阻底面宽度Wb的差值(Wt-Wb)满足下式(2)的方式形成沟槽电极8b。

(Wt-Wb)≤Wt/10…(2)

图17所示的构造在M个内置栅极电阻沟槽8之间是共通的。因此，就实施方式11的半导体装置111而言，在M个内置栅极电阻沟槽8的每一者处，沟槽电极8b具有恒定的电阻沟槽深度Dr，沟槽电极8b的表面具有电阻表面宽度Wt，沟槽电极8b的底面具有电阻底面宽度Wb。而且，电阻表面宽度Wt及电阻底面宽度Wb满足上述式(2)。此外，在实施方式11中，与实施方式1相同地为{M＝K＝4}。

就实施方式11的半导体装置111而言，其特征在于，在4个内置栅极电阻沟槽8的每一者处，电阻表面宽度Wt及电阻底面宽度Wb满足上述式(2)。

满足式(2)的内置栅极电阻沟槽8用的沟槽例如能够使用各向异性的干蚀刻来实现。

此外，由于沟槽绝缘膜8a的膜厚充分薄，因此能够将内置栅极电阻沟槽8的表面的形成宽度设为电阻表面宽度Wt、将内置栅极电阻沟槽8的底面的形成宽度设为电阻底面宽度Wb来应用式(2)。即，能够在内置栅极电阻沟槽8及沟槽电极8b之间将与式(2)相关的参数{Wt，Wb}视为相同。

在实施方式11中，1个单位的内置栅极电阻单元7的电阻值R0具有使用上述参数{Lr，K，Wt，Wb，Dr}而满足下式(3)的特性。

R0∝Lr/(K×Sr2)…(3)

此外，在式(3)中为{Sr2＝Dr×(Wt+Wb)/2}，Sr2为YZ平面中的梯形的剖面面积。

根据式(3)，1个单位的内置栅极电阻单元7的电阻值R0与剖面面积Sr2成反比。在形成内置栅极电阻沟槽8用的沟槽时，在蚀刻时在内侧产生锥形角，相应地电阻底面宽度Wb具有比电阻表面宽度Wt短的倾向。

另一方面，无论是式(1)中的矩形的剖面面积Sr，还是式(3)中的梯形的剖面面积Sr2，只要能够使剖面面积Sr和剖面面积Sr2接近恒定值，就能够将由式(1)及式(3)得到的电阻值R0的波动抑制为最小限度。

因此，通过设置满足式(2)的内置栅极电阻沟槽8，能够将应用式(3)得到的电阻值R0的波动抑制为最小限度。

实施方式11的半导体装置111以满足式(2)的方式，设定了与4个内置栅极电阻沟槽8各自相关的电阻表面宽度Wt及电阻底面宽度Wb，因此能够将由式(3)表示的电阻值R0的波动抑制为最小限度。

<制造方法>

实施方式1～实施方式11的半导体装置101～111能够通过以下步骤(a)～(c)来制造。

步骤(a)…决定M个内置栅极电阻沟槽8中的作为实际使用内置栅极电阻沟槽起作用的个数K。

步骤(b)…决定K个实际使用内置栅极电阻沟槽各自的接触部间距离Lr。

步骤(c)…以满足由上述步骤(a)决定的个数K、由上述步骤(b)决定的K个实际使用内置栅极电阻沟槽各自的接触部间距离Lr的方式，形成半导体装置101～111中的一个半导体装置。

步骤(c)是以满足上述步骤(a)及上述步骤(b)的决定内容的方式，形成半导体装置101～111的任意者的步骤。

此外，接触部间距离Lr可以在K个实际使用内置栅极电阻沟槽间设定为相同的长度，也可以在K个实际使用内置栅极电阻沟槽间中的至少一部分设定为不同的长度。

实施方式1～实施方式11中的半导体装置的制造方法通过执行上述步骤(a)～(c)，从而能够基于实际使用内置栅极电阻沟槽的个数K、接触部间距离Lr，比较简单地对半导体装置101～111中的任意半导体装置的内置栅极电阻区域5的电阻值进行调整。

并且，步骤(c)包含以下步骤(c-1)。

(c-1)使用CVD法，在半导体基板11的第1主面之上以0.1μm～0.8μm左右的膜厚形成层间绝缘膜10。

此外，作为成为层间绝缘膜10的CVD膜，想到TEOS氧化膜、BPTEOS氧化膜、PSG膜、BPSG膜、氧化铝及氧化铪中的至少一个。将它们作为构成材料的CVD膜如上所述具有应力抑制特性。

半导体装置的制造方法的步骤(c)包含步骤(c-1)，因此在实施方式1～实施方式11中，能够对由层间绝缘膜10引起的各内置栅极电阻单元7的电阻特性的变动进行抑制。

此外，在步骤(c-1)中，也可以形成上述构成材料之外的CVD膜。但是，条件是所形成的层间绝缘膜10具有上述应力抑制特性。

<其它>

以上，示出了实施方式1～实施方式11，但不限于上述实施方式的构造，可以进行各种扩展。

例如，在上述实施方式中，作为第1导电型示出了n型，作为第2导电型示出了p型，但也可以将第1导电型设为p型，将第2导电型设为n型。

作为绝缘栅构造的开关元件示出了IGBT 50，但除了IGBT 50之外能够应用MOSFET、RC-IGBT等功率器件。另外，在上述实施方式中，示出了沟槽型的IGBT 50，但也可以使用平面型的IGBT等平面型的开关元件。

另外，作为半导体基板11能够应用耐压等级的半导体基板、FZ基板、MCZ基板及外延基板等各种基板。此外，FZ基板为通过FZ(Floating Zone)法制造的半导体基板，MCZ基板为通过MCZ(Magnetic field applied Czochralski)法制造的半导体基板，外延基板为使用外延生长法制造的半导体基板。

此外，本发明可以在其发明的范围内将各实施方式自由地组合，对各实施方式适当进行变形、省略。

标号的说明

1单元区域，2沟槽栅极，2a栅极绝缘膜，2b埋入栅极电极，3、3B～3D栅极配线，3P外周配线区域，4、4B、4C栅极焊盘，4M焊盘主要区域，5内置栅极电阻区域，6末端区域，7、71～74内置栅极电阻单元，11半导体基板，12内置栅极电阻测定焊盘，13、13B阱层，14阻挡层，8、85、86内置栅极电阻沟槽，8a沟槽绝缘膜，8b沟槽电极，8X不使用内置栅极电阻沟槽，9内置栅极电阻接触部，9L、9L1、9L2配线用接触部，9P、9P1、9P2焊盘用接触部，30～32、30I配线侧接触区域，40～42、40I焊盘侧接触区域，101～111、101A～101C半导体装置。