一种封装基板、半导体器件及电子设备

本申请是分案申请，原申请的申请号是202110327232.8，原申请日是2021年03月26日，原申请的全部内容通过引用结合在本申请中。

技术领域

本申请涉及电子设备技术领域，尤其涉及到一种封装基板、半导体器件及电子设备。

背景技术

随着计算机技术和通讯技术的发展，一些通讯设备、服务器以及计算机等电子设备的处理器与内存芯片之间的数据交换速度不断提高，这对内存总线位宽、存储密度等要求也不断提高，同时对芯片的封装技术也提出了相应的挑战。对于芯片的封装基板的引脚排布来说，主要存在两方面的要求，其中一方面是尽量减小引脚之间的电磁串扰，另一方面是尽量减小芯片的封装面积，也即实现引脚的高密度排布，然而，增大引脚排布密度又难免会引起电磁串扰的增加。基于此，如何使封装基板的引脚实现低串扰、高密度的排布方式，是目前亟待解决的技术问题。

发明内容

本申请提供了一种封装基板、半导体器件及电子设备，用以降低芯片引脚之间的串扰，并通过提高引脚的排布密度来减小封装面积，进而降低半导体器件的开发成本。

第一方面，本申请提供了一种封装基板，该封装基板包括基板本体和设置在基板本体上的多个单元区域。单元区域可以包括两个第一焊球结构，每个第一焊球结构可包括六个第一焊球，该六个第一焊球可两两一行排列为相互平行的三行焊球，分别为第一行焊球、第二行焊球及第三行焊球，其中，第一行焊球和第二行焊球中的四个第一焊球可分别位于一个平行四边形的四个顶点，第二行焊球和第三行焊球中的四个第一焊球可分别位于另一个平行四边形的四个顶点，这时，第二行焊球中的两个第一焊球的连线即为两个平行四边形的公共边，两个平行四边形关于第二行焊球呈轴对称设置。

上述方案中，单元区域中第一焊球结构包含的六个第一焊球呈双平行四边形的排布方式，不仅有利于降低第一焊球之间的串扰，另外还可以提高第一焊球的排布密度，从而能够减小封装面积，进而可以降低半导体器件的开发成本。

具体设置时，每个单元区域中，两个第一焊球结构可以相对设置，且两个第一焊球结构的第二行焊球可以共线设置，这样有利于节省每个单元区域的占用空间，从而减小封装面积。

在一些可能的实施方案中，第一焊球结构中的六个第一焊球可以分别为两个差分信号焊球和四个单端信号焊球，其中，两个差分信号焊球为一对差分信号焊球。具体设置时，两个差分信号焊球可以位于第二行焊球中，也就是说，两个差分信号焊球的连线所构成的边为两个平行四边形的公共边，四个单端信号焊球则分别设置在第一行焊球和第三行焊球中。基于两个平行四边形的对称结构，第一行焊球中的两个单端焊球与第三行焊球中的两个单端焊球在一对差分信号焊球的两侧呈对称分布，由于一对差分信号焊球的两个信号振幅相等、相位相反，因此这对差分信号焊球与单端信号焊球的影响可以相互抵消，从而可以降低差分信号对单端信号的电磁干扰。

在一些可能的实施方案中，第一焊球结构的周围可以设置有接地焊球，以降低临近设置的各个第一焊球结构之间的相互串扰。

其中，第一焊球结构周围设置的接地焊球的数量可以为多个，从而可以在第一焊球结构的周侧形成回流地，进而可以降低与其它第一焊球结构之间的电磁干扰。

具体设置时，每个第一焊球结构周围设置的接地焊球的数量可以为11个，沿第一焊球结构的周侧，依次排布的11个接地焊球的连线可以形成为九边形，这种排布方式可以使得每个单端信号焊球的周围都可以排布较多的接地焊球，从而能够有效降低信号间的电磁串扰。

在一些可能的实施方案中，第一焊球结构可以包括第一侧、第二侧、第三侧及第四侧，其中，第一侧为第一焊球结构远离通过单元区域中另一个第一焊球结构的一侧，第二侧与第一侧位置相对，第三侧和第四侧均位于第一侧与第二侧之间，且第三侧与第四侧位置相对。在第一焊球结构的第一侧，多个接地焊球的连线可形成为锯齿形；在第一焊球结构的第二侧，多个接地焊球的连线可形成为梯形；在第一焊球结构的第三侧和第四侧，多个接地焊球的连线分别为直线形。这种排布方式与第一焊球结构的双平行四边形的排布形式能够较好地匹配，使得11个接地焊球可以紧邻在单端信号焊球的外侧，从而可以节约接地焊球的排布面积，进而可以减小封装面积。

在每个单元区域中，两个第一焊球结构可以共用各自第二侧的多个接地焊球，这样可以在不影响信号抗干扰能力的前提下，减小接地焊球的设置数量，进而可以节约接地焊球的排布面积。

在一些可能的实施方案中，行向相邻的两个单元区域在位置上沿列所在的方向错位设置，分别位于行向相邻的两个单元区域内且相邻的两个第一焊球结构各自的第一侧具有重合部分，行向相邻的两个单元区域可共用重合部分内的多个接地焊球，采用这种方式可以在不影响信号抗干扰能力的前提下，减小接地焊球的设置数量。

在一些可能的实施方案中，列向相邻的两个单元区域可以对称设置，分别位于列向相邻的两个单元区域内且对称的两个第一焊球结构中，其中一个第一焊球结构的第三侧与另外一个第一焊球结构的第四侧重合，且该两个第一焊球结构的重合一侧可以共用多个接地焊球。类似地，这种排布方式也可以在不影响信号抗干扰能力的前提下，减小接地焊球的设置数量。

第二方面，本申请还提供了一种半导体器件，该半导体器件可包括芯片以及前述任一可能的实施方案中的封装基板，芯片设置在封装基板上，且芯片上的信号管脚与封装基板上的多个第一焊球电性连接。采用封装基板上的焊球排布方式不仅可以降低信号间的电磁串扰，另外还可以提高焊球的排布密度，从而能够减小封装面积，进而可以降低半导体器件的开发成本。

在一些可能的实施方案中，芯片具体可以为中央处理器，中央处理器配置有多个内存通道，内存通道包括多个字节单位，每个字节单位对应一个单元区域，单元区域中的第一焊球可用于传输对应的字节单位的数据信号。

第三方面，本申请还提供了一种电子设备，该电子设备可包括电路板以及前述方案中的半导体器件，半导体器件设置于电路板上，电路板上设置有用于与半导体器件连接的信号管脚，以使得半导体器件可以通过信号管脚及电路板上的走线与其它器件连接，进而实现芯片与外部电路的连接。

附图说明

图1为本申请实施例提供的电子设备的局部结构示意图；

图2为本申请实施例提供的封装基板的结构示意图；

图3为本申请实施例提供的封装基板上的第一焊球的一种排布结构示意图；

图4为本申请实施例提供的封装基板上的焊球的另一种排布结构示意图；

图5为本申请实施例提供的封装基板上的单元区域的排布结构示意图；

图6为本申请实施例提供的CPU DDR接口的硬件架构示意图；

图7为本申请实施例提供的CPU DDR的接口示意图。

附图标记：

100-电路板；200-半导体器件；10-封装基板；20-芯片；30-散热基板；40-填充胶；

11-基板本体；12-第一焊球结构；13-第一焊球；1201-第一行焊球；1202-第二行焊球；

1203-第三行焊球；14-单元区域；15-差分信号焊球；

16、16a、16b、16c、16d-单端信号焊球；17-接地焊球；21-CPU；22-DDR通道；

23-字节单位。

具体实施方式

为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。需要说明的是，在本申请的描述中“至少一个”是指一个或多个，其中，多个是指两个或两个以上。鉴于此，本发明实施例中也可以将“多个”理解为“至少两个”。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，字符“/”，如无特殊说明，一般表示前后关联对象是一种“或”的关系。另外，需要理解的是，在本申请的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。

在本说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其它一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其它方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其它方式另外特别强调。

参考图1所示，图1为本申请实施例提供的电子设备的局部结构示意图。该电子设备可以为现有技术中的通讯设备、服务器、超级计算机或者路由器、交换机等设备。电子设备可以包括电路板100以及设置在电路板100上的半导体器件200。其中，半导体器件200可包括封装基板10和芯片20，封装基板10作为芯片20封装的载体，可以为芯片20提供电连接、保护、支撑、散热、组装等功效。在进行半导体芯片封装时，可以将芯片20放置在封装基板10上，并将芯片20上的所有引脚通过金线键合或倒装芯片技术连接到封装基板10的焊球或焊盘上。

为了提高对芯片20的散热效果，芯片20背离封装基板10的一侧还可以设置有散热基板30，芯片20工作时产生的热量可以分别通过下侧的封装基板10和上侧的散热基板30散发至外界。在封装基板10与散热基板30之间还可以设置有填充胶40，填充胶40一方面可用来包裹芯片20，减小外界的灰尘、杂质等对芯片20性能的不良影响，另一方面还可以将封装基板10、散热基板30及芯片20等部件粘接为一体，从而提高半导体器件200的结构牢靠性。

半导体器件200可通过焊接等方式固定在电路板100上，电路板100上可以设置用于与半导体器件200连接的信号管脚，半导体器件200上的外部引脚可与这些信号管脚电性连接，进而依次通过信号管脚和电路板100上的走线与其它器件相连接，以此实现内部芯片20与外部电路的连接。

半导体封装技术的好坏会直接影响到芯片20的性能以及与之连接的电路板100的设计和制造，衡量半导体封装技术性能的一个重要指标是芯片20面积与封装面积之比，这个比值越小说明封装面积越大，也即说明半导体器件200的尺寸越大，半导体器件200的尺寸增大会导致器件200制造良率下降、电路板100焊接风险上升，另外还会增大产品的制作成本及可靠性风险。相反地，芯片20面积与封装面积的比值越接近1则表示封装面积越小，这样半导体器件200的制造良率也就越高，制作成本也可以相应降低。封装基板10上引脚的排布密度是影响封装面积的重要因素，若要减小封装面积，则需要增加引脚的排布密度。但是，从另一方面来说，引脚的排布密度过大将引起引脚之间的电磁串扰，从而影响芯片的性能。

针对这个问题，本申请提供了一种封装基板，该封装基板可以降低引脚之间的串扰，并且可以通过对引脚的合理排布提高引脚的利用率，从而能够减小封装面积，降低半导体器件的开发成本。下面结合附图对本申请实施例提供的封装基板进行具体说明。

图2为本申请实施例提供的封装基板的结构示意图。参考图2所示，封装基板10可以包括基板本体11以及设置在基板本体11上的多个第一焊球结构12，每个第一焊球结构12可包括六个第一焊球13，六个第一焊球13可以两两一行排列为第一行焊球1201、第二行焊球1202和第三行焊球1203，第一行焊球1201、第二行焊球1202与第三行焊球1203相互平行。其中，第一行焊球1201与第二行焊球1202中的四个第一焊球13可以分别位于一个平行四边形的四个顶点，第二行焊球1202与第三行焊球1203中的四个第一焊球13可以分别位于另一个平行四边形的四个顶点。可以理解的，第二行焊球1202中的两个第一焊球13的连线即为两个平行四边形的公共边，两个平行四边形可关于该公共边呈轴对称设置，这时两个共边设置的两个平行四边形即可以拼接为一个燕尾形。因此，在本申请实施例中，第一焊球结构12中的六个第一焊球13也可以理解为分别设置于燕尾形的六个顶点位置，上述公共边即为燕尾形的中轴线。

需要说明的是，在图2以及以下各附图中，连接于各焊球之间的虚线仅用于示意各个焊球的位置关系，其并不存在于封装基板的具体结构当中，因此不对封装基板的具体结构构成限定。

具体设计时，两个平行四边形的内角可以存在多种选择，本申请对此不作限制。示例性地，两个平行四边形的四个内角α1、α2、α3、α4可以分别为60°、120°、60°、120°。

在一些实施例中，封装基板10可以是用于封装半导体芯片的基板，半导体芯片的引脚可以通过引线连接至封装基板10上的多个第一焊球13，因此，上述多个第一焊球结构12的第一焊球13也可以理解为封装基板10的引脚。

图3为本申请实施例提供的封装基板上的第一焊球的一种排布结构示意图。参考图3所示，在本申请实施例中，相邻的两个第一焊球结构12可以形成一个具有几何排布形状的单元区域14，多个单元区域14即形成了封装基板的引脚区域。在每个单元区域14中，两个第一焊球结构12可以相对设置，且两个第一焊球结构12的中轴线共线。

作为一个示例，上述每个单元区域14可以对应单个字节单位的数据信号，或者说，两个第一焊球结构12包括的第一焊球13分别由于传输与单个字节单位的数据信号。每个字节单位通常可包括四个差分信号和八个单端信号，四个差分信号又可分为两对差分信号。其中，每对差分信号的两个信号的振幅相等、相位相反。

第一焊球结构12中的六个第一焊球13可以包括两个差分信号焊球15和四个单端信号焊球16，其中，两个差分信号焊球15为一对差分信号焊球15。可以理解的，在每个单元区域14中，两个第一焊球结构12的两对差分信号焊球15可对应单个字节单位中的两对差分信号，八个单端信号焊球16可对应单个字节单位中的八个单端信号。

继续参考图3，在第一焊球结构12中，两个差分信号焊球15可以设置于燕尾形的中轴线上，也就是说，两个差分信号焊球15的连线所构成的边为两个平行四边形的公共边。四个单端信号焊球16分别设置在燕尾形的另外四个顶点，其中两个单端信号焊球16与两个差分信号焊球15组成一个平行四边形，另外两个单端信号焊球16与两个差分信号焊球15组成另一个平行四边形。

基于燕尾形的对称结构，第一焊球结构12中的单端信号焊球16a、16b在一对差分信号焊球15的两侧呈对称分布，由于一对差分信号的两个信号振幅相等、相位相反，因此这对差分信号焊球15与单端信号焊球16a、16b的影响可以相互抵消，从而可以降低差分信号对单端信号的电磁串扰。类似地，第一焊球结构12中的单端信号焊球16c、16d在一对差分信号焊球15的两侧也呈对称分布，因此差分信号焊球15与单端信号焊球16c、16d的影响也可以相互抵消，从而可以降低差分信号对单端信号的电磁串扰。

另外，从图3中可以看出，本申请实施例中，每个单端信号焊球16的周边只有一个与其相邻的单端信号焊球16，也即每个单端信号焊球16周边设置的单端信号焊球16的数量很少，因此能够降低单端信号焊球16之间的电磁串扰。

图4为本申请实施例提供的封装基板上的焊球的另一种排布结构示意图。参考图4所示，在本申请实施例中，第一焊球结构12的周围还可以设置有接地焊球17，接地焊球17的数量可以为多个，以便于在第一焊球结构12的周侧形成回流地，从而降低与其它焊球之间的电磁干扰。

在一些实施例中，第一焊球结构12的周围可以设置有11个接地焊球17。其中，在第一焊球结构12远离同个单元区域14内的另一个第一焊球结构12的第一侧121，排布有三个接地焊球17，该侧的三个接地焊球14分别位于等腰角形的三个顶点，且角形的两个腰分别与两个平行四边形朝向第一侧121的侧边平行；在与第一侧121位置相对的第二侧122，排布有两个接地焊球17，该侧的两个接地焊球17的连线与燕尾形的中轴线正交设置；在与第一侧121相邻的第三侧123及第四侧124，分别排布有三个接地焊球17，第三侧的三个接地焊球17的连线呈直线排布，且三个接地焊球17的连线与燕尾形的中轴线平行设置，以及，第四侧124的三个接地焊球17的连线也呈直线排布，且三个接地焊球17的连线与燕尾形的中轴线平行设置。

可以理解的是，在第三侧123的三个接地焊球17中，最靠近第一侧121的接地焊球17也可以认为其同时位于第一侧121，在第四侧124的三个接地焊球中，最靠近第一侧121的接地焊球17也可以认为其同时位于第一侧121。这样，第一侧121可认为排布有五个接地焊球17，五个接地焊球17的连线呈四条边的锯齿形排布。类似地，在第三侧123的三个接地焊球17中，最靠近第二侧122的接地焊球17也可以认为其同时位于第二侧122，第四侧124的三个接地焊球17中，最靠近第二侧122的接地焊球17也可以认为其同时位于第二侧122，这样，第二侧122可认为排布有四个接地焊球17，四个接地焊球17的连线呈等腰梯形排布。也就是说，在本实施例中，第一焊球结构12周围设置的11个接地焊球的连线呈现为九边形，这种排布方式能够较好地与第一焊球结构12的燕尾形排布形式相匹配，使得11个接地焊球17可以紧邻在单端信号焊球16的外侧，从而可以节约接地焊球17的排布面积，进而使得封装基板上能够容纳更多的焊球。

另外，接地焊球17在第一焊球结构12周围呈九边形的排布方式，可以使得每个单端信号焊球16的周围都可以排布较多的接地焊球17，例如，在图3所示的实施例中，每个单端信号焊球16周边至少可以设置三个接地焊球17，从而能够有效降低信号间的电磁干扰。

在每个单元区域14中，两个第一焊球结构12之间可以共用接地焊球17，例如，左侧的第一焊球结构12与右侧的第一焊球结构12可以共用两者之间的两个接地焊球17，也即位于第一焊球结构12的第二侧的两个接地焊球17，从而可以在不影响信号抗干扰能力的前提下，减少接地焊球17的排布数量，进而可以节约接地焊球17的排布面积以及封装基板的制作成本。

具体设置时，本申请实施例对焊球之间的间距不做限定，具体可以根据实际使用需求进行设计。在一些实施例中，相邻焊球之间的间距可以在0.8mm～1.2mm之间。示例性地，相邻焊球之间的间距可以取值为0.8mm，0.9mm，1mm，1.1mm，1.2mm，等等。

图5为本申请实施例提供的封装基板上的单元区域的排布结构示意图。一并参考图4和图5所示，在本申请实施例中，单元区域14可以横向或者纵向组合延伸，从而形成封装基板的引脚区域。由图5中可以看出，单元区域14的左侧和右侧均为锯齿形侧边，单元区域14的上侧和下侧均为直线形侧边，在具体设计时，行向相邻的两个单元区域14在列所在的方向可以错位设置，对于分别位于行向相邻的两个单元区域14内且相邻的两个第一焊球结构12，这两个第一焊球结构12各自的第一侧121具有重合部分，行向相邻的两个单元区域14可共用位于重合部分内的多个接地焊球17。也即，左侧单元区域14a的右侧锯齿形侧边与右侧单元区域14b的左侧锯齿形侧边可以相互吻合，左侧单元区域4a内靠近右侧设置的第一焊球结构12与右侧单元区域14b内靠近左侧设置的第一焊球结构12可共用重合部分的三个接地焊球17，这样一方面可以节约接地焊球17的排布面积，另一方面左右两个单元区域14还可以共用部分接地焊球17，从而可以在不影响信号抗干扰能力的前提下，减少接地焊球17的排布数量。

此外，列向相邻的两个单元区域14可以对称设置，分别位于列向相邻的两个单元区域14内且对称的两个第一焊球结构12中，其中一个第一焊球结构12的第三侧123与另一个第一焊球结构12的第四侧124重合，且可以共用重合一侧的多个接地焊球17。例如图5中所示的单元区域14a与单元区域14c，上侧单元区域14a的下侧(第四侧)直线形侧边与下侧单元区域14c的上侧(第三侧)直线形侧边可以重合单元区域14a与单元区域14c可共用重合侧的三个接地焊球17。类似地，这种排布方式不仅可以节约接地焊球17的排布面积，还可以使上下两个单元区域14共用部分接地焊球17，从而可以在不影响信号抗干扰能力的前提下，减少接地焊球17的排布数量。

值得一提的是，本申请实施例提供的封装基板可用于与中央处理器(centralprocessing unit，CPU)芯片匹配。换句话说，本申请实施例中的封装基板可用于封装CPU。下面对封装基板与CPU的具体匹配方式进行说明。

图6为本申请实施例提供的CPU双倍速率同步动态随机存储器(doubledata ratesynchronous dynamic random access memory，DDR SDRAM)接口的硬件架构示意图。参考图6所示，CPU侧通常包括多个DDR通道(Channel)，每个DDR通道可以驱动连接一根或多根内存条，例如双列直插式存储模块(dual-inline-memory-modules，DIMM)。其中，上述通道可以指CPU配置的内存通道，一个通道的内存带宽通常为32bit或64bit。

示例性地，该CPU可以包括六个DDR通道，分别为Channel 0、Channel 1、Channel2、Channel 3、Channel 4、Channel 5，其中，Channel 0可以连接DIMM 00、DIMM 01两根内存条，Channel 1可以连接DIMM 10、DIMM 11两根内存条，Channel 2可以连接DIMM 20、DIMM21两根内存条，Channel 3可以连接DIMM 30、DIMM 31两根内存条，Channel 4可以连接DIMM40、DIMM 41两根内存条，Channel 5可以连接DIMM 50、DIMM 51两根内存条。应当理解的是，本申请实施例中的CPU不仅限于图1中所示的架构，CPU的通道数量以及每个通道对应连接的内存条数量可以根据实际需要进行设置，此处不再进行过多赘述。

图7为本申请实施例提供的CPU DDR的接口示意图。一并参考图6和图7，CPU 21侧的DDR通道22可以包括多个8bit组成的字节单位23，可以理解的，当DDR通道22的内存带宽为32bit时，DDR通道22可以包括四个字节单位23；当DDR通道22的内存带宽为64bit时，DDR通道22可以包括八个字节单位23。图6所示的实施例以DDR通道22的内存带宽为64bit为例进行说明。

在本实施例中，每个字节单位23可以对应前述的一个单元区域14，也即，每个字节单位23可以对应两个第一焊球结构12。对于内存带宽为64bit的DDR通道22，每个DDR通道22对应八个单元区域14，八个单元区域14可以按照图4中所示的4*2(4指八个单元区域14的排布行数，2指八个单元区域14的排布列数)的排布方式进行排布，也可以以2*4的排布方式进行排布，或者也可以以同行或者同列的方式进行排布，具体可以根据封装基板上的空间划分进行设置，本申请对此不做限定。

实验表明，采用本申请实施例提供的封装基板对CPU进行封装，利用第一焊球结构12燕尾形的引脚布图方案，DDR数据信号间的电磁串扰可低至-33.6dB。另外，倘若定义采用常规的梯形排布方式的单元区域的使用面积为1的话，本申请实施例采用燕尾形的排布方式的单元区域14的使用面积大概为0.95左右，因此可以有效减小封装面积。

因此，本申请实施例提供的封装基板采用燕尾形的引脚布图方案，不仅可以降低DDR数据信号之间的电磁串扰，支持CPU支撑更高的DDR运行速率，并且可以提高封装基板上引脚的利用率，从而能够有效减小封装面积，进而有利于降低半导体器件的开发成本。

以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。