具有增强型底部板极的集成隔离电容器

本申请案主张在2021年8月18日申请且标题为“用于增强电流隔离电容器的性能的底部板极电场优化(Bottom Plate Electric Field Optimization for EnhancedPerformance of a Galvanic Isolation Capacitor)”的序列号为63/234,388的美国临时专利申请案的优先权及权益，所述美国申请案的内容特此以引用方式完全并入。

技术领域

背景技术

电子装置可具有处于多个电压域中的电路及/或组件，例如处于低电压域中的低电压逻辑电路系统、处于第二高电压域中的通信驱动器电路。在正常操作中，高电压数字隔离器在不同电压域之间提供通信通道，同时保护低电压电路，以免装置因高电压域上的有害电流或电压而降级。在用于单裸片加强(SDR)隔离的电流隔离电容器系统中，隔离能力可能受在电容器板极附近的电介质击穿的限制，所述电介质击穿在峰值电场(Epk)超过或接近周围电介质的介电强度时发生。

发明内容

一方面，一种电子装置包含半导体层、所述半导体层之上的多层级金属化结构、电容器及导电屏蔽件。所述多层级金属化结构具有第一区、第二区、所述半导体层上的金属前层级及所述金属前层级之上的金属化结构层级。所述金属前层级及所述金属化结构层级在正交的第一与第二方向的相应平面中延伸且沿着正交于所述第一及第二方向的第三方向布置成堆叠。金属化结构层级包含第一金属化结构层级及第二金属化结构层级。所述电容器在所述多层级金属化结构的所述第一区中且具有形成所述第一及第二金属化结构层级中的相应第一及第二电容器板极的第一及第二端子。所述第一端子在所述第一及第二方向上与所述第二端子重叠达1.0μm到6.0μm的重叠距离。导电屏蔽件在所述第一与第二区之间且耦合到所述半导体层。所述导电屏蔽件在至少部分围绕所述第一区的所述相应金属化结构层级中具有互连金属线及通路。所述导电屏蔽件包含围绕所述第一金属化结构层级中的所述第一端子的第一金属线，且所述第一金属线与所述第一端子间隔开0.5μm到1.0μm的间隙距离。

在另一方面中，一种经封装电子装置包含：半导体裸片，其具有在半导体层之上的多层级金属化结构、电容器及导电屏蔽件；及电连接件；封装结构；以及导电引线。所述多层级金属化结构具有第一区、第二区、所述半导体层上的金属前层级及所述金属前层级之上的金属化结构。所述金属前层级及所述金属化结构层级在正交的第一与第二方向的相应平面中延伸且沿着正交于所述第一及第二方向的第三方向布置成堆叠。金属化结构层级包含第一金属化结构层级及第二金属化结构层级。所述电容器在所述多层级金属化结构的所述第一区中且具有形成所述第一及第二金属化结构层级中的相应第一及第二电容器板极的第一及第二端子。所述第一端子在所述第一及第二方向上与所述第二端子重叠达1.0μm到6.0μm的重叠距离。导电屏蔽件在所述第一与第二区之间且耦合到所述半导体层。所述导电屏蔽件在至少部分围绕所述第一区的所述相应金属化结构层级中具有互连金属线及通路。所述导电屏蔽件包含围绕所述第一金属化结构层级中的所述第一端子的第一金属线，且所述第一金属线与所述第一端子间隔开0.5μm到1.0μm的间隙距离。所述电连接件具有焊接或接合到所述第二端子的经暴露侧的端，所述封装结构围封所述半导体裸片及所述电连接件，且所述导电引线沿着所述封装结构的一或多个侧暴露。

在另一方面中，一种方法包含形成：半导体层之上的多层级金属化结构，其中多层级金属化结构在半导体层之上；电容器；以及导电屏蔽件。所述多层级金属化结构具有第一区、第二区、所述半导体层上的金属前层级及所述金属前层级之上的金属化结构。所述金属前层级及所述金属化结构层级在正交的第一与第二方向的相应平面中延伸且沿着正交于所述第一及第二方向的第三方向布置成堆叠。金属化结构层级包含第一金属化结构层级及第二金属化结构层级。所述电容器在所述多层级金属化结构的所述第一区中且具有形成所述第一及第二金属化结构层级中的相应第一及第二电容器板极的第一及第二端子。所述第一端子在所述第一及第二方向上与所述第二端子重叠达1.0μm到6.0μm的重叠距离。导电屏蔽件在所述第一与第二区之间且耦合到所述半导体层。所述导电屏蔽件在至少部分围绕所述第一区的所述相应金属化结构层级中具有互连金属线及通路。所述导电屏蔽件包含围绕所述第一金属化结构层级中的所述第一端子的第一金属线，且所述第一金属线与所述第一端子间隔开0.5μm到1.0μm的间隙距离。所述方法还包含：将包含所述半导体层及所述多层级金属化结构的半导体裸片与晶片分离；形成到所述电容器的所述第二端子的电连接件；以及将所述半导体裸片及所述电连接件围封于封装结构中，其中导电引线沿着所述封装结构的一或多个侧暴露。

附图说明

图1是电子装置的隔离部分的局部剖面侧视图，其中第一区中的隔离电容器在半导体层上方的多层级金属化结构中被导电屏蔽件围绕。

图1A是沿着图1的电子装置中的线1A-1A截取的局部剖面俯视平面图。

图1B是沿着图1的电子装置中的线1B-1B截取的局部剖面俯视平面图。

图1C是沿着图1的电子装置中的线1C-1C截取的局部剖面俯视平面图。

图1D是电子装置的有源区的局部剖面侧视图。

图2A是包含图1到1D的装置上的高电压电容器及第一及第二额外半导体裸片上的高电压电容器的经封装电子装置的一个实例的示意图。

图2B是具有图1到1D的装置上的高电压电容器的经封装电子装置的另一实例的示意图。

图2C是包含第一及第二额外半导体裸片上的高电压电容器的经封装电子装置的另一实例的示意图。

图3是制造经封装电子装置的方法的流程图。

图4到23是经受根据图3的方法的金属化结构制造处理的图1到1D的装置的局部剖面侧视图。

图24是展示在经受线接合之后具有经附接的半导体裸片的引线框的部分的局部俯视平面图。

图25是经封装电子装置的透视图。

图26是针对各种底部板极与顶部板极重叠量情况的随底部板极到集成法拉第(Faraday)屏蔽件的接地环的距离而变化的底部板极电场与顶部板极电场比的曲线图。

具体实施方式

在图式中，相似参考元件符号自始至终指代相似的元件，且各个特征不一定是按比例绘制的。而且，术语“耦合(couple/couples)”包含间接或直接电或机械连接或其组合。举例来说，如果第一装置耦合到第二装置或与第二装置耦合，那么那个连接可为通过直接电连接或经由一或多个中介装置及连接通过间接电连接。下文在功能上下文中描述各种电路、系统及/或组件的一或多个操作特性，所述功能在一些情况下在电路系统被供电且进行操作时由各种结构的配置及/或互连产生。

首先参考图1到1D，图1展示具有半导体层101的电子装置100的局部剖面侧视图，图1A到1C展示沿着图1中的相应线1A-1A、1B-1B及1C-1C截取的电子装置100的部分的相应俯视截面图，且图1D展示在半导体层101上或中形成有晶体管T1及T2的电子装置100的有源区的局部剖面侧视图。在一个实例中，半导体层101是或包含在半导体层101的顶侧上或中形成有隔离结构(例如浅沟槽隔离或STI结构)的p型半导体材料。在一个实例中，半导体层101是硅层、硅锗层、绝缘体上硅(SOI)结构或具有半导体材料的另一层或另外的层。在一些实例中，半导体层101可为半导体晶片(例如处理晶片)或晶片之上的半导体层，例如处理晶片之上的外延层。在各个实例中，半导体层101可称为半导体衬底。

电子装置100包含安置于半导体层101的顶侧之上(例如，安置于所述顶侧上且直接接触所述顶侧)的多层级金属化结构103。另外，电子装置100包含多层级金属化结构103中的电容器104及导电屏蔽件105。多层级金属化结构103具有第一区196、第二区198、半导体层101上的金属前层级110及金属前层级110之上的金属化结构层级120、130、140、150、160、170及180。金属前层级110及金属化结构层级120、130、140、150、160、170、180在相应正交的第一及第二方向X、Y的相应平面中延伸且沿着正交于第一及第二方向X及Y的第三方向Z布置成堆叠。

如下文进一步论述，电容器104在多层级金属化结构103的第一区196中，且导电屏蔽件105由多层级金属化结构的互连金属线及沟槽触点及通路形成以在第一区196及电容器104周围提供法拉第笼。导电屏蔽件105将第一区196与多层级金属化结构103的外第二区198分离。如图1D中展示，在一个实施方案中，电子装置100还包含另一电路系统(例如低电压逻辑电路)，例如形成于多层级金属化结构103的外第二区198下方的半导体层101上及/或中的晶体管T1及T2。图1中的电容器104包含与半导体层101间隔开距离107(例如2.8μm)的第一(例如下或底部)端子106(例如第一电容器板极)。电容器104还包含第二(例如上或顶部)端子108(例如第二电容器板极)。在图1C中展示的一个实例中，导电屏蔽件105包含构成金属层中的一者中的间隙，且金属布线特征125将第二区的低电压逻辑电路系统连接到电容器104的第一端子106。

在此或另一实例中，电子装置包含两个或更多个隔离电容器104，其例如在第一区196中个别地具有圆形的第一端子106及第二端子108。在其它实例中，第一及第二电容器端子106、108中的一者或两者可具有不同形状。在另一实施方案中，两个电容器104的第一板极106彼此电耦合以形成两个电容器104的系列组合以用到串联连接的电容器104的相应第二端子108的电路连接隔离电子装置100的高及低电压电路。第一端子106及第二端子108大体上彼此平行，尽管这并非是所有可能实施方案的严格要求。另外，第一端子106及第二端子108彼此分离开一距离109(例如17.5到20.5μm)，其中端子106与108之间的电介质材料层形成电容器104。在所说明的实例中，电容器104的第二端子108包含经暴露顶侧192，其允许到第二端子108的接合线或另一连接以电耦合到第二半导体裸片(例如，下文图2)的高电压域端子。

多层级金属化结构103包含金属前层级110及整数N个金属化结构层级，其中N大于2。图1到1D的实例包含N＝7个金属化结构层级。在所说明的实例中，包含若干对金属化结构层级的双堆叠的通路环路以在向有源区及隔离区提供晶体管电路系统以及高电压隔离电容器的集成制造工艺中增加电容器电介质厚度。电子装置100将下文进一步详述的各种特征并入到具有经定制以用于低电压有源电路系统的约12到13μm的厚度的多层级金属化结构103中的集成串联连接的高电压隔离电容器，其中通过具有高达约20μm的经组合电容电介质(例如SiO

金属前层级110包含半导体层101上的金属前电介质(PMD)层111。在一个实例中，PMD层111是或包含具有约1.0μm的厚度的二氧化硅(SiO

如图1及1C中展示，多层级金属化结构103还包含金属前层级110上的初始金属化结构层级120(例如在图1中标记为M1)。金属化结构层级120包含第一层级间电介质(ILD)层121以及多层级金属化结构103的第二部分中的导电金属布线线122(例如铝或铜)及圆柱形布线通路124(例如钨)。金属化结构层级120还包含多层级金属化结构103的第一部分中的金属布线特征125、第一金属线126及金属布线特征125上的布线通路127。第一金属线126在一个实例中是或包含沿着图1中的Z方向具有约0.61μm的厚度的铝金属。另外，金属化结构层级120包含第一金属线126上的第一沟槽通路128。第一ILD层121在PMD层111、金属布线特征125及第一金属线126上延伸。第一金属线126至少部分在金属前沟槽触点118上延伸，且第一沟槽通路128在第一金属线126上延伸。第一沟槽通路128及第一金属线126在第一金属化结构层级120中围绕多层级金属化结构103的第一区的另一部分。第一ILD层121在一个实例中是或包含具有约1.0μm的厚度(例如，沿着图1中的Z方向)的二氧化硅(SiO

如图1C中展示，金属布线特征125在一个实例中从第一区延伸穿过第一金属线126中的间隙G到第一金属化结构层级120的第二区。金属化结构层级120还在电子装置100的所说明部分的外围附近的区119中包含第一沟槽通路128例如以在裸片单切化期间提供裂纹抑制以及提供屏障以防裸片边缘处的外部离子污染进入，尽管这并非是所有可能实施方案的严格要求。图1到1D的实例中的金属化结构层级120及其它金属化结构层级包含是或包含钨的触点114及沟槽触点118，尽管这并非是所有可能实施方案的要求。另外，多层级金属化结构103的第一金属化结构层级120及其它金属化结构层级包含是或包含铝或铜的金属线，尽管这并非是所有可能实施方案的要求。

金属化结构层级130(在图1中标记为M2)在多层级金属化结构103中的金属化结构层级120上延伸。金属化结构层级130包含第二ILD层131以及多层级金属化结构103的第二部分区198中的导电金属线132及圆柱形钨通路134。第二ILD层131在一个实例中是或包含沿着Z具有约1.2μm的厚度的二氧化硅。金属化结构层级130进一步包含至少部分在第一沟槽通路128上的第二金属线136以及在第二金属线136上的第二沟槽通路138。第二金属线136在一个实例中是或包含沿着图1中的Z方向具有约0.61μm的厚度的铝金属。金属化结构层级130还包含电容器104的第一端子106，其在第一及第二方向X及Y上与第二金属线136横向间隔开间隙距离135。间隙距离135在一个实例中是0.5μm到1.0μm。在另一实施方案中，间隙距离135是0.55μm到0.75μm。在本文中，“横向”、“横向地”及类似术语是指在图1中所标记的X-Y平面中的维度或方向，例如平行于半导体层101的顶面。

电容器104的第一端子106至少部分在金属化结构层级130的中央第一部分中的金属布线特征125上的布线通路127之上延伸且接触布线通路127。第二ILD层131在此实例中在第一ILD层121、第二金属线136及第一金属线106上延伸。第二沟槽通路138在第二金属线136上延伸。第二沟槽通路138及第二金属线136围绕金属化结构层级130的第一区196的第二部分。如图1中展示，电容器104的第二端子108包含横向边缘(图1中的左侧及右侧)，且相应第一金属线126及第二金属线136包含沿着第一方向(例如图1到1D中的X方向)与第二端子108的相应横向边缘间隔开相应非零间隔距离137的相对横向边缘。金属化结构层级130还在电子装置100的所说明的部分的外围附近的区119中包含沟槽通路138，尽管这并非是所有可能实施方案的严格要求。

金属化结构层级140(在图1中标记为M3)在金属化结构层级130上延伸且包含第三ILD层141以及多层级金属化结构103的第二区198中的导电金属线142及圆柱形钨通路144。第三ILD层141在一个实例中是或包含沿着Z方向具有约3μm的厚度的二氧化硅。金属化结构层级140进一步包含至少部分在第二沟槽通路138上的第三金属线146以及在第三金属线146上的第三沟槽通路148。第三金属线146在一个实例中是或包含沿着图1中的Z方向具有约1.3μm的厚度的铝金属。第三ILD层141在此实例中在第二ILD层131及第三金属线146上延伸。第三沟槽通路148延伸穿过第三金属线146上的第三ILD层141。第三沟槽通路148及第三金属线146围绕金属化结构层级140的第一区196的部分。如图1中展示，第三金属线146包含沿着X方向与第二端子108的相应横向边缘间隔开非零间隔距离147的横向边缘。导电屏蔽件105包含图1中展示的阶梯形状，其中非零间隔距离147(例如约30μm)大于先前(例如下伏)金属化结构层级130的间隔距离137。金属化结构层级140还在电子装置100的所说明的部分的外围附近的区119中包含沟槽通路148，尽管这并非是所有可能实施方案的严格要求。

金属化结构层级150在金属化结构层级140上延伸且包含第四ILD层151及多层级金属化结构103的第二区198中的堆叠的圆柱形钨通路154。第四ILD层151在一个实例中是或包含沿着Z方向具有约3μm的厚度的二氧化硅。金属化结构层级150进一步包含堆叠于先前沟槽通路148上的第四沟槽通路158。第三金属线146在一个实例中是或包含沿着图1中的Z方向具有约1.3μm的厚度的铝金属。第四ILD层151在此实例中在第三ILD层141上延伸。第四沟槽通路158延伸穿过第四ILD层151。第四沟槽通路158围绕金属化结构层级150的第一区196的部分。金属化结构层级150还在电子装置100的所说明的部分的外围附近的区119中包含沟槽通路158，尽管这并非是所有可能实施方案的严格要求。

金属化结构层级160(在图1中标记为M4)在多层级金属化结构103中的金属化结构层级150上延伸。金属化结构层级160包含第五ILD层161以及多层级金属化结构103的第二部分中的导电金属线162及166及圆柱形钨通路164。第五ILD层161在一个实例中是或包含沿着Z方向具有约3μm的厚度的二氧化硅。金属化结构层级160进一步包含至少部分在第五沟槽通路158上的第五金属线166以及在第五金属线166上的第五沟槽通路168。第五金属线166在一个实例中是或包含沿着图1中的Z方向具有约1.3μm的厚度的铝金属。第五ILD层161在此实例中在第四ILD层151及第五金属线166上延伸。第五沟槽通路168延伸穿过第五金属线166上的第五ILD层161。第五沟槽通路168及第五金属线166围绕第五金属化结构层级160的第一区的部分。如图1中展示，第五金属线166包含沿着X方向与第二端子108的相应横向边缘间隔开大于下金属化结构层级140的间隔距离147的非零间隔距离167(例如约50μm)的横向边缘。金属化结构层级160还在电子装置100的所说明的部分的外围附近的区119中包含沟槽通路168，尽管这并非是所有可能实施方案的严格要求。

(第六)金属化结构层级170在多层级金属化结构103中的金属化结构层级160上延伸。金属化结构层级170包含第六ILD层171以及多层级金属化结构103的第二区198中的堆叠的圆柱形钨通路174。第六ILD层171在一个实例中是或包含沿着Z方向具有约3μm的厚度的二氧化硅。金属化结构层级170进一步包含沟槽通路168上的第六沟槽通路178。第六ILD层171在此实例中在第五ILD层161上延伸。第六沟槽通路178围绕金属化结构层级170的第一区196的部分。金属化结构层级170还在电子装置100的所说明的部分的外围附近的区119中包含沟槽通路178，尽管这并非是所有可能实施方案的严格要求。

图1到1D中的实例多层级金属化结构103具有N个金属化结构层级，其中N＝7。最上或顶部(例如，第N或第七)金属化结构层级180(在图1中标记为M5)在多层级金属化结构103中的金属化结构层级170上延伸。金属化结构层级170包含SO双层181、182，其具有是或包含氧氮化硅(SiON)的0.3μm厚的层181及是或包含氮化硅(SiN)的0.55μm的层182。金属化结构层级180下伏于多层级金属化结构103的第二区198中的电介质层183(例如SiO

另外，金属化结构层级180包含电容器104的第二端子108及第七(例如第N)金属线186。第二端子108与图1及1A中所展示的第N金属线186横向间隔开大于先前(例如下伏)金属化结构层级160的间隔距离167的非零间隔距离187(例如约75μm)。电介质层183在一个实例中是或包含沿着Z方向具有约4.5μm的厚度的二氧化硅。第七金属线186至少部分在第六沟槽通路178上延伸。第七金属线186在一个实例中是或包含沿着图1中的Z方向具有约1.3μm的厚度的铝金属。电介质层183在此实例中在SO双层的沟槽193中的第六ILD层171上方的SO双层181、182上延伸。另外，层电介质183在第二端子108的部分上且在第七金属线186上延伸。第七金属线186围绕金属化结构层级180的第一区的上部以使导电屏蔽件105完整。

图1到1D中的实例电子装置100包含在金属化结构层级130中具有第一端子106且在金属化结构层级180中具有第二端子108的电容器104。在其它实施方案中，相应第一端子106及第二端子108可在金属化结构层级120、130、140、150、160、170、180中的不同者中且可(但无需)在邻近层级中。在所说明的实例中，此外，导电屏蔽件105的阶梯形状包含逐渐增加的间隔距离137、147、167及187，尽管这并非是所有可能实施方案的严格要求。另外，不同实施方案包含具有非阶梯形状的导电屏蔽件。所说明的阶梯形状在电容器104的第二端子108与导电屏蔽件105之间有利地提供大体上一致的间隔。导电屏蔽件105提供大体上连续的导电金属(例如铜、氮化钽、钛、氮化钛、铝、钨)法拉第笼或屏蔽结构，其通过沟槽触点118连接到半导体层101以保护第二区198的电路系统免受高电场的不利影响。在一个实例中，掺杂铜的铝线由氮化钛夹置，且铜线在三个侧上由氮化钽囊封。沟槽通路在某些实施方案中是或包含用于铜镶嵌方案的钨或铜，以形成整个导电屏蔽件105或其部分。

在一个实施方案中，电容器104的第二端子108电连接到来自处于与多层级金属化结构103的第二区198的电路系统不同的电压域中的电路(例如，及第二半导体裸片)的高电压信号。在一个实例中，电子装置100包含低电压逻辑电路系统(例如图1D中的晶体管T1及T2)，其在多层级金属化结构103的第二区198中具有连接及布线结构。在所说明的实施方案中，导电屏蔽件105由相应金属化结构层级120、130、140、150、160、170、180中的围绕多层级金属化结构103的第一区196的互连金属线126、136、146、166、186及沟槽触点/通路118、128、138、148、158、168、178创建，其中仅具有一或多个小间隙G(例如图3)以用于将第一端子106电连接到低电压电路系统或连接多层级金属化结构103的第二区198。在另一实施方案中，电容器104中的两者或更多者的第一端子106在第一区196中连接在一起而在导电屏蔽件105中没有间隙。在另一实施方案中，沟槽触点/通路118、128、138、148、158、168、178可为触点/通路114、124、134、144、154、164、174的不连续阵列。

电子装置100在一个实例中包含两个或更多个电容器104(例如具有图1A中所见的顶部板极或第二端子108的电容器)。在一个实施方案中，一对或多对电容器104提供于多层级金属化结构103的第一区196中，且导电屏蔽件105提供包围所有电容器104的单个接地法拉第笼结构。在另一替代实施方案中，多个导电屏蔽件105在多层级金属化结构103中经创建以提供多个接地法拉第笼结构，其个别地包围相应第一区196中的一或多个相关联电容器104。在图1到1D的实例中，个别电容器104在多层级金属化结构103的第一区中彼此横向间隔开且个别地包含在金属化结构层级中的不同者(例如在所说明的实例中为金属化结构层级130及180)中的第一端子106及第二端子108。在实例装置100中，此外，电容器104中的每一者包含延伸穿过第一金属线126中的对应间隙G的相关联金属布线特征125。

如图1中展示，实例上电容器板极或第二端子108可线接合或以其它方式电连接到(例如，高电压域的或不同电压域的)另一电路。图1展示其中接合线188具有接合到第二端子108的经暴露顶侧192的第一端以有利于电连接到另一裸片的导电特征的一个实例(例如，如在下文结合图2进一步说明及描述)。实例电子装置100还包含在PO堆叠189的部分之上延伸的10μm厚的聚酰亚胺层190。聚酰亚胺层190在一个实例中提供应力屏障以在围封于经模制封装结构中后缓解半导体层101及多层级金属化结构103上的机械应力，例如以缓解上覆模制化合物与在某数目个温度循环事件之后可潜在地分层的氧氮化硅层185的表面之间的机械应力。

聚酰亚胺层190及PO堆叠189在此实例中包含暴露第二端子108的顶侧192的间隙。氮化硅层182在此实例中包含具有完全包围第二端子108的宽度191的间隙。另外，PO堆叠189包含沿着X方向与接合线开口横向间隔开一距离194(例如273μm)的凹部或间隙。此凹部或间隙在一个实例中定位于最外导电线184之间以便终止切割引起的裂纹进入裸片。距离194在不同实施方案中取决于在一电容器或若干电容器104周围存在哪一外部电路系统而有所不同，且凹部或间隙在一个实例中完全包围裸片。如以图1中的虚线形式展示，导电屏蔽件105提供具有可伸缩阶梯结构的接地法拉第笼，所述可伸缩阶梯结构包围电容器104且将第一区196(例如，与高电压域相关联)与第二区198(例如，与较低或不同电压域相关联)分离。

第一电容器端子106在所说明的实例中形成于金属化结构层级130中，金属化结构层级130称为第一金属化结构层级130，尽管其无需是最下金属化结构层级。第二电容器端子108在此实例中形成于金属化结构层级180中且在本文中称为第二金属化结构层级，尽管其无需是金属化结构堆叠布置中的第二层级。第一及第二金属化结构层级在其它实例中在堆叠布置中可为邻近的。第一端子106以图1所说明的定向在第一金属化结构层级130中形成底部或下第一电容器板极，且第二端子108在金属化结构层级180中形成顶部或上第二电容器板极。

如图1及1A中展示，第一端子106在第一及第二方向X及Y上与第二端子108重叠达重叠距离139，其中重叠距离139在一个实施方案中是1.0μm到6.0μm。在另一实例中，重叠距离139是2.0μm到5.0μm，例如，约3μm。导电屏蔽件105在多层级金属化结构103中的第一区196与第二区198之间延伸且至少部分围绕多层级金属化结构103的第一区196。导电屏蔽件105在一个实例中耦合到半导体层101。另外，图1到1D中的导电屏蔽件105包含围绕第一金属化结构层级130中的第一端子106的金属线136。金属线136在第一及第二方向X及Y上与第一端子106横向间隔开图1及1B中展示的间隙距离135。间隙距离135在一个实例中是0.5μm到1.0μm。在另一实例中，间隙距离135是0.55μm到0.75μm。

此外，在所说明的电子装置100中，多层级金属化结构103包含具有层181及182的SO双层。在另一实例中，SO双层形成于第二电容器端子108下的金属化结构层级中的不同者上。SO双层具有氧氮化硅层181及氧氮化硅层181上的氮化硅层182，且第二端子108在氮化硅层182的部分上延伸(例如，且接触所述部分)，如图1中所见。图1的实例还包含SO双层中的沟槽193。如图1中所见，沟槽193在第一及第二方向X及Y上与第二端子108横向向外间隔开，且沟槽193沿着第三方向Z延伸穿过氧氮化硅层181。如图1中展示，沟槽193沿着第三方向Z延伸一距离195而部分到氧氮化硅层181中，从而在沟槽193的底部处留下氧氮化硅层181的非零厚度197。沟槽193填充有金属化结构层级180的电介质层183(例如SiO

还参考图2A、2B及2C，图2A示意性地说明实例经封装电子装置200，所述电子装置200包含上述电子装置100上的高电压电容器及第一及第二额外半导体裸片上的高电压电容器。在此实例中，经封装电子装置200包含表示上文结合图1到1D所描绘及描述的经单切或经分离半导体裸片的第一裸片上的电子装置100的例子。第一裸片的装置100具有多层级金属化结构103，在先前所描述的经隔离第一及第二区196及198与电容器104之间具有导电屏蔽件105。第一半导体裸片或电子装置100与一或多个额外半导体裸片封装在一起以创建经封装电子组件，其具有与第一(例如低电压)电压域相关联的导电引线或端子201、202、203、204、205、206、208及与一或多个额外(例如较高电压)电压域相关联的导电引线或端子209、210、211、214、215及216。

如图2A中示意性地展示，电子装置100(例如第一半导体裸片)包含一对电容器104，其各自具有连接(例如，线接合)到对应接合线188的第一端子106及第二端子108。在对应用户应用(例如通信系统印刷电路板)中，端子201到206、208到211及214到216焊接到对应电路板迹线221到226、228到231及234到236以提供分别与相关联信号线或信号INA、INB、VCCI、GND、DIS、DT、VCCI、VSSB、OUTB、VDDB、VSSA、OUTA及VDDA的电互连及操作。第一裸片或电子装置100在此实例中包含逻辑电路240，其将低电压第一及第二通信通道信号提供到相应电容器104的第一端子106。

图1及2A中的第一半导体裸片电子装置100的导电屏蔽件105保护多层级金属化结构103的第一部分196免受与第二端子108相关联的高电压影响。图2A中的电容器104在经封装电子装置200的逻辑电路240与第一及第二额外半导体裸片251及252的电容耦合电路之间提供隔离屏障。在一个实例中，半导体裸片251及252还包含在经隔离第一及第二区196及198与具有板极端子106及108的电容器104之间具有导电屏蔽件105的多层级金属化结构103，如先前描述。如图2A中展示，相应接合线188线接合到第二端子108的经暴露顶侧192以在逻辑电路240与半导体裸片251及252的相应驱动器253及254之间提供串联连接的电容器耦合。在另一实例中，第二及第三半导体裸片251及252不包含内部隔离电容器，且接合线188焊接到相应半导体裸片251及252的导电特征，例如，焊接到相应驱动器253及254的输入(参阅下文图26中的实例)。半导体裸片251及252在一个实例中是经封装电子装置200的接收器，其中来自相应驱动器253及254的输出连接到控制开关节点234处的电压VSSA的外部电路系统。

图2A中的第一接收器输出通道(例如通道“A”)提供经偏置到在供应节点260处接收到的供应电压VDD的第一通道驱动器输出。供应节点260通过升压电阻器262及二极管263连接以在电路板迹线236处提供第一供应电压信号VDDA。第一驱动器253接收第一供应电压VDDA作为上轨供应，且驱动器253的下轨连接到电路板迹线234以在参考电压VSSA下操作。外部电路系统包含连接于端子214与216之间的升压电容器264，且驱动器253的输出连接到端子215以提供第一栅极驱动输出。第二接收器输出通道(例如通道“B”)包含第二半导体裸片252的第二驱动器254，其根据分别在端子211及209处的供应电压VDD及接地参考电压VSSB偏置。外部电路系统还包含连接于供应电压VDD与接地参考节点229处的接地参考电压VSSB之间的供应电压电容器266。在操作中，驱动器253及254根据通过经隔离电容耦合的通道从逻辑电路240接收到的信号操作且提供连接到相应高侧及低侧晶体管271及272的栅极的相应栅极驱动信号OUTA及OUTB。高侧晶体管271具有连接到高电压供应电压HV的漏极端子270，且电容器274连接于漏极端子270与接地参考节点229之间。高侧晶体管271的源极端子及低侧晶体管272的漏极端子连接到开关节点234。

图2B展示具有装置100上的高电压电容器的经封装电子装置280的另一实例。图2C展示包含第一及第二额外半导体裸片上的高电压电容器的经封装电子装置290的又一实例。

还参考图3到25，图3展示制造包含第一裸片的经封装电子装置的方法300，第一裸片在多层级金属化结构中具有电容器及多层级隔离结构。图4到25展示经受根据方法300的制造处理的图1到1D及2的电子装置100(例如第一裸片)的局部视图。方法300展示步骤，例如与并入电容器104及导电屏蔽件105的多层级金属化结构的构造相关联的动作及/或事件。所描述的步骤可并发地用于单个半导体裸片中的其它电子电路及/或组件(例如，形成图4中的逻辑电路440的晶体管电路等)的制造及互连。多层级金属化结构103在一个实例中包含将电容器104的端子电耦合到一或多个内部组件(未展示)的金属线、圆柱形触点及通路及/或沟槽触点及通路。

方法300包含在302处进行前端处理，例如，在起始晶片上及/或中(例如，在上述半导体层101上及/或中)制造一或多个电路组件(例如，上文图1D中的晶体管T1及T2等)。在图1的电子装置100中，302处的前端处理包含起始半导体晶片的处理，所述晶片例如p型硅晶片、具有硅层、硅锗层或具有半导体材料的另一层的SOI结构。301处的处理在一个实例中还包含在半导体层101上及/或中制造晶体管T1及T2及在半导体层101的顶侧上及/或中形成隔离结构，例如所说明的STI结构102。

图4到23展示如在304、306、310、320、330及340处形成于半导体层101之上的多层级金属化结构103。实例方法300包含在304形成金属前电介质层以及在306处形成相关联触点(例如钨)以创建金属前层级110。此后，逐层级制造多层级金属化结构103中的N个金属化结构层级。图4展示304处的处理的一个实例，其中执行沉积工艺400，其在半导体层101上沉积PMD层111(例如SiO

方法300在306处以穿过PMD层111形成触点(例如触点114及118)继续进行。图5展示其中执行触点形成工艺500的一个实例，所述工艺穿过PMD层111且在半导体层101上形成圆柱形触点114及金属前沟槽触点118。在一个实例中，工艺500包含用以形成用于相应圆柱形及沟槽触点的圆柱形孔及沟槽的图案化蚀刻(未展示)以及在开口中沉积合适的金属(例如，其是或包含钨)的一或多个沉积步骤，接着是用以提供PMD层111及经形成的相应圆柱形触点114及沟槽触点118的平面顶侧的平坦化步骤(例如化学机械抛光或CMP)。在一个实例中，沟槽形成创建用于金属前沟槽触点118的围绕PMD层111的第一区196(上文图1)的部分的连续沟槽，且对应沟槽及所得触点118向下延伸到半导体层101上以创建上文描述的接地导电屏蔽件105。在实例实施方案中，圆柱形金属前层级触点114与电子装置100的一或多个电子电路组件电耦合(例如，以在图2的逻辑电路240中进行信号路由)。另外，另外沟槽触点118在图5的实例中在306处在电子装置100的所说明部分的外围附近的区119(图1)中形成，例如以针对装置100上的裂纹及机械应力提供保护以及提供屏障以防裸片边缘处的外部离子污染进入，尽管这并非是所有可能实施方案的严格要求。

方法300在图3中的310处以在PMD层111上形成金属化结构层级120继续进行。图6及7展示其中第一金属化结构层级120在图3的312及314处形成的实例实施方案。金属化结构层级120包含金属前沟槽触点118及金属布线特征125上的金属布线线122及第一金属线126。另外，金属化结构层级120包含PMD层111上的第一ILD层121、第一金属线126及金属布线特征125以及第一金属线126上的布线通路127及第一沟槽通路128。如上文论述，第一沟槽通路128及第一金属线126围绕(除了在其中金属布线特征125穿过如图1C中展示的间隙G的间隙区中外)金属化结构层级120的第二区198内的第一金属化结构层级120处的第一区196。

在图3中的312处，沉积并图案化第一金属层特征(M1)。图6展示其中执行工艺600的一个实例，工艺600在PMD层111上沉积金属层(例如，沉积铝到0.57μm厚度)及使用经图案化蚀刻掩模(未展示)蚀刻经沉积金属的经暴露部分以在第二区(上文图1中的区198)中形成金属布线线122，以及在第一区(图1中的196)中形成金属布线特征125及第一金属线126。在314处，在PMD层111上沉积第一ILD层121。图7展示其中执行工艺700的一个实例，工艺700在PMD层111上沉积并平坦化第一ILD层121(例如，在第一金属层特征之上沉积二氧化硅到约1.0μm的厚度及在PMD层111之上沉积二氧化硅到约1.6μm的厚度，接着通过化学机械抛光(CMP)进行平坦化)。

在图3中的316处，在经沉积第一ILD层121中蚀刻通路开口(例如沟槽及圆柱形孔)。图8展示其中使用经图案化蚀刻掩模802执行蚀刻工艺800的一个实例。蚀刻工艺800在一个实例中形成用于预期通路的圆柱形孔及用于预期沟槽通路的沟槽。316处的处理还包含用导电金属(例如钨)填充经蚀刻圆柱形孔及沟槽以形成圆柱形布线通路124及沟槽通路128。图9展示其中执行沉积工艺900的一个实例，工艺900在经蚀刻通路孔及沟槽中沉积钨以在第一金属线126上形成圆柱形布线通路124及第一沟槽通路128以使导电屏蔽件105在金属化结构层级120中继续。在一个实例中，图3中310处的处理还进一步在电子装置100的所说明的部分的外围附近的区119中形成第一沟槽通路128，尽管这并非是所有可能实施方案的严格要求。在一个实例中，310处的处理还包含在通路孔中的沟槽被填充之后进行平坦化。

方法300在图3中的320处以在金属化结构层级120上形成金属化结构层级130继续进行。一个实例包含在322处形成并图案化第二金属层(M2)以在第一沟槽通路128上形成第二金属线136以及形成电容器104的第一端子106，其与第二金属线136横向间隔开间隙距离135且在多层级金属化结构103的第一部分中的布线通路127的至少一部分上延伸。图10展示在通过处理1000形成第二金属化结构层级130以及形成相应金属化结构层级140及150之后的实例电子装置100。在图3中的324，形成在第一ILD层、第二金属线136及第一端子106上延伸的第二ILD层131(例如，在金属2特征之上沉积二氧化硅且接着通过CMP将其平坦化到约2.4μm的厚度或在第一ILD层121之上沉积二氧化硅且接着通过CMP将其平坦化到2.4μm+0.6μm＝3.0μm的厚度)。在326处，在第二ILD层131中蚀刻沟槽及圆柱形通路孔，且用钨来填充沟槽及圆柱形通路孔以在第二金属线136上形成第二沟槽通路138及多层级金属化结构103的互连通路134及第二部分198。在所说明的实例中，320处的第二金属化结构层级处理还进一步在电子装置100的所说明的部分的外围附近的区119中形成沟槽通路138，尽管这并非是所有可能实施方案的严格要求。

在一个实例中在图3中的330处形成另外金属化结构层级。图10进一步展示上文描述的金属化结构层级130上的金属化结构层级140以及形成具有堆叠的钨通路154及158的金属化结构层级150的处理1000。可在330处形成任何数目个中间金属化结构层级，其中一些可包含相应金属线，且其中每一者包含导电通路，例如在形成阶梯形状的导电屏蔽件105时围绕多层级金属化结构103的第一部分196的沟槽通路。在所说明的实例中，个别金属化结构层级通过以下步骤来创建：首先沉积并图案化金属线层(如果包含，那么针对所说明的实例中的层级150及170省略)，以及沉积ILD层，化学机械抛光ILD层以移除形貌，在ILD层中蚀刻圆柱形通路孔及沟槽及用钨来填充孔及沟槽，接着进行化学机械抛光(例如CMP)以从ILD表面移除非所要钨。图11展示在电子装置100中形成实例金属化结构层级160的处理1100(例如，在图3中的330处)。

金属化结构层级170及180的制造(在图3中的330及340处)在图12到22中说明，其包含图12中的工艺1200，工艺1200沉积并图案化第六金属线176、切割道密封堆叠172的第六层级部分及其间的任何其它第六金属布线线(未展示)及在先前第五ILD层161之上沉积第六ILD层171。图13及14展示形成SO双层的相应电介质层181及182的另一沉积处理1300及1400。图13中的沉积工艺1300在一个实例中将氧氮化硅181沉积到约0.3μm的厚度，且图14中的沉积工艺1400将氮化硅层182沉积到约0.65μm的厚度。图15展示工艺1500，工艺1500形成穿过层171、181及182的沟槽及圆柱形通路孔(例如，使用蚀刻掩模进行经图案化蚀刻，未展示)，且图16展示工艺1600，工艺1600用钨填充多层级金属化结构103中的孔及沟槽。

图17说明在沉积顶部金属化层之后使用蚀刻掩模1702进行的蚀刻工艺1700，蚀刻工艺1700蚀刻顶部金属化层的经暴露部分以形成第二端子108及金属线184及186。金属化结构层级180的形成以使用掩模1802进行的蚀刻处理1800在图18中继续，蚀刻处理1800蚀刻层182及181以创建延伸穿过层182且停止于层181中的沟槽193。保护性外涂层堆叠189的部分通过图19中的沉积工艺1900的序列来沉积(例如，通过高密度等离子体(HDP)沉积具有1.5μm的厚度的二氧化硅，接着通过等离子体增强型化学沉积(PECVD)将二氧化硅沉积到3.6μm的厚度)。接着，在一个实例中，将通过工艺序列1900沉积的SO双层化学机械抛光到在金属化结构层级180的1.4μm内以移除形貌。

在图20中，执行沉积工艺2000，工艺2000沉积电介质层185，电介质层185与电介质层183一起形成用于电子装置100的保护性外涂层堆叠189。在一个实例中，工艺2000将电介质层185作为氧氮化硅沉积到约2.8μm的厚度。在图21中，用蚀刻掩模2102执行蚀刻工艺2100。蚀刻工艺2100在保护性外涂层堆叠189中蚀刻开口，包含暴露电容器104的第二端子108的顶侧192的开口。在图22中，执行施配或遮蔽工艺2200，其在保护性外涂层堆叠189的部分之上形成聚酰亚胺层190(例如，到约10μm的厚度)以创建应力屏障来缓解保护性外涂层堆叠189的电介质层185的表面处的机械应力。如图22中展示，聚酰亚胺层190具有暴露第二端子108的顶侧192的间隙。

还参考图23到25，方法300在350处以将包含半导体层101及多层级金属化结构103的第一半导体裸片(例如，上文图2中的电子装置100)与晶片分离继续进行。另外，裸片附接到引线框且在350处经由图23中的处理2300执行线接合处理以提供到第二电容器端子108的电连接。图23及24展示在350处的处理期间的经封装电子装置，其中电子装置100附接(图24)到具有先前所描述的引线或端子201到206、208到211及214到216的引线框结构2400的第一裸片附接垫2401。350处的裸片附接处理在此实例中还包含将裸片251及252(例如上文图2)附接到引线框的相应裸片附接垫2402及2403。接合线连接(例如，焊接、超声接合等)于裸片100、251、252的导电特征之间及/或连接到引线201到206、208到211及214到216中的特定者。如图2、23及24中展示，线接合还将接合线188接合到电容器104的相应第二端子108的经暴露顶侧192。在此实例中，接合线188的第二端分别耦合到裸片251及252的对应第二电容器板极108以便在电子装置100的驱动器输出与裸片251及252的电路系统之间创建串联连接的电容器耦合。可在350处使用其它电连接技术，例如到衬底等的导电特征的球栅阵列或焊球连接等，以在350处在电容器104的第二端子108与第二半导体裸片的导电特征之间形成电连接。

方法300还包含图3中360处的模制及装置分离。图25展示包含经模制封装结构2500(例如模制化合物)的经模制且经单切的经封装电子装置200，经模制封装结构2500围封裸片100、251及252、接合线188并沿着封装结构2500的一或多个侧暴露导电引线或端子201、202、203、204、205、206、208的部分。图25的实例是四平无引线(QFN)经封装装置200。在另一实例中，不同封装类型及形式是可能的，且方法300在一个实例中还包含引线修整及成形以向成品经封装电子装置提供鸥翼引线、J型引线等。

图26展示针对不同底部板极与顶部板极重叠距离139及底部板极到集成导电屏蔽件105的接地环间隙距离135的底部板极电场与顶部板极电场比的曲线图2600。实例展示控制距离135及139以将底部板极电场与顶部板极电场之比减小到低于0.5来缓解电子装置100、200中的电介质击穿的优点。第一群组的模拟数据2610到2614表示针对4μm的间隙距离135的比且包含针对0μm的重叠距离139的值2610、针对1μm的重叠距离139的值2611、针对2μm的重叠距离139的值2612、针对3μm的重叠距离139的值2613及针对4μm的重叠距离139的值2614。第二群组的模拟数据2620到2624表示针对3μm的间隙距离135的比且包含针对0μm的重叠距离139的值2620、针对1μm的重叠距离139的值2621、针对2μm的重叠距离139的值2622、针对3μm的重叠距离139的值2623及针对4μm的重叠距离139的值2624。第三群组的模拟数据2630到2634表示针对4μm的间隙距离135的比且包含针对2μm的重叠距离139的值2630、针对1μm的重叠距离139的值2631、针对2μm的重叠距离139的值2632、针对3μm的重叠距离139的值2633及针对4μm的重叠距离139的值2634。第四群组的模拟数据2640到2644表示针对1μm的间隙距离135的比且包含针对0μm的重叠距离139的值2640、针对1μm的重叠距离139的值2641、针对2μm的重叠距离139的值2642、针对3μm的重叠距离139的值2643及针对4μm的重叠距离139的值2644。第五群组的模拟数据2650到2654表示针对0.75μm的间隙距离135的比且包含针对0μm的重叠距离139的值2650、针对1μm的重叠距离139的值2651、针对2μm的重叠距离139的值2652、针对3μm的重叠距离139的值2653及针对4μm的重叠距离139的值2654。图26中的第六群组的模拟数据2660到2664表示针对0.55μm的间隙距离135的比且包含针对0μm的重叠距离139的值2660、针对1μm的重叠距离139的值2661、针对2μm的重叠距离139的值2662、针对3μm的重叠距离139的值2663及针对4μm的重叠距离139的值2664。曲线图2600识别实例实施方案，例如，其具有0.5μm到1.0μm(例如0.55μm到0.75μm)的间隙距离135及1.0μm到6.0μm(例如2.0μm到5.0μm，例如约3μm)的重叠距离139以减小底部板极Epk且改进单个裸片加强装置的隔离能力。在一个实例中，益处可使用约0.55μm的间隙距离135及约3μm的重叠距离139来增强。所描述的实例通过针对底部板极重叠距离139及间隙距离135实施双设计规则来控制第一端子106与接地环之间的空间以减小底部板极Epk来提供解决方案。使用具有或不具有沟槽193的SO双层181、182提供另外益处来减小顶部板极108处或附近的Epk。

据发现，使用这些参数形成的一些测试装置具有比类似基线装置显著更大的双极浪涌能力。举例来说，相较于具有4μm的间隙距离135的基线装置，具有0.55μm的间隙距离135的装置具有高10％以上的双极浪涌能力。(测试按照EC/EN 61000-4-2标准实施，电压在50％故障率下。)此改进相对于由EC/EN 61000-4-2标准的等级4指定的8kV最小浪涌电压提供显著经改进裕度，从而增加装置寿命并改进终端用户的安全性。

除非另有陈述，否则前面有“约”、“大约”或“基本上”的值表示所述值的+/-百分之10。上述实例仅说明本公开的各个方面的若干可能实施方案，其中所属领域的技术人员在阅读及理解本说明书及附图后将想到等效更改及/或修改。在所描述实例中，修改是可能的，且在权利要求书的范围内，其它实施方案是可能的。