一种防闩锁的浪涌保护电路

技术领域

本发明涉及半导体技术领域，尤其涉及一种防闩锁的浪涌保护电路。

背景技术

近年来，消费电子产品快速普及，为了保证电子产品使用过程中的可靠性和质量，在电子产品的充电接口、电池供电电路中要求具备一定等级雷击浪涌的防护能力。可控硅作为一种单位面积鲁棒性强、浪涌残压低、极限浪涌电流强的保护器件被广泛应用到各类产品中。传统的可控硅(SiliconControlledRectifier，以下简称SCR)由分别处于N阱和P阱中的N、P型掺杂区构成，器件结构如图1所示。其等效电路如图2所示，为两个背靠背三极管串联，通过三极管之间相互正反馈形成电压大骤回特性，从而在较低残压下导通以泄放浪涌电流，保护后级电路不被浪涌损坏。电阻Rnw、Rpw为器件内N阱和P阱的寄生电阻，二者通过流过其的电流产生电压差，促使三极管导通。

传统SCR电路由于自身的大骤回特性，在触发后其两端电压会维持在较低的水平，两端最低电压可低至维持电压VH。如图3所示，如果使用SCR在具有持续电压的供电端口，如USB接口中的VBUS端、电池供电线路的VBAT端等进行浪涌防护，当浪涌来临时SCR被触发，两端电压掉至供电电压VDD以下，此后虽然端口上浪涌消失，但由于供电电压VDD大于SCR维持电压VH，导致SCR无法恢复到原关断状态，而是维持其导通状态，端口电流都从导通状态下的SCR流向地端口，造成后级被保护电路持续掉电，应用异常。目前业界普遍做法是采用拉长SCR器件内两端口间距，或加浓掺杂阱浓度的方式，通过降低SCR等效电路中三极管的放大能力，从而提高SCR的维持电压VH。如图3所示，高VHSCR通过将维持电压VH提高至大于供电端口电压VDD，来防止闩锁效应的发生。

但是，上述防止闩锁效应的方法，在提高维持电压VH的同时，也抬高了SCR的残压。从图3中可见，相同泄放电流IPP下，高VHSCR的残压VC2要明显大于传统SCR残压VC1。较大的残压VC更易使后级脆弱的被保护电路损坏，因此上述方法相当于大幅牺牲了SCR的浪涌保护能力。

发明内容

针对现有技术中存在的问题，本发明提供一种防闩锁的浪涌保护电路，包括：

浪涌保护单元，所述浪涌保护单元串接在电子产品的供电端和地端之间；

防闩锁单元，所述防闩锁单元通过两条电流传输路径连接所述浪涌保护单元；

延时控制单元，所述延时控制单元串接在所述供电端和所述地端之间，并通过电压传输路径连接所述防闩锁单元；

所述浪涌保护单元用于在所述供电端发生雷击浪涌时进入大回骤状态泄放浪涌电流；

所述延时控制单元用于在所述雷击浪涌结束前，通过所述电压传输路径传输第一电压信号，控制所述防闩锁单元处于关断状态，以及在所述雷击浪涌结束时，通过所述电压传输路径传输第二电压信号，控制所述防闩锁单元延时导通，使所述浪涌保护单元的电流通过所述电流传输路径从所述防闩锁单元流向所述地端使得所述浪涌保护单元退出所述大回骤状态，从而实现防闩锁。

优选的，所述浪涌保护单元包括：

第一三极管，所述第一三极管的发射极连接第一电阻的一端，所述第一三极管的集电极连接第二电阻的一端，所述第一三极管的基极分别连接所述第一电阻的另一端和第一二极管的阴极；

第二三极管，所述第二三极管的发射极连接所述第二电阻的另一端，所述第二三极管的集电极分别连接所述第一电阻的另一端和所述第一二极管的阴极，所述第二三极管的基极分别连接所述第一二极管的阳极、所述第二电阻的一端和所述第一三极管的集电极；

所述第一三极管的发射极连接所述供电端，所述第二电阻的另一端连接所述地端。

优选的，所述延时控制单元包括：

第三电阻，所述第三电阻的一端通过所述电压传输路径连接所述防闩锁单元，所述第三电阻的一端还连接第一电容的一端和第四电阻的一端，所述第一电容和所述第四电阻的另一端连接所述地端；

第一场效应管，所述第一场效应管的漏极连接所述第三电阻的另一端，所述第一场效应管的栅极连接所述供电端，所述第一场效应管的漏极连接第二电容的一端，所述第二电容的另一端连接所述地端；

第五电阻，所述第五电阻的一端连接所述第一场效应管的漏极，所述第五电阻的另一端连接第二二极管的阴极，所述第二二极管的阳极连接所述供电端。

优选的，所述防闩锁单元为第二场效应管，所述第二场效应管的源极和漏极分别通过一条所述电流传输路径连接所述第二电阻的两端；

所述第二场效应管的栅极通过所述电压传输路径连接所述第三电阻的一端。

优选的，所述第二场效应管为增强型绝缘栅型N沟道场效应管。

优选的，所述延时控制单元包括：

第六电阻，所述第六电阻的一端连接所述供电端，所述第六电阻的另一端通过所述电压传输路径连接所述防闩锁单元；

第三电容，所述第三电容的一端连接所述第六电阻的另一端，所述第三电容的另一端连接所述地端。

优选的，所述防闩锁单元为第三场效应管，所述第三场效应管的源极和漏极分别通过一条所述电流传输路径连接所述第二电阻的两端；

所述第三场效应管的栅极通过所述电压传输路径连接所述第三电阻的一端。

优选的，所述第三场效应管为结型P沟道场效应管。

优选的，所述第一场效应管为增强型绝缘栅型P沟道场效应管。

上述技术方案具有如下优点或有益效果：延时控制单元在雷击浪涌发生后控制防闩锁单元由原本的关断状态转换为导通状态，原本流过第二电阻的电流改为从防闩锁单元流向地端，导致浪涌保护单元中的三极管由原开启状态转变为关断状态，打破了两个三极管之间的正反馈机制，从而使得浪涌保护单元退出大骤回状态，供电端电位从维持电压恢复至供电电压，即实现“防闩锁”功能，保留了浪涌保护能力。

附图说明

图1为传统的可控硅器件的结构示意图；

图2为传统的可控硅电路的等效电路图；

图3为使用传统的可控硅电路的电压变化图；

图4为本发明的较佳的实施例中，一种防闩锁的浪涌保护电路的结构示意图；

图5为实施例一的电气原理图；

图6为传统可控硅电路的浪涌测试波形；

图7为实施例一的浪涌测试波形；

图8为实施例二的电气原理图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细说明。本发明并不限定于该实施方式，只要符合本发明的主旨，则其他实施方式也可以属于本发明的范畴。

本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种防闩锁的浪涌保护电路，如图4所示，包括：

浪涌保护单元1，浪涌保护单元1串接在电子产品的供电端Vin和地端GND之间；

防闩锁单元2，防闩锁单元2通过两条电流传输路径连接浪涌保护单元1；

延时控制单元3，延时控制单元3串接在供电端Vin和地端GND之间，并通过电压传输路径连接防闩锁单元2；

浪涌保护单元1用于在供电端Vin发生雷击浪涌时进入大回骤状态泄放浪涌电流；

延时控制单元3用于在浪涌结束前，通过电压传输路径传输第一电压信号，控制防闩锁单元2处于关断状态，以及在浪涌结束时，通过电压传输路径传输第二电压信号，控制防闩锁单元2延时导通，浪涌保护电路1的电流通过电流传输路径从防闩锁单元2流向地端GND使得浪涌保护单元1退出大回骤状态，从而实现防闩锁。

本发明的较佳实施例中，浪涌保护单元1包括：

第一三极管Q1，第一三极管Q1的发射极连接第一电阻R1的一端，第一三极管Q1的集电极连接第二电阻R2的一端，第一三极管Q1的基极分别连接第一电阻R1的另一端和第一二极管D1的阴极；

第二三极管Q2，第二三极管Q2的发射极连接第二电阻R2的另一端，第二三极管Q2的集电极分别连接第一电阻R1的另一端和第一二极管D1的阴极，第二三极管Q2的基极分别连接第一二极管D1的阳极、第二电阻R2的一端和第一三极管Q1的集电极；

第一三极管Q1的发射极连接供电端Vin，第二电阻R2的另一端连接地端GND。

具体的，本实施例中，如图4所示，将本发明的浪涌保护电路应用在电子产品的充电接口处，浪涌保护单元的结构与传统SCR单元相同。

常态下，供电端Vin上没有雷击浪涌，供电端Vin电位为供电电压VDD。由于浪涌保护单元1的触发电压要大于供电电压VDD，因此此时浪涌保护单元1不触发导通。延时控制单元3控制的防闩锁单元2处于关断状态。

雷击浪涌发生时，供电端Vin电位先快速上升。此时延时控制单元3控制的防闩锁单元2依旧处于关断状态。浪涌保护单元1被供电端Vin的高电位触发从而进入大骤回状态，泄放浪涌电流，并拉低供电端Vin电位。在整个浪涌电流泄放过程中，延时控制单元3一直控制着防闩锁单元2处在关断状态。

雷击浪涌发生后，供电端Vin电位倾向于恢复至供电电压VDD。此时延时控制单元3控制防闩锁单元2，由原本的关断状态转换为开启状态，从而使得防闩锁单元2由高阻转变为低阻。由于防闩锁单元2与浪涌保护单元3中的第二电阻R2为并联，原本流过第二电阻R2的电流改为从防闩锁单元2流向地端GND，从而将第二电阻R2两端电压显著降低到0.7V以下，导致浪涌保护单元1中的三极管由原开启状态转变为关断状态，打破了两个三极管之间的正反馈机制，从而使得浪涌保护单元1退出大骤回状态，供电端Vin电位从维持电压VH恢复至供电电压VDD，即实现“防闩锁”功能。

实施例一

如图3所示，本实施例为本发明较佳的实施例，其中延时控制单元3包括：

第三电阻R3，第三电阻R3的一端通过电压传输路径连接防闩锁单元2，第三电阻R3的一端还连接第一电容C1的一端和第四电阻R4的一端，第一电容C1和第四电阻R4的另一端连接地端GND；

第一场效应管PMOS，第一场效应管PMOS的漏极连接第三电阻R3的另一端，第一场效应管POMS的栅极连接供电端Vin，第一场效应管PMOS的漏极连接第二电容C2的一端，第二电容C2的另一端连接地端GND；

第五电阻R5，第五电阻R5的一端连接第一场效应管PMOS的漏极，第五电阻R5的另一端连接第二二极管D2的阴极，第二二极管D2的阳极连接供电端Vin。

本实施例中，防闩锁单元2为第二场效应管NMOS，第二场效应管NMOS的源极和漏极分别通过一条电流传输路径连接第二电阻R2的两端；

第二场效应管NMOS的栅极通过电压传输路径连接第三电阻R3的一端。

本实施例中，第二场效应管NMOS为增强型绝缘栅型N沟道场效应管。

本实施例中，第一场效应管为增强型绝缘栅型P沟道场效应管。

具体的，本实施例中，常态下，供电端Vin电位为供电电压VDD。

对于延时控制单元3，此时由于通过第二二极管D2和第五电阻R5从供电端Vin充电，因此第二电容C2一端的电压也为供电电压VDD。第一场效应管PMOS的源极接在第二电容C2高电位的一端，因此PMOS的源极电压也为供电电压VDD。PMOS的栅极由于直接接在供电端Vin上，所以栅极电位也为供电电压VDD，此时PMOS的栅极和源极之间点位相等，因此PMOS处于关断状态。此时，没有电流能够通过PMOS流向第一电容C1，因此第一电容C1两端的电压均为地端电位相等。

对于防闩锁单元2，第二场效应管NMOS的栅极通过延时控制单元中3的第四电阻R4接地，NMOS的栅极和源极之间电位相等，因此NMOS处于关断状态。

对于浪涌保护单元1，浪涌保护单元1与传统SCR单元结构相同，此时供电端Vin电压还未达到触发电压，因此浪涌保护单元处于关断状态。

雷击浪涌发生时，供电端Vin电位先快速上升。

对于浪涌保护单元1，当供电端Vin电压达到触发电压后，浪涌保护单元1被触发进入大骤回状态，转变为导通泄放浪涌电流并拉低供电端Vin电位。

对于延时控制单元3，第二电容C2一端的电压在常态中被充电至供电电压VDD，虽然此时供电端Vin电压被浪涌保护单元1所拉低，但是由于第二二极管D2的阻挡，第二电容C2的电荷无法被释放，因此第二电容C2的端电压在浪涌泄放阶段维持在供电电压VDD。PMOS的源极连接第二电容C2的一端，因此PMOS的源极电位也为供电电压VDD。PMOS的栅极接供电端Vin，此时受浪涌保护单元1拉供电端低电位的影响，PMOS的栅极电压低于源极电压，栅源压差达到PMOS阈值电压，此时PMOS由关断变为导通状态，第二电容C2与第三电阻R3和第一电容C1构成回路，第二电容C2通过第三电阻R3向第一电容C1充电。虽然第二电容C2与第三电阻R3和第四电阻R4也构成回路，但第四电阻R4的阻值被设置的较大，因此第二电容C2放电电流大部分都流向第一电容C1。

在电路设计上，电容容值第二电容C2要大于第一电容C1。第二电容C2向第一电容C1的充电过程中，第一电容C1一端的电压缓慢上升。通过第三电阻R3、第一电容C1合理的阻容值搭配所设定的时间常数，可以保证在整个浪涌泄放阶段，第一电容C1的端电压始终低于防闩锁单元2的NMOS的阈值电压。因此，在整个浪涌泄放过程中，延时控制单元3所控制的防闩锁单元2依旧处于关断状态。关断状态下的防闩锁单元2不影响浪涌保护单元1的电路结构，因此浪涌保护单元1能够以较低的残压实现浪涌电流泄放。

雷击浪涌消失后，供电端Vin电位由于浪涌保护单元1暂时处于闩锁状态，电位依旧维持在维持电压VH。此时，第二电容C2的端电压依旧大于PMOS栅极电压(即供电端Vin电压)，因此PMOS依旧处于开启状态，第二电容C2继续向第一电容C1充电。随着第一电容C1的端电压被充电至防闩锁单元2的NMOS的阈值电压之上，NMOS的栅源电压压差大于其阈值电压，因此NMOS由关断状态转变为开启状态。开启的NMOS具有低阻特性，旁路了浪涌保护单元1中第二电阻上的电流，从而快速拉低第二电阻R2两端电压至0.7V以下，使得浪涌保护单元1中的第二三极管Q2为NPN三极管，转变为关断状态。这打破了浪涌保护单元1内的三极管正反馈机制，从而使浪涌保护单元1退出闩锁状态。由于浪涌保护单元1不再拉低电位，供电端Vin电压由维持电压VH恢复至供电电压VDD，即实现“防闩锁”特性。

由于供电端Vin电压的恢复，PMOS的栅源两端电压压差不再满足其阈值电压，因此由开启状态重新转回关断状态。第二电容C2不再向第一电容C1充电，而是通过第二二极管D2和第五电阻R5重新被供电端Vin充电至供电电压VDD。第一电容C1则通过第四电阻R4缓慢放电，第一电容C1的端电压同时缓慢降低至地电位。防闩锁单元2的NMOS的栅极电位受第一电容C1的端电压下降影响，其栅源电压压差降至阈值电压以下，NMOS由开启状态转回关断状态，不再影响浪涌保护单元1的电路结构。至此，整体电路恢复至初始状态。

当雷击浪涌再次发生时，浪涌保护电路则重复上述过程进行浪涌电流泄放和防闩锁的过程。

本发明的浪涌保护电路和传统SCR电路在相同浪涌测试环境下进行测试对比，说明其特性。

测试环境均在电压为VDD的供电口进行。在t0时间段，供电端Vin端口供电电压为VDD。在t1时间段，端口接入一雷击浪涌。在t2时间段，雷击浪涌消失，端口供电电压恢复至VDD。

图6是传统SCR电路的浪涌测试波形。在t0时间段，传统SCR还未触发，两端电压等于供电电压VDD。在t1时间段，由于雷击浪涌触发了SCR，SCR两端电压由于大骤回特性而大幅降低，泄放浪涌电流。在t2时间段，雷击浪涌消失，由于供电电压VDD大于维持电压VH，传统SCR维持在闩锁状态，造成供电端Vin持续掉电，电压无法恢复至供电电压VDD。

图7是本实施例的浪涌测试波形。在t0和t1时间段，本发明浪涌保护电路表现与传统SCR相同。在t2时间段，雷击浪涌消失后，本发明的浪涌保护单元1两端的电压在经历了短暂的闩锁后，就自动退出了闩锁状态，供电端Vin电压恢复至供电电压VDD。可见本发明改进的浪涌保护电路可以有效防止在电子产品供电端的闩锁问题。

实施例二

如图8所示，本实施例为本发明另一个较佳的实施例，与实施例一不同，本实施例中的延时控制单元3包括：

第六电阻R6，第六电阻R6的一端连接供电端Vin，第六电阻R6的另一端通过电压传输路径连接防闩锁单元2；

第三电容C3，第三电容C3的一端连接第六电阻R6的另一端，第三电容C3的另一端连接地端GND。

其中，防闩锁单元2为第三场效应管Q3，第三场效应管Q3的源极和漏极分别通过一条电流传输路径连接第二电阻R2的两端；

其中，第三场效应管Q3的栅极通过电压传输路径连接第三电阻R3的一端。

其中，第三场效应管Q3为结型P沟道场效应管，第一场效应管为增强型绝缘栅型P沟道场效应管。

具体的，本实施例中，常态下，输入端Vin电位为供电电压VDD。

对于延时控制单元3，第三电容C3通过第六电阻R6被输入端Vin充电至VDD。

对于防闩锁单元2，第三场效应管PJFET为结型P沟道场效应管，PJFET的栅极通过第六电阻接至输入端Vin，因此也为VDD。PJFET的漏极和源极通过浪涌保护单元1中的第二电阻R2接至地端。由于PJFET夹断电压被设计小于VDD，因此PJFET处于关断状态。

雷击浪涌发生时，输入端Vin电位先快速上升。

对于浪涌保护单元1，浪涌保护单元1与传统SCR电路相同，当输入端Vin电压达到触发电压后，浪涌保护单元1被触发进入大骤回状态，转变为导通，泄放浪涌电流并拉低输入端Vin电位。

对于延时控制单元3，此时输入端Vin电位小于第三电容C3的端电压，因此第三电容C3通过第六电阻R6向输入端Vin放电，第三电容C3的端电压缓慢降低。设计合理的第三电容C3的容值和第六电阻R6的阻值，可以使得在整个浪涌泄放周期内，第三电容C3的端电压始终大于防闩锁单元2中PJFET的夹断电压。

对于防闩锁单元2，由于PJFET的栅极电压(即延时控制单元3第三电容C3的端电压)始终大于夹断电压，因此在整个浪涌泄放周期内防闩锁单元2一直维持关断状态。关断状态下的防闩锁单元2不影响浪涌保护单元1的电路结构，因此浪涌保护单元能够以较低的残压实现浪涌电流泄放。

雷击浪涌消失后，输入端Vin电位由于浪涌保护单元1暂时处于闩锁状态，电位依旧维持在维持电压VH。此时，延时控制单元的第三电容C3依旧在通过第六电阻R6放电，第三电容C3的端电压缓慢降低至PJFET的夹断电压以下。此时，延时控制单元3无法再维持防闩锁单元2的关断状态，防闩锁单元2的PJFET由关断状态转变为开启状态。开启的PJFET具有低阻特性，旁路了浪涌保护单元1中第二电阻R2上的电流，从而快速拉低第二电阻R2两端电压至0.7V以下，使得浪涌保护单元1中第二三极管Q2转变为关断状态。这打破了浪涌保护单元1内的三极管正反馈机制，从而使浪涌保护单元1退出闩锁状态。由于浪涌保护单元1不再拉低电位，输入端Vin电压由维持电压VH恢复至供电电压VDD，即实现“防闩锁”特性。

由于输入端Vin电压的恢复，第三电容C3的端电压重新通过第六电阻R6被输入端Vin充电至VDD。PJFET的栅极电压由于输入端Vin电压的恢复，也重新恢复至供电电压VDD，由于VDD大于其夹断电压，PJFET恢复为关断状态，不再影响浪涌保护单元1的电路结构。至此，整体电路恢复至初始状态。

当雷击浪涌再次发生时，浪涌保护电路则重复上述过程进行浪涌电流泄放和防闩锁的过程。

以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。