验证多功率逻辑架构中逻辑模块的操作的电路装置和方法

技术领域

本公开的实施例涉及用于验证多功率逻辑架构中的逻辑模块的操作的解决方案。

本公开的实施例具体地涉及IC(集成电路)，具体地用于汽车应用的IC，特别是用于低功耗的多功率逻辑架构的IC。

背景技术

存在于车辆中的汽车集成电路通常直接或间接地由汽车电池供应功率。由于汽车中的集成电路的越来越多的存在，以及其中电池电量不能浪费的电动车辆的普及，电流消耗正成为汽车应用的主要关注之一。在装置的备用阶段期间所需的低功耗通常导致集成电路的多功率解决方案。

在多功率域中，有两个或多个逻辑块，例如功率域，每个逻辑块具有它自己的电源和振荡器。

比如，因为该装置可能具有低功耗，所以备用逻辑域的振荡器可能比主逻辑域的振荡器慢。

备用逻辑控制主逻辑的上电和掉电。

备用和主逻辑通过若干信号相互通信，这取决于它们必须执行的功能。

比如声明主逻辑的信号有效的验证信号必须考虑若干状况：主电源是否可用，在主逻辑中是否不存在致命故障，主振荡器是否正在切换等。

本领域已知的用于验证多功率逻辑架构中的逻辑模块的操作的解决方案是基于取决于主电源逻辑的单线信号的电平来验证主逻辑上的“GOOD(好)”或“BAD(坏)”状况。该解决方案非常简单，具有低实现成本和低延时。然而，这种解决方案在该线上发生固定型故障的情况下是不可靠的，因为它将导致认为主信号始终有效或无效。这种解决方案也不覆盖线路上的单点故障，并且不考虑除电源以外的其他故障。

另一种已知的解决方案是基于单线信号的周期来验证主逻辑上的“GOOD”或“BAD”状况。如果验证信号的周期在一些时间限制(例如，最小时间Tmin和最大时间Tmax)内，则认为主逻辑的状况GOOD。这种解决方案覆盖了固定型状况，因为需要信号的切换。其实现成本比第一种高。然而，这种解决方案取决于备用振荡器，因为备用逻辑检测正确或错误的周期。在主逻辑设计阶段期间决定的时间限制Tmin和Tmax取决于备用振荡器特性，并且这导致验证过程是备用依赖的。这种实现的主要缺点是检测故障状况所需的延时。这种延时很大程度上取决于备用振荡器，备用振荡器可能由于功耗约束而以低频切换。

发明内容

在一个实施例中，一种系统包括：具有第一时钟输入和第一功率输入的第一逻辑电路，具有第二时钟输入和第二功率输入的第二逻辑电路，以及通信地耦合第一逻辑电路和第二逻辑电路的通信链路。第一逻辑电路在操作中生成第一二进制验证信号、第二二进制验证信号和一个或多个控制信号，并且经由通信链路将第一二进制验证信号和第二二进制验证信号传输到第二逻辑电路。第二逻辑电路在操作中基于第一二进制验证信号和第二二进制验证信号来验证由第一逻辑电路生成的一个或多个控制信号。验证一个或多个控制信号包括：核实当第一二进制验证信号具有第一值时，第二二进制验证信号具有不同于第一值的第二值；核实当第二二进制验证信号具有第一值时，第一二进制验证信号具有第二值；核实在阈值数量的时钟循环内检测到第一二进制验证信号的转变沿；以及核实在阈值数量的时钟循环内检测到第二二进制验证信号的转变沿。

在一个实施例中，一种方法包括：使用第一逻辑电路生成第一二进制验证信号、第二二进制验证信号和一个或多个控制信号；由第一逻辑电路经由通信链路将第一二进制验证信号和第二二进制验证信号传输到第二逻辑电路；以及由第二逻辑电路基于经由通信链路接收到的第一二进制验证信号和第二二进制验证信号来验证由第一逻辑电路生成的一个或多个控制信号。验证一个或多个控制信号包括：核实当第一二进制验证信号具有第一值时，第二二进制验证信号具有不同于第一值的第二值；核实当第二二进制验证信号具有第一值时，第一二进制验证信号具有第二值；核实在阈值数量的时钟循环内检测到第一二进制验证信号的转变沿；以及核实在阈值数量的时钟循环内检测到第二二进制验证信号的转变沿。

在一个实施例中，一种装置包括：接口，该接口在操作中经由通信链路接收第一周期性二进制验证信号和第二周期性二进制验证信号；以及耦合到该接口的逻辑电路。该逻辑电路在操作中基于第一周期性二进制验证信号和第二周期性二进制验证信号来验证一个或多个控制信号，其中验证一个或多个控制信号包括：核实当第二周期性二进制验证信号具有不同于第一值的第二值时，第一周期性二进制验证信号具有第一值；核实当第一周期性二进制验证信号具有第二值时，第二周期性二进制验证信号具有第一值；核实在阈值数量的时钟循环内检测到第一周期性二进制验证信号的转变沿；以及核实在阈值数量的时钟循环内检测到第二周期性二进制验证信号的转变沿。

在一个实施例中，一种装置包括：通信接口；时钟，该时钟在操作中生成时钟信号；以及耦合到时钟和通信接口的逻辑电路。该逻辑电路在操作中生成一个或多个控制信号，生成与一个或多个控制信号相关联的第一周期性二进制验证信号，并且生成与一个或多个控制信号相关联的第二周期性二进制验证信号。逻辑电路经由接口传输第一周期性二进制验证信号和第二周期性二进制验证信号。在正常操作模式下，当第二周期性二进制验证信号具有不同于第一值的第二值时，第一周期性二进制验证信号具有第一值，并且当第一周期性二进制验证信号具有第二值时，第二周期性二进制验证信号具有第一值。

附图说明

现在将参考附图描述本公开的实施例，附图纯粹通过非限制性示例的方式提供，并且在附图中：

图1示意性地示出根据一个实施例的电路装置；

图2示出根据一个实施例的由电路装置生成的信号的时间图；

图3示出根据一个实施例的电路装置的第一模块的电路图；

图4示出根据一个实施例的电路装置的第一模块的变型的电路图；

图5示出根据一个实施例的电路装置的第二模块的电路图；

图6示出根据一个实施例的电路装置的第二模块的详细图；

图7示意性地示出根据一个实施例的电路装置的第二模块的细节。

具体实施方式

在下面的描述中，给出了许多具体细节以提供对实施例的透彻理解。实施例可以在没有一个或若干具体细节的情况下来实践，或者利用其他方法、部件、材料等来实践。在其他实例中，没有详细示出或描述众所周知的结构、材料或操作，以避免模糊实施例的方面。

在整个本说明书中对“一个实施例”或“实施例”的引用意指结合该实施例描述的特定特征、结构或特性被包括在至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”在整个本说明书的各种地方中的出现不一定全部指代相同的实施例。此外，特定特征、结构或特性可以在一个或多个实施例中以任何合适的方式组合。

本文提供的标题仅是为了方便并且不解释实施例的范围或含义。

已经参考先前附图描述的附图部分、元件或部件由先前在这样的附图中使用的相同附图标记来表示；在下文中将不再重复对这样的先前描述的元件的描述以便不使本详细描述负担过重。

在一个实施例中，这里描述的解决方案是基于在两条线上发送两个信号，这样的信号及时切换具体模式以验证发送这两个信号的逻辑模块上的GOOD(好)或PASS(通过)状况(例如逻辑模块正在正确操作)和BAD(坏)状况或FAIL(失败)状况(例如逻辑模块未在正确操作)。另一逻辑模块接收这两个信号并执行检查以执行操作的验证，例如，以声明操作是否正确(有效)。

为此，在图1中，示意性地示出了多功率逻辑架构，作为整体用附图标记10指示，其包括主逻辑模块11和备用逻辑模块12。

主逻辑11包括主电源111，主电源111向主逻辑11和主振荡器112供应主电源V

备用逻辑12包括备用电源121，该备用电源121向备用逻辑12和备用振荡器122供应备用电源V

备用时钟信号SCK通常以低于主时钟信号MCK的频率的时钟频率(比如在主时钟信号MCK的十分之一到千分之一的范围内)操作。这是为了减少消耗。然而，在变型实施例中，特别是在与降低功耗无关的变型实施例中，第一模块11的时钟MCK和第二模块12的时钟SCK的频率可以相同，特别是它们可以共享相同的时钟。

备用逻辑12必须知道通过通信链路DL来自主逻辑11的信号(例如，控制信号等)何时是正确和稳定的，并且因此备用逻辑12需要验证这样的信号以避免执行不想要的操作。通信链路DL表示用于在主逻辑11与备用逻辑12之间交换信号的手段，并且可以由单条线(例如总线)或多条线(该多条线可以耦合到不同的接口)体现。此外，物理信道可以通过线实现或者可以是无线的。

因此，主逻辑11包括验证信号生成器115，验证信号生成器115例如通过两条单独的线或信道生成第一验证信号A和第二验证信号B，第一验证信号A和第二验证信号B比如通过通信链路DL被发送到备用逻辑12，备用逻辑12包括检查模块125，检查模块125被配置为基于所述第一验证信号A和第二验证信号B发出检查结果信号MV，检查结果信号MV指示主逻辑11是否正在发送有效信号。当然，检查结果信号MV验证由主逻辑11发出的除了第一验证信号A和第二验证信号B之外的信号。

如图2所示，表示了示出利用附图标记A指示的第一验证信号和利用附图标记B指示的第二验证信号的时间图。第一验证信号A和第二验证信号B具有信号周期Ts，信号周期Ts在所示的示例中具有四个循环周期或时钟周期Tck。Tck是主时钟信号MCK的时钟周期。信号周期Ts可以是周期Tck的任意整数倍，在这里所示的示例中为4*Tck。因此，如果需要，例如，在通信链路不允许非常快速的通信的情况下，也可以缓慢地生成第一验证信号A和第二验证信号B(Ts为时钟周期的四倍)。在每个循环周期Tck中，第一验证信号A和第二验证信号B呈现相应逻辑值：逻辑一或高逻辑值，和逻辑零或低逻辑值。

根据这里描述的解决方案的一个实施例，所述第一验证信号A和第二验证信号B的值永远不会同时为零，例如，如可能在供应下降或复位断言期间发生的，当这样的验证信号A、B中的一个验证信号为零时，它们的汉明距离始终为一。此外，在第一验证信号A和第二验证信号B中的每个验证信号中的零逻辑值前面和后面是逻辑一，这是为了避免在两个信号上的零状况的任何重叠。

通过示例的方式，如图2所示，第一验证信号A和第二验证信号B可以具有以下值：

第一验证信号A→0 1 1 1

第二验证信号B→1 1 0 1

验证分三步执行：

检查当第一验证信号A等于0时第二验证信号B始终为1，

检查当第二验证信号等于0时第一验证信号A始终为1，并且

循环检查第一验证信号A或第二验证信号B未固定于1。

因此，如图1所描述的多功率架构中的第一逻辑模块(例如主逻辑模块11)被配置为通过验证信号生成模块115分别在第一线和第二线上生成第一验证信号A和第二验证信号B，第一验证信号A和第二验证信号B通过通信链路(例如DL)被发送到第二逻辑(例如备用逻辑12)，这样的第一验证信号A和第二验证信号B的值永远不会同时为零，并且在第一验证信号A和第二验证信号B中的每个验证信号中的零值前面和后面是逻辑一。

然后，第二逻辑(例如备用逻辑12)被配置为例如通过检测模块125：

执行当第一验证信号为零时第二验证信号始终为逻辑一的第一检查；

执行当第二验证信号为零时第一验证信号始终为逻辑一的第二检查；

执行第一验证信号和第二验证信号未固定于1的循环检查。

因此，这里描述的解决方案提供了一种电路装置，根据是否所述第一检查、第二检查和循环检查各自给出肯定结果，该电路装置验证第一逻辑的操作，从而特别是发出其值可以指示成功(或GOOD或PASS)(例如，正确操作)或失败(或BAD或FAIL)(例如，不正确操作)的操作有效信号MV。

在图3中，为此示出了执行验证信号A和B的生成的验证信号生成模块115的实现，验证信号生成模块115被包括在主逻辑模块11中。

理想情况下，主逻辑11向备用逻辑12发送正确的验证信号A和B。

如图3所示，在实施例中，验证信号生成模块115可以因此包括两个线性反馈移位寄存器115a和115b，第一线性反馈移位寄存器115a被配置为生成第一验证信号A，特别是在所示示例中，序列0111，并且第二线性反馈移位寄存器被配置为生成第二验证信号B，特别是在所示示例中，序列1101。两个线性反馈移位寄存器115a和115b中的每个线性反馈移位寄存器包括四个单元的链，在该示例中，单元由具有异步置位或清除的D触发器体现，一个单元用于验证信号A、B的每个比特，并且使最后一个单元的输出由主时钟信号MCK进行时钟控制，最后一个单元的输出被直接反馈回到第一单元数据输入。

在第一线性反馈移位寄存器115a中，按次序的第四和最后一个单元相对于其他单元具有否定置位和复位输入，而在第二线性反馈移位寄存器115b中，按次序的第三单元相对于其他单元具有否定置位和复位输入。

因此，单元(在该示例中为触发器)的链负责生成验证信号A和B。生成值序列的最简单和直接的方法是在触发器链内部强制值，并使链中的触发器的值移位。然后将最后一个触发器与第一触发器耦合，以创建环路并连续地生成序列。

利用置位(St)和清除(clr)指示的组成链的触发器的所有端口都耦合到相同的源信号，该相同的源信号通常是共同复位(例如，上电复位PR)。在链的触发器的置位St和清除clr输入或端口处接收到的信号之间的差别在于，在置位St处的处于逻辑零的信号强制触发器的输出为逻辑一，而在清除clr处的处于逻辑零的信号强制触发器的输出为逻辑零。两者对输出异步地产生影响。

验证信号生成模块115然后包括逻辑输出级115c，如图所示，逻辑输出级115c是包括两个分支的逻辑电路，所述第一验证信号A和第二验证信号B分别被引入到这两个分支，所述逻辑输出级115c被配置为在接收到使能命令EN后在通信链路DL上发出第一验证信号A和第二验证信号B，例如释放这样的信号。在该示例中，逻辑输出级115包括每个分支上的与门115e、115f，该与门在一个输入处分别接收第一验证信号A和第二验证信号B，并且在另一个输入处接收使能命令EN。特别地，在该示例中，使能命令EN由另一触发器115g接收并转发到逻辑输出级115，该另一触发器115g由主时钟信号MCK进行时钟控制。

在图4中示出了验证信号生成模块的第二实施例115′，其中使用单个LFSR寄存器115′a。虽然在实施例115中第一验证信号A和第二验证信号B分别在每个寄存器115a和115b的最后一个单元的输出处获取，但是在实施例115′中第一验证信号A和第二验证信号B在相应寄存器的最后一个单元的输出处和在所述单个寄存器115′a的前面的单元中的一个单元(特别是第二单元)的输出处获取。在单个线性反馈移位寄存器115′a中，按次序的第三单元相对于其他单元具有否定置位和复位输入。输出级115c对应于图3中所示的输出级。

在图3和图4中示出了验证信号生成模块115的实现的示例，该验证信号生成模块115被配置为生成第一验证信号，这些示例特别简单，但显然设计逻辑电路的领域的技术人员可以不同地设计装置移位寄存器或还可以设计完全不同的装置以获得这样的第一验证信号A和第二验证信号B的值的生成器，这样的第一验证信号A和第二验证信号B的值永远不会同时为零，并且其中在第一验证信号A和第二验证信号B中的每个验证信号中的零值前面和后面是逻辑一。比如，信号生成模块可以利用计数器和阈值检查来获得。

而且，在信号周期Ts上等于0 1 1 1的第一验证信号A和在信号周期Ts上等于1 10 1的第二验证信号B只是实现上述规则(例如，永远不会同时为零，并且其中零值前面和后面是逻辑一)的序列的示例。因此，比如，第一验证信号A可以是0101，并且第二信号B可以是1010。而且，每个验证信号的模式可以具有多于4个比特或更少比特，比如3个比特，诸如011-110或010-101的模式。没有连续的零有助于避免：由于某一延迟不对准，信号A和B的零重叠。为了避免由于延迟不对准而引起的重叠，具有零之间的更大距离的更长模式当然可以更安全。而且，两个比特的模式(例如01和10)可以体现验证信号，就像前面的三个比特一样，问题将是任何小的延迟不对准都将表示验证操作中的潜在错误源。然而，这里指出，如果提供没有延迟不对准的信号，例如，没有零重叠的风险或非常小的零重叠的风险，则在这里描述的解决方案范围内可以考虑两比特和三比特模式。因此，这里在实施例中描述的方法也可以指向如下第一逻辑模块，该第一逻辑模块被配置为特别是分别在第一线和第二线上生成第一验证信号A和第二验证信号B，第一验证信号A和第二验证信号B通过通信链路DL被发送到第二逻辑模块12，所述第一验证信号A和第二验证信号B的值永远不会同时为零，所述第一验证信号A和第二验证信号B各自包括至少两个比特。在一些实施例中，所述第一验证信号A和第二验证信号B各自包括至少三个比特。在实施例中，所述第一验证信号A和第二验证信号B各自包括至少四个比特。

也可以在两个信号中添加‘1’的多个循环而没有任何问题，但在这种情况下，检查固定于1的时间增加。通过示例的方式，使用A＝011111B＝110111，例如，在示例性实施例的每个信号A、B之后添加两个一。相关的方面是，当一个验证信号A(或B)为零时，另一个B(或A)始终为1。

然后强调，在实施例中，可以的是，第一验证信号A和第二验证信号B永远不会同时为零，然而多于一个零值(例如，两个零值或三个零值)在逻辑一之间连续布置，例如，在第一验证信号A和第二验证信号B中的每个验证信号中，两个或更多个零值的序列前面和后面是逻辑一。而且，第一验证信号A和第二验证信号B可以具有不同数量的连续零，例如，第一信号A具有一个零，第二信号B具有三个零。这些变型实施例可以适用，但是其中在第一验证信号A和第二验证信号B中的每个验证信号中的零值前面和后面是逻辑一的解决方案应当在操作速度方面给出优势。

在图5中示出了检查模块125的实现，检查模块125被配置为检测当第一验证信号A和第二验证信号B中的一个验证信号处于零电平时是否接收到这两个信号的正确电平，并且对应地生成指示操作主逻辑11的验证的结果是好还是不好的操作有效信号MV。如图所示的检查模块125被包括在备用逻辑12中，并且比如通过链路DL接收第一验证信号A和第二验证信号B。

检查模块125包括延迟电路，在该示例中，延迟电路被实现为数字滤波器125a，数字滤波器125a由第二时钟信号(例如备用时钟信号SCK)进行时钟控制，被配置为将检查结果信号MV延迟一个或多个第二时钟信号SCK循环。数字滤波器125a可以通过计数器装置来体现，如已知的，该计数器装置包括多个触发器，例如，同步向上计数器，一旦计数器达到其最终阈值，该计数器装置就输出高逻辑值。它可以被认为是一种应用备用时钟信号SCK的(由计数器的阈值确定的)一些时钟循环的数字延迟以便使检查结果信号MV稳定(例如，以应用安定时间)的电路。由于时钟信号SCK比主时钟信号MCK慢得多，所以一个时钟循环的延迟也可以足够。当然，如果备用时钟信号SCK和主时钟信号MCK具有相似的频率，则可以应用更高数量的循环的延迟，以获得期望的安定时间。在其输出处获取检查结果信号MV，如所说的，检查结果信号MV在备用时钟信号SCK的(由计数器的阈值(例如，电路的延迟)确定的)一定数量的时钟循环之后变成高逻辑值，并且例如，在激活后，可以通过滤波器复位信号rest复位(为低逻辑值，特别是将计数器复位)，在该示例中逻辑一，滤波器复位信号rst重新开始对检查结果信号MV应用置位为延迟(例如，计数器阈值)的一个或多个第二时钟信号循环。

将第一验证信号A和第二验证信号B发送到第一锁存器LLA和第二锁存器LLB的数据输入，每个锁存器由相应的另一验证信号进行时钟控制，然后将每个锁存器LLA、LLB的输出供应到第一与(AND)电路125e，第一与电路125e例如为通过单个门(如图所示的两输入与门)或通过不同的逻辑电路装置来执行逻辑功能“与”的电路，其检查在第二信号B处于逻辑零的同时第一信号A是否处于逻辑一，反之亦然，从而执行第一检查和第二检查。如果检查中的一个或两个检查失败，则与门125e的输出为零，如果两个检查都是好的，例如，逻辑一，则与门125e的输出变高(到逻辑一)。然后，第一与电路125e的输出被引入到第二与电路125f，第二与电路125f接收标志信号FL的否定值，标志信号FL来自图6中示出的执行循环检查的固定于1检查器模块126。如果标志信号FL变高，例如置位为逻辑一，则其意味着检查固定于1失败，对应的否定输入为零，第二与电路125f的输出为低。然后，将第二与电路125f的输出与上电复位信号PR一起引入到第三与电路125g，上电复位信号PR例如是指示是否执行上电复位的信号，第三与电路125g的输出被引入到数字滤波器125a的滤波器复位rst输入。如果执行上电复位，则在该示例中复位信号PR被置位为零，这指示复位状况。第三与电路125g的输出为零，这意味着滤波器复位rst输入被置位为零，这对应于将滤波器125a复位(例如复位活动)，例如将数字滤波器125a中的计数器复位。如提到的，当标志信号FL＝1时，与电路125f的输出为零，与电路125g的输出为0，这也意味着滤波器复位rst输入被置位为零，从而将数字滤波器125a复位。因此，如果因为125e(不是LLA、LLB输出两者均为1)或125f(FL＝1)输出指示故障状况，或者因为上电复位信号PR被置位为零(PR＝0)，所以第三与电路125g的输出指示故障状况，则数字滤波器125a或计数器被复位(例如，rst＝0)。在这种情况下，在滤波器复位rst后，操作有效信号MV为低，例如，指示主逻辑11的信号无效。如果不存在故障，则数字滤波器125a在使检查结果信号MV变高从而指示主逻辑11有效(例如发送有效信号)之前等待滤波时间，例如，由其计数器阈值置位的时钟SCK的一定数量的时钟循环。

在图6中，示意性地示出了固定于1检查器126，其包括两个块：控制模块127和数据路径模块128。

控制模块127是逻辑模块，其在图5中由包括其操作流程图的块表示，例如，块127被配置为执行这样的操作。因此，控制模块127被配置为在空闲状态127a中开始，并且当主验证开始时，在步骤127b中被配置为释放复位检查信号RCH。然后，控制模块127被配置为等待127c至少四个时钟周期，即4*Tc，例如信号周期Ts，并且然后基于验证信号A和B来核实127d由数据路径模块128发出的固定于1检查ok信号COK的值，如参考图6更好地示出的。在实施例中，控制模块127可以被配置为等待127c仅一个时钟周期。数据路径模块128触发器的状态在执行检查之前被清除。

如果核实步骤127d给出肯定结果，例如，检查ok信号COK指示在数据路径模块128中执行的循环检查是ok的，例如通过，例如为逻辑一，则FAIL状态标志FL被清除，例如，置位为零，并且检查重新开始，例如，控制返回到步骤127b。

如果核实步骤127d给出否定结果，例如固定于1检查ok信号COK指示在数据路径模块128中执行的循环检查不ok，例如已经失败，则FAIL状态标志FL被置位，例如变高到逻辑一，并且检查重新开始，例如控制返回到步骤127b。标志FL保持置位，直到检测到具有肯定结果的检查OK信号COK。

在图7中示意性地详细说明了数据路径模块128，其包括分别利用验证信号A和B进行时钟控制的两个触发器FFA和FFB。当在复位输入上到来来自控制模块127的复位检查信号RCH时，触发器FFA和FFB两者都被清除。一旦在验证信号A和B中的一个验证信号上检测到上升沿，则在接收触发器FFA和FFB的输出作为输入的与电路128a的输出处收集的检查ok信号COK被置位，并由控制模块127用于确定检查是否已经失败，如参考图6所解释的。

因此，从本文以上示例的描述中，所描述的解决方案的实施例的优点是清楚的。

在一个实施例中，所描述的解决方案采用两条线，并且因此与一条线解决方案相比，本质上对单个固定型故障具有更好的覆盖。

固定于0具有非常低的检测延时，而固定于1具有更高延时的自测。所描述的解决方案便于通过始终在信号的零电平处进行检查对主逻辑上的潜在致命故障的快速识别，例如，低延时。致命故障可能是电源故障、意外复位状况等。覆盖是利用固定于1自测完成的。

这特别是通过具有信号切换的验证信号的所描述的模式获得的，并且还由于验证信号生成电路被实现为相对于备用时钟(例如，第二逻辑模块的时钟)异步，第二逻辑模块执行生成信号以进行验证的另一模块(例如，主逻辑)中的错误检测。

所描述的解决方案独立于第二模块时钟(例如备用时钟)频率，第二模块时钟频率仅用于确定固定于1检查的周期。主逻辑模块可以在不影响行为的情况下在高频处生成验证信号。这保证了在备用逻辑或主逻辑应被改变或更新为新版本的情况下更高的兼容性。

而且，通过将备用时钟维持在低频率处，获得降低的功耗。

检查操作覆盖主逻辑的电源的缺失、意外的主逻辑复位或不存在主时钟两者。

当然，在不损害本公开的原理的情况下，构造和实施例的细节可以相对于纯粹通过示例的方式已经在本文描述和说明的内容宽泛地变化，而不会因此脱离本公开的范围。

第一和第二逻辑模块也可以应用于负责生成信号以进行验证的另一模块中的错误检测的任何模块，其中负责错误检测的块具有比生成信号的块慢的时钟。比如，它可以应用于其中第二逻辑是检测具有更快时钟的另一逻辑模块中的错误的任何类型的看门狗的情况。

根据一个或多个实施例，提供了用于验证多功率逻辑架构中的逻辑模块的操作的电路装置。此外，实施例涉及用于验证多功率逻辑架构中的逻辑模块的操作的相关方法。

如前文所提及的，本公开的实施例提供关于用于验证多功率逻辑架构中的逻辑模块的操作的电路装置的解决方案，该电路装置包括：

利用第一时钟信号和第一电源操作的至少第一逻辑模块，以及

利用第二时钟信号和第二电源操作的第二逻辑模块，所述第二时钟信号具有低于所述第一时钟信号的频率，

所述第一逻辑模块和第二逻辑模块被配置为至少在通信链路上交换信号，其中：

第一逻辑模块被配置为特别是分别在第一线和第二线上生成第一验证信号和第二验证信号，第一验证信号和第二验证信号通过通信链路被发送到第二逻辑模块，

第二逻辑模块被配置为：

执行当第一验证信号为零时第二验证信号始终为逻辑一的第一检查，

执行当第二验证信号为零时第一验证信号始终为逻辑一的第二检查，

执行第一验证信号和第二验证信号未固定于1的循环检查，以及

根据是否所述第一检查、第二检查和循环检查各自给出肯定结果，验证第一逻辑模块的操作。

在变型实施例中，所述第一验证信号和第二验证信号的值永远不会同时为零，并且第一验证信号和第二验证信号中的每个验证信号中的零值前面和后面是逻辑一。

在变型实施例中，所述第一验证信号和第二验证信号是具有四个时钟周期长度的相同周期的周期性信号，特别是第一验证信号为“0111”，第二验证信号为“1101”。

在变型实施例中，第一逻辑模块包括验证信号生成模块，该验证信号生成模块被配置为分别在第一线和第二线上生成所述第一验证信号和第二验证信号，第一验证信号和第二验证信号通过链路被发送到第二逻辑。

在变型实施例中，所述验证信号生成模块包括：

至少一个线性反馈移位寄存器，其包括与所述时钟周期的数量相等的数量的单元，特别是触发器，每个单元由所述第一时钟信号进行时钟控制，所述第一验证信号和第二验证信号在所述至少一个线性反馈移位寄存器的单元的输出处获取。

在变型实施例中，所述至少一个移位寄存器包括两个移位寄存器，第一和第二验证信号分别在每个寄存器的最后一个单元的输出处获取。

在变型实施例中，所述至少一个线性反馈移位寄存器包括单个移位寄存器，第一验证信号和第二验证信号在最后一个单元的输出处和在所述移位寄存器的前面的单元中的一个单元(特别是第二单元)的输出处获取。

在变型实施例中，所述验证信号生成模块包括逻辑输出级，该逻辑输出级包括两个分支，所述第一验证信号和第二验证信号分别被引入到这两个分支，所述逻辑输出级被配置为在接收到使能命令后发出第一验证信号和第二验证信号。

在变型实施例中，这样的装置包括发出信号的使能电路，从而在接收到使能信号后，使所述输出逻辑级能够在接收到使能命令后发出第一验证信号和第二验证信号，特别是所述输出逻辑级包括一对使能逻辑电路，特别是一对与门，该一对与门各自在其输入中的一个输入处分别接收第一验证信号或第二验证信号，并且在另一输入处接收使能命令。

在变型实施例中，第二逻辑模块包括检查模块，检查模块接收第一验证信号和第二验证信号作为输入，并被配置为执行所述第一检查、第二检查和循环检查并且发出对应的检查结果信号，所述逻辑模块包括延迟电路，特别是数字滤波器，延迟电路由第二时钟信号进行时钟控制，被配置为将检查结果信号延迟一个或多个第二时钟信号循环，并且第一验证信号和第二验证信号被发送到第一锁存器和第二锁存器的输入，每个锁存器接收未接收为输入的验证信号作为时钟信号，每个锁存器的输出被供应给检查逻辑电路，该检查逻辑电路被配置为通过将第一锁存器和第二锁存器的输出两者均控制为一来实现所述第一检查操作和第二检查操作，特别是，每个锁存器的输出耦合到与执行逻辑电路的相应输入，所述第一检查逻辑电路的输出耦合到循环检查电路，特别是与逻辑电路，循环检查电路接收来自固定于1检查器的(特别是否定的)失败标志信号作为输入，循环检查电路的输出耦合到延迟电路(特别是数字滤波器)的复位输入，该延迟电路在激活后重新开始对检查结果信号应用所述一个或多个第二时钟信号循环的延迟。

在变型实施例中，循环检查电路的输出被引入到功率检查电路，功率检查电路执行与上电复位信号的“与”。

在变型实施例中，固定于1检查器包括控制模块和数据路径模块，

所述控制模块被配置为在给定数量的时钟循环内发出复位检查信号，然后取决于固定于1检查ok标志，使失败标志信号变高或不变高，

数据路径模块包括由第一验证信号和第二验证信号分别进行时钟控制并由复位检查信号复位的两个触发器，这两个触发器的输出被比较，并且如果两个触发器的输出两者均变高，特别是为逻辑一，则使ok检查标志变高，

所述控制块被配置为：如果所述固定于1检查ok标志变高，则清除失败标志并重新开始复位检查信号，否则所述失败标志被复位并重新开始复位检查信号。

在变型实施例中，所述第一逻辑模块是由主电源供电的主逻辑模块，所述第二逻辑模块是被配置为向主电源发送上电/掉电信号以使所述主逻辑模块上电和掉电的备用逻辑。

在变型实施例中，所述第二逻辑模块是看门狗模块，看门狗模块被配置为检测以更快时钟操作的所述第一逻辑模块中的错误。

在实施例中，所述第一逻辑模块被配置为特别是分别在第一线和第二线上生成第一验证信号和第二验证信号，第一验证信号和第二验证信号通过通信链路被发送到第二逻辑模块，所述第一验证信号和第二验证信号的值永远不会同时为零，所述第一验证信号和第二验证信号B各自包括至少两个比特。在进一步的实施例中，所述第一验证信号和第二验证信号各自包括至少三个比特。在进一步的实施例中，所述第一验证信号和第二验证信号各自包括至少四个比特。

根据实施例中的任何实施例，本公开还提供了关于用于验证多功率逻辑架构中的逻辑模块的操作的方法的解决方案，其中所述方法包括：

在第一逻辑模块处特别是分别在第一线和第二线上生成第一验证信号和第二验证信号，第一验证信号和第二验证信号通过通信链路被发送到第二逻辑模块，

在第二逻辑处执行：

当第一验证信号为零时第二验证信号始终为逻辑一的第一检查，

当第二验证信号为零时第一验证信号始终为逻辑一的第二检查，

第一验证信号和第二验证信号未固定于1的循环检查，以及

根据是否所述第一检查、第二检查和循环检查各自给出肯定结果，验证从第一逻辑模块发出的信号。

在变型实施例中，所述第一验证信号和第二验证信号的值永远不会同时为零，并且第一验证信号和第二验证信号中的每个验证信号中的零值前面和后面是逻辑一。

在变型实施例中，所述第一验证信号和第二验证信号是具有四个时钟周期长度的相同周期的周期性信号，特别是第一验证信号为“0111”，第二验证信号为“1101”。

在一个实施例中，一种系统包括：具有第一时钟输入和第一功率输入的第一逻辑电路，具有第二时钟输入和第二功率输入的第二逻辑电路，以及通信地耦合第一逻辑电路和第二逻辑电路的通信链路。第一逻辑电路在操作中生成第一二进制验证信号、第二二进制验证信号和一个或多个控制信号，并且经由通信链路将第一二进制验证信号和第二二进制验证信号传输到第二逻辑电路。第二逻辑电路在操作中基于第一二进制验证信号和第二二进制验证信号来验证由第一逻辑电路生成的一个或多个控制信号。验证一个或多个控制信号包括：核实当第一二进制验证信号具有第一值时，第二二进制验证信号具有不同于第一值的第二值；核实当第二二进制验证信号具有第一值时，第一二进制验证信号具有第二值；核实在阈值数量的时钟循环内检测到第一二进制验证信号的转变沿；以及核实在阈值数量的时钟循环内检测到第二二进制验证信号的转变沿。

在一个实施例中，第一值是零；第二值是一；第一二进制验证信号的转变沿是上升沿；并且第二二进制验证信号的转变沿是上升沿。在一个实施例中，第一时钟输入在操作中接收第一时钟信号；并且第二时钟输入在操作中接收不同于第一时钟信号的第二时钟信号。在一个实施例中，第一二进制验证信号是具有一定数量的时钟循环的周期的周期性信号，其中，在其中第一二进制验证信号的值为零的时钟循环前面是其中第一二进制验证信号的值为一的时钟循环，并且后面是其中第一二进制验证信号的值为一的时钟循环；并且第二二进制验证信号是具有一定数量的时钟循环的周期的周期性信号，其中，在其中第二二进制验证信号的值为零的时钟循环前面是其中第二二进制验证信号的值为一的时钟循环，并且后面是其中第二二进制验证信号的值为一的时钟循环。在一个实施例中，第一二进制验证信号的周期的时钟循环的数量为四。在一个实施例中，在第一逻辑电路的正常操作中，当由第一逻辑电路生成的第一二进制验证信号的值为零时，由第一逻辑电路生成的第二二进制验证信号的值为一；并且当由第一逻辑电路生成的第二二进制验证信号的值为零时，由第一逻辑电路生成的第一二进制验证信号的值为一。

在一个实施例中，第一时钟输入在操作中接收第一时钟信号；第一二进制验证信号是具有一定数量的时钟循环的周期的周期性信号；第二二进制验证信号是具有一定数量的时钟循环的周期的周期性信号；并且第一逻辑电路包括至少一个线性反馈移位寄存器，该至少一个线性反馈移位寄存器具有与第一二进制验证信号的周期的时钟循环的数量相等的数量的单元，该单元在操作中由第一时钟信号进行时钟控制，第一验证信号和第二验证信号在操作中在该至少一个线性反馈移位寄存器的单元的输出处生成。在一个实施例中，该至少一个线性反馈移位寄存器包括第一线性反馈移位寄存器和第二线性反馈移位寄存器，第一二进制验证信号在操作中在第一线性反馈移位寄存器的最后一个单元处生成，并且第二二进制验证信号在操作中在第二线性反馈移位寄存器的最后一个单元处生成。在一个实施例中，该至少一个线性反馈移位寄存器包括第一线性反馈移位寄存器，第一二进制验证信号在操作中在第一线性反馈移位寄存器的最后一个单元处生成，并且第二二进制验证信号在操作中在第一线性反馈移位寄存器的不同于最后一个单元的另一单元处生成。在一个实施例中，第一逻辑电路在操作中响应于接收到使能命令而传输第一二进制验证信号和第二二进制验证信号。

在一个实施例中，第一时钟输入在操作中接收第一时钟信号；第二时钟输入在操作中接收不同于第一时钟信号的第二时钟信号；并且第二逻辑电路包括：第一锁存器，第一锁存器在操作中接收第一二进制验证信号作为数据输入，由第二二进制验证信号进行时钟控制，并且生成第一锁存器输出信号；第二锁存器，第二锁存器在操作中接收第二二进制验证信号作为数据输入，由第一二进制验证信号进行时钟控制，并且生成第二锁存器输出信号；以及数字滤波器，数字滤波器在操作中由第二时钟信号进行时钟控制，并且基于第一锁存器输出信号和第二锁存器输出信号来验证一个或多个控制信号。在一个实施例中，数字滤波器在操作中基于指示第一二进制验证信号和第二二进制验证信号中的一者或多者是否具有固定型故障的信号来验证一个或多个控制信号。在一个实施例中，数字滤波器在操作中基于系统复位信号来验证一个或多个控制信号。在一个实施例中，第二逻辑电路包括固定型故障检测电路，固定型故障检测电路在操作中生成指示第一二进制验证信号和第二二进制验证信号中的一者或多者是否具有固定型故障的信号，固定型故障检测电路具有数据路径，该数据路径包括：第一触发器，第一触发器在操作中由第一二进制验证信号进行时钟控制；以及第二触发器，第二触发器在操作中由第二二进制验证信号进行时钟控制。

在一个实施例中，第一时钟输入在操作中接收第一时钟信号；并且第二时钟输入在操作中接收第二时钟信号，第二时钟信号具有比第一时钟信号的频率低的频率。在一个实施例中，第二逻辑电路在操作中生成信号以控制耦合到第一逻辑电路的功率输入的电源。在一个实施例中，第二逻辑电路在操作中检测第一逻辑电路的操作中的错误。

在一个实施例中，一种方法包括：使用第一逻辑电路生成第一二进制验证信号、第二二进制验证信号和一个或多个控制信号；由第一逻辑电路经由通信链路将第一二进制验证信号和第二二进制验证信号传输到第二逻辑电路；以及由第二逻辑电路基于经由通信链路接收到的第一二进制验证信号和第二二进制验证信号来验证由第一逻辑电路生成的一个或多个控制信号。验证一个或多个控制信号包括：核实当第一二进制验证信号具有第一值时，第二二进制验证信号具有不同于第一值的第二值；核实当第二二进制验证信号具有第一值时，第一二进制验证信号具有第二值；核实在阈值数量的时钟循环内检测到第一二进制验证信号的转变沿；以及核实在阈值数量的时钟循环内检测到第二二进制验证信号的转变沿。在一个实施例中，第一值是零；第二值是一；第一二进制验证信号的转变沿是上升沿；第二二进制验证信号的转变沿是上升沿；并且该方法包括使用第一时钟驱动第一逻辑电路并且使用第二时钟驱动第二逻辑电路，第二时钟具有比第一时钟的频率低的频率。在一个实施例中，第一二进制验证信号是具有一定数量的时钟循环的周期的周期性信号，其中，在其中第一二进制验证信号的值为零的时钟循环前面是其中第一二进制验证信号的值为一的时钟循环，并且后面是其中第一二进制验证信号的值为一的时钟循环；并且第二二进制验证信号是具有一定数量的时钟循环的周期的周期性信号，其中，在其中第二二进制验证信号的值为零的时钟循环前面是其中第二二进制验证信号的值为一的时钟循环，并且后面是其中第二二进制验证信号的值为一的时钟循环。在一个实施例中，在第一逻辑电路的正常操作中，当由第一逻辑电路生成的第一二进制验证信号的值为零时，由第一逻辑电路生成的第二二进制验证信号的值为一；并且当由第一逻辑电路生成的第二二进制验证信号的值为零时，由第一逻辑电路生成的第一二进制验证信号的值为一。在一个实施例中，验证一个或多个控制信号包括：将第一二进制验证信号锁存在由第二二进制验证信号进行时钟控制的第一锁存器中；将第二二进制验证信号锁存在由第一二进制验证信号进行时钟控制的第二锁存器中；以及使用由第二时钟进行时钟控制的数字滤波器基于第一锁存器的输出和第二锁存器的输出来验证一个或多个控制信号。在一个实施例中，验证包括检测第一二进制验证信号或第二二进制验证信号中的固定型故障。

在一个实施例中，一种装置包括：接口，接口在操作中经由通信链路接收第一周期性二进制验证信号和第二周期性二进制验证信号；以及耦合到接口的逻辑电路。逻辑电路在操作中基于第一周期性二进制验证信号和第二周期性二进制验证信号来验证一个或多个控制信号，其中验证一个或多个控制信号包括：核实当第二周期性二进制验证信号具有不同于第一值的第二值时，第一周期性二进制验证信号具有第一值；核实当第一周期性二进制验证信号具有第二值时，第二周期性二进制验证信号具有第一值；核实在阈值数量的时钟循环内检测到第一周期性二进制验证信号的转变沿；以及核实在阈值数量的时钟循环内检测到第二周期性二进制验证信号的转变沿。在一个实施例中，第一值是一；第二值是零；第一二进制验证信号的转变沿是上升沿；并且第二二进制验证信号的转变沿是上升沿。在一个实施例中，逻辑电路包括：第一锁存器，第一锁存器在操作中锁存第一周期性二进制验证信号并且由第二周期性二进制验证信号进行时钟控制；第二锁存器，第二锁存器在操作中锁存第二周期性二进制验证信号并且由第一周期性二进制验证信号进行时钟控制；时钟，时钟在操作中生成时钟信号；以及由时钟信号进行时钟控制的数字滤波器，其中数字滤波器在操作中基于第一锁存器的输出和第二锁存器的输出来验证一个或多个控制信号。

在一个实施例中，一种装置包括：通信接口；时钟，时钟在操作中生成时钟信号；以及耦合到时钟和通信接口的逻辑电路。逻辑电路在操作中生成一个或多个控制信号，生成与一个或多个控制信号相关联的第一周期性二进制验证信号，并且生成与一个或多个控制信号相关联的第二周期性二进制验证信号。逻辑电路经由接口传输第一周期性二进制验证信号和第二周期性二进制验证信号。在正常操作模式下，当第二周期性二进制验证信号具有不同于第一值的第二值时，第一周期性二进制验证信号具有第一值，并且当第一周期性二进制验证信号具有第二值时，第二周期性二进制验证信号具有第一值。在一个实施例中，第一值是一；并且第二值是零。在一个实施例中，逻辑电路包括：线性反馈移位寄存器，线性反馈移位寄存器由时钟信号进行时钟控制，并且具有与第一周期性二进制验证信号的周期的时钟循环的数量相等的数量的单元，其中第一周期性二进制验证信号是线性反馈移位寄存器的单元的输出。

一些实施例可以采用计算机程序产品的形式或包括计算机程序产品。例如，根据一个实施例，提供了一种计算机可读介质，该计算机可读介质包括适于执行上述方法或功能中的一个或多个方法或功能的计算机程序。介质可以是物理存储介质，诸如例如只读存储器(ROM)芯片，或诸如数字多用盘(DVD-ROM)、紧凑盘(CD-ROM)、硬盘之类的盘，存储器，网络，或要通过适当的驱动器或经由适当的连接读取的便携式介质物品，包括如以一个或多个条形码或其他相关码编码的、存储在一个或多个这样的计算机可读介质上并且可由适当的读取器装置读取的。

此外，在一些实施例中，方法和/或功能中的一些或全部可以以其他方式实现或提供，诸如至少部分地在固件和/或硬件中实现或提供，该固件和/或硬件包括但不限于一个或多个专用集成电路(ASIC)、数字信号处理器、分立电路、逻辑门、标准集成电路、控制器(例如，通过执行适当的指令，并且包括微控制器和/或嵌入式控制器)、现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)等、以及采用RFID技术的装置、以及其各种组合。

上述各种实施例可以被组合以提供进一步的实施例。如有必要，可以修改实施例的方面，以采用各种专利、申请和出版物的概念来提供更进一步的实施例。

鉴于上述详细描述，可以对实施例进行这些和其他改变。一般来说，在所附权利要求中，使用的术语不应被解释为将权利要求限制为说明书和权利要求中公开的具体实施例，而应被解释为包括所有可能的实施例以及这样的权利要求被赋予的等同物的完整范围。因此，权利要求不受本公开的限制。