一种半导体结构及其制造方法

技术领域

本申请实施例涉及半导体制造技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

穿硅通孔(Through Silicon Via，TSV)是一种贯穿硅基材的导体结构，其主要用于互连集成电路芯片。目前形成穿硅通孔的方法主要包括：在硅衬底的第一表面形成垂直于所述硅衬底的通孔；在所述通孔的侧壁和底部形成绝缘层；向所述通孔内填充导电材料；对所述硅衬底的与第一表面相对的第二表面进行化学机械研磨(Chemical MechanicalPolishing，CMP)，直至暴露出填充导电材料的通孔，即，形成穿硅通孔。

因此，如何改善穿硅通孔的背面孔洞显露(Backside Via Reveal，BVR)技术是目前亟待解决的问题。

发明内容

有鉴于此，本申请实施例为解决现有技术中存在的至少一个技术问题而提供一种半导体结构及其制造方法。

为达到上述目的，本申请的技术方案是这样实现的：

第一方面，本申请实施例提供一种半导体结构的制造方法，包括：

提供基底，所述基底包括顶层硅和底层硅；

在所述基底的顶层硅形成器件层；

形成贯穿所述器件层和所述顶层硅并延伸进入所述底层硅的通孔；

对所述通孔进行填充以形成导电柱；

对所述基底的底层硅进行预处理，以暴露出所述导电柱形成硅通孔；其中，所述底层硅用于阻挡预处理产生的金属污染物。

在本申请的一些实施例中，所述预处理包括研磨处理。

在本申请的一些实施例中，所述底层硅的晶粒尺寸小于所述顶层硅的晶粒尺寸。

在本申请的一些实施例中，所述顶层硅的厚度大于所述底层硅的厚度。

在本申请的一些实施例中，所述基底还包括位于所述底层硅和所述顶层硅之间的埋氧层；所述形成贯穿所述器件层和所述顶层硅并延伸进入所述底层硅的通孔，包括：

形成依次贯穿所述器件层、所述顶层硅和所述埋氧层，并延伸进入所述底层硅的通孔。

在本申请的一些实施例中，所述形成依次贯穿所述器件层、所述顶层硅和所述埋氧层，并延伸进入所述底层硅的通孔，包括：

所述通孔位于所述埋氧层中部分的孔径大于或等于所述通孔位于所述顶层硅中部分的孔径；

所述通孔位于所述底层硅中部分的孔径大于或等于所述通孔位于所述埋氧层中部分的孔径。

在本申请的一些实施例中，所述器件层包括晶体管器件和电容器件。

在本申请的一些实施例中，所述对所述基底的底层硅进行预处理之前，所述方法还包括：

在所述器件层上形成互连层，所述互连层与所述导电柱电连接；

其中，所述互连层包括互连通孔和互连金属层。

在本申请的一些实施例中，所述对所述基底的底层硅进行预处理之前，所述方法还包括：

形成覆盖所述互连层的钝化层，刻蚀所述钝化层以形成暴露所述互连层的凹槽；

在所述凹槽内形成凸点结构，所述凸点结构与所述互连层电连接。

第二方面，本申请实施例提供一种半导体结构，包括：

基底，所述基底包括顶层硅和底层硅；

器件层，所述器件层位于所述基底的顶层硅上；

硅通孔，所述硅通孔设置在所述基底内部，且贯穿所述基底及所述器件层。

在本申请的一些实施例中，所述底层硅的晶粒尺寸小于所述顶层硅的晶粒尺寸。

在本申请的一些实施例中，所述基底还包括位于所述底层硅和所述顶层硅之间的埋氧层。

在本申请的一些实施例中，所述器件层包括晶体管器件和电容器件。

在本申请的一些实施例中，还包括：

互连层，所述互连层位于所述器件层上，所述互连层与所述硅通孔电连接；

其中，所述互连层包括互连通孔和互连金属层。

在本申请的一些实施例中，还包括：

钝化层及形成在所述钝化层内的凸点结构，所述钝化层位于所述互连层上；

其中，所述凸点结构与所述互连层电连接。

在本申请的一些实施例中，所述硅通孔内填充有导电材料。

在本申请的一些实施例中，所述硅通孔设置在所述基底内部，且贯穿所述基底及所述器件层，包括：

所述硅通孔位于所述埋氧层中部分的孔径大于或等于所述硅通孔位于所述顶层硅中部分的孔径；

所述硅通孔位于所述底层硅中部分的孔径大于或等于所述硅通孔位于所述埋氧层中部分的孔径。

本申请实施例提供了一种半导体结构及其制造方法，所述方法包括：提供基底，所述基底包括顶层硅和底层硅；在所述基底的顶层硅形成器件层；形成贯穿所述器件层和所述顶层硅并延伸进入所述底层硅的通孔；对所述通孔进行填充以形成导电柱；对所述基底的底层硅进行预处理，以暴露出所述导电柱形成硅通孔；其中，所述底层硅用于阻挡预处理产生的金属污染物。本申请实施例提供的半导体结构的制造方法中，通过设置顶层硅和底层硅，在形成贯穿顶层硅并延伸进入底层硅的导电柱后，对底层硅进行预处理暴露出导电柱，如此能够利用底层硅阻挡预处理产生的金属材料对顶层硅(即，硅衬底)的污染，无需设置额外的保护层用于阻挡金属材料对硅衬底的污染，从而达到简化硅通孔的背面孔洞显露技术的工艺步骤的目的。

附图说明

图1A为本申请实施例提供的形成硅通孔之后的半导体结构的剖面结构示意图；

图1B为本申请实施例提供的暴露出硅通孔末端的半导体结构的剖面结构示意图；

图1C为本申请实施例提供的形成氧化层和氮化硅层之后的半导体结构的剖面结构示意图；

图1D为本申请实施例提供的暴露出硅通孔内导电层的半导体结构的剖面结构示意图；

图2为本申请实施例提供的半导体结构的制造方法的一种可选的流程示意图；

图3A为本申请实施例提供的一种基底的剖面结构示意图；

图3B为本申请实施例提供的一种形成器件层之后的半导体结构的剖面结构示意图；

图3C为本申请实施例提供的一种形成通孔之后的半导体结构的剖面结构示意图；

图3D为本申请实施例提供的一种在通孔内形成隔离层之后的半导体结构的剖面结构示意图；

图3E为本申请实施例提供的一种形成导电柱之后的半导体结构的剖面结构示意图；

图3F为本申请实施例提供的一种形成互连金属层之后的半导体结构的剖面结构示意图；

图3G为本申请实施例提供的一种形成凹槽之后的半导体结构的剖面结构示意图；

图3H为本申请实施例提供的一种形成凸点结构之后的半导体结构的剖面结构示意图；

图3I为本申请实施例提供的一种将形成凸点结构的半导体结构翻转之后的剖面结构示意图；

图3J为本申请实施例提供的一种暴露出导电柱的半导体结构的剖面结构示意图；

图4A为本申请实施例提供的另一种基底的剖面结构示意图；

图4B为本申请实施例提供的另一种形成器件层之后的半导体结构的剖面结构示意图；

图4C为本申请实施例提供的另一种形成通孔之后的半导体结构的剖面结构示意图；

图4D为本申请实施例提供的另一种在通孔内形成隔离层之后的半导体结构的剖面结构示意图；

图4E为本申请实施例提供的另一种形成导电柱之后的半导体结构的剖面结构示意图；

图4F为本申请实施例提供的另一种形成互连金属层之后的半导体结构的剖面结构示意图；

图4G为本申请实施例提供的另一种形成凹槽之后的半导体结构的剖面结构示意图；

图4H为本申请实施例提供的另一种形成凸点结构之后的半导体结构的剖面结构示意图；

图4I为本申请实施例提供的另一种将形成凸点结构的半导体结构翻转之后的剖面结构示意图；

图4J为本申请实施例提供的另一种暴露出导电柱的半导体结构的剖面结构示意图；

图5A为本申请实施例提供的通孔位于底层硅和顶层硅内的剖面结构示意图；

图5B为本申请实施例提供的通孔位于底层硅、埋氧层和顶层硅内的剖面结构示意图；

图中包括：101-硅衬底；101a-第一表面；101b-第一表面；102-硅通孔；103-隔离层；104-导电层；105-氧化层；106-氮化硅层；301、401-底层硅；402-埋氧层；303、403-顶层硅；304、404-器件层；305、405-半导体器件；306、406-通孔；307、407-隔离层；308、408-导电柱；309、409-顶层金属层；310、410-绝缘层；311、411-钝化层；312、412-凹槽；313、413-凸点结构；414-键合层；415-基板；416-金属污染物；S

具体实施方式

下面将结合本申请实施方式及附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请的一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其他实施方式。

如前所述，目前形成穿硅通孔的方法主要包括：在硅衬底的正面形成垂直于所述硅衬底的通孔；在所述通孔的侧壁和底部形成绝缘层；对所述硅衬底的背面进行化学机械研磨，直至暴露出填充导电材料的通孔，即，形成穿硅通孔。

这里，对所述硅衬底的背面进行研磨以暴露出填充导电材料的通孔的过程中，通孔内填充的导电材料，例如，铜，极可能会污染硅衬底。因此，如何改善穿硅通孔的背面孔洞显露技术，以及减少金属材料对硅衬底的污染是目前亟待解决的问题。

参考图1A，图1A为本申请实施例提供的形成硅通孔之后的半导体结构的剖面结构示意图。如图1A所示，硅通孔102由硅衬底101的第一表面101a延伸进入硅衬底101内，硅通孔102未贯穿硅衬底101。刻蚀形成硅通孔102的方向垂直于硅衬底101，刻蚀形成硅通孔102后，在硅通孔内的侧壁和底部沉积隔离材料，以形成隔离层103；然后，向硅通孔102内沉积导电材料，以形成导电层104。这里，硅衬底101具有第一表面101a，以及与第一表面101a相对的第二表面101b。具体而言，第一表面可为硅衬底的正面，第二表面可为硅衬底的背面。

在本申请的一些实施例中，在硅通孔内沉积形成隔离层和导电层，可以通过一种或多种沉积工艺来实现。其中，沉积工艺包括但不限于物理气相沉积(Physical VaporDeposition，PVD)、化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(AtomicLayer Deposition，ALD)或者其任何组合。

在本申请的一些实施例中，隔离层可以包括氧化物层，例如，二氧化硅层；导电层可以包括金属层，例如，铜层。

参考图1B，图1B为本申请实施例提供的暴露出硅通孔末端的半导体结构的剖面结构示意图。从硅衬底的第二表面101b，沿垂直于硅衬底101的方向，对硅衬底进行背面减薄(backside grinding)，以暴露出硅通孔末端或者从硅衬底的第二表面101b，对硅衬底101进行刻蚀，以暴露出硅通孔末端。

在本申请的一个具体实施例中，对硅衬底进行背面减薄，硅衬底的减薄厚度约为20μm。这里可以参考图1B，对硅衬底进行背面减薄后，暴露出硅通孔末端。

在本申请的一个具体实施例中，还可以从硅衬底的第二表面，对硅衬底进行干法刻蚀，以暴露出硅通孔末端。这里，暴露出的硅通孔末端在垂直于硅衬底方向上的距离可以约为6.5μm。这里可以参考图1B，对硅衬底进行干法刻蚀后，暴露出硅通孔末端，暴露出的硅通孔末端在垂直于硅衬底方向上的距离S

参考图1C，图1C为本申请实施例提供的形成氧化层和氮化硅层之后的半导体结构的剖面结构示意图。如图1C所示，在硅衬底101的第二表面沉积形成氧化层105，氧化层105覆盖硅衬底101的第二表面和硅通孔末端。在氧化层105上沉积形成氮化硅层106，氮化硅层106完全覆盖氧化层105。

在本申请的一些实施例中，在硅衬底的第二表面形成氧化层，和在氧化层上形成氮化硅层，可以通过一种或多种沉积工艺来实现。其中，沉积工艺包括但不限于物理气相沉积、化学气相沉积、原子层沉积或者其任何组合。

在本申请的一个具体实施例中，形成覆盖硅衬底的第二表面和硅通孔末端的氧化层的厚度约为1.85μm。

在本申请的一个具体实施例中，形成覆盖氧化层的氮化硅层的厚度约为0.3μm。

参考图1D，图1D为本申请实施例提供的暴露出硅通孔内导电层的半导体结构的剖面结构示意图。如图1D所示，从硅衬底101的第二表面，使用化学机械研磨去除硅通孔末端的隔离层103，以暴露出硅通孔末端的导电层104。

上述技术方案中，通过在硅通孔的末端依次形成氧化层和氮化硅层，能够有效地改善后续使用化学机械研磨以暴露出硅通孔末端的导电层的过程中，导电层的材料对硅衬底的污染。这里，覆盖硅通孔末端的氧化层和氮化硅层可以作为保护层，将研磨产生的导电层的材料污染物，例如，金属污染物，隔离在氮化硅层或者氧化层的表面上。

然而，上述硅通孔的背面孔洞显露的技术方案中，需要在形成硅通孔后，增加额外的工艺步骤以形成氧化层和氮化硅层作为保护层。因此，该技术方案增加了硅通孔的背面孔洞显露技术的工艺难度、增加了工艺成本以及将工艺制程复杂化。

有鉴于此，本申请实施例提供一种半导体结构的制造方法，通过设置顶层硅和底层硅，在形成贯穿顶层硅并延伸进入底层硅的导电柱后，对底层硅进行预处理暴露出导电柱，在减小工艺难度和降低工艺成本的同时，还能够利用底层硅阻挡预处理产生的金属污染物。

参考图2，图2为本申请实施例提供的半导体结构的制造方法的一种可选的流程示意图。如图2所示，本申请实施例提供的半导体结构的制造方法，所述方法包括：

步骤S201、提供基底，所述基底包括顶层硅和底层硅；

步骤S202、在所述基底的顶层硅形成器件层；

步骤S203、形成贯穿所述器件层和所述顶层硅并延伸进入所述底层硅的通孔；

步骤S204、对所述通孔进行填充以形成导电柱；

步骤S205、对所述基底的底层硅进行预处理，以暴露出所述导电柱形成硅通孔；其中，所述底层硅用于阻挡预处理产生的金属污染物。

接下来对本申请实施例提供的半导体结构的制造方法进行进一步地详细说明。

参考图3A，图3A为本申请实施例提供的一种基底的剖面结构示意图。如图3A所示，基底包括底层硅301和顶层硅303。

在本申请的一些实施例中，所述顶层硅的厚度大于所述底层硅的厚度。

这里，对底层硅进行预处理以暴露出导电柱的过程中，设置底层硅用于阻挡预处理产生的金属污染物。在对底层硅进行预处理暴露出导电柱之后，底层硅可以作为保护层，将预处理产生的金属污染物与顶层硅之间隔离开。因此，底层硅的厚度可以小于顶层硅的厚度。此后，也可以去除底层硅。

在本申请的一些实施例中，所述底层硅的晶粒尺寸小于所述顶层硅的晶粒尺寸。

如前所述，设置底层硅用于阻挡预处理产生的金属污染物。因此，设置底层硅的晶粒尺寸小于顶层硅的晶粒尺寸，底层硅的晶粒排列会更加致密，那么底层硅用于阻挡金属污染物的效果更好，能够有效地避免金属污染物嵌入到底层硅中。

参考图3B，图3B为本申请实施例提供的一种形成器件层之后的半导体结构的剖面结构示意图。如图3B所示，在顶层硅303上形成器件层304，器件层304中包括有半导体器件305。需要说明的是，本申请实施例中并未示意出器件层的具体结构，仅示意性的示意出该层中具有半导体器件，且该器件层与其他材料层的厚度比例也不视为对本申请中器件层厚度的限定。

在本申请的一些实施例中，所述器件层包括晶体管器件和电容器件。器件层包括介质层和形成在介质层中的晶体管器件和电容器件。

这里，在器件层内形成的半导体器件可以包括晶体管器件和电容器件。晶体管器件可以包括一个或者多个金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)。晶体管可以包括平面晶体管、非平面晶体管或者二者的组合。平面晶体管可以包括双极结型晶体管(Bipolar Junction Transistor，BJT)、异质结双极晶体管(Heterojunction Bipolar Transistor，HBT)或者高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)。非平面晶体管可以包括鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)(例如，双栅极晶体管或者三栅极晶体管)、以及环绕或者全环栅极晶体管(例如，纳米带和纳米线晶体管)。

本申请实施例中形成半导体器件的过程涉及半导体制造工艺中的前段制程(front end of line，FEOL)。

参考图3C，图3C为本申请实施例提供的一种形成通孔之后的半导体结构的剖面结构示意图。如图3C所示，形成贯穿器件层304和顶层硅303并延伸进入底层硅301的通孔306。

本申请实施例可以使用湿法刻蚀、干法刻蚀或者其组合对器件层、顶层硅和底层硅进行刻蚀以形成通孔。

本申请实施例中，可以在器件层上形成图案化的光刻胶层，使用图案化的光刻胶层依次对器件层、顶层硅和底层硅进行刻蚀(etch)，以形成贯穿器件层和顶层硅并延伸进入底层硅的通孔。在形成通孔之后，可以去除光刻胶，即光刻胶剥离(photoresist strip，PR strip)。

在本申请的一些实施例中，所述形成贯穿器件层和顶层硅并延伸进入底层硅的通孔，包括：所述通孔位于所述底层硅中部分的孔径大于或等于所述通孔位于所述顶层硅中部分的孔径。

这里，可以通过刻蚀的工艺参数，例如，延长刻蚀时间，使得通孔位于底层硅中部分的孔径大于或等于通孔位于顶层硅中部分的孔径。这样对通孔进行填充形成导电柱之后，导电柱位于底层硅中部分的尺寸大于或等于导电柱位于顶层硅中部分的尺寸。对底层硅进行预处理暴露出导电柱之后，位于底层硅中部分导电柱将用于实现电连接。因此，增大导电柱位于底层硅中的部分尺寸，能够增大导电柱与其他半导体器件之间的电连接的接触面积，以改善电连接的效果。

仍参考图3C，图3C示出的通孔位于底层硅中部分的孔径等于通孔位于顶层硅中部分的孔径。参考图5A，图5A为本申请实施例提供的通孔位于底层硅和顶层硅内的剖面结构示意图。图5A示出的通孔位于底层硅中部分的孔径W

参考图3D，图3D为本申请实施例提供的一种在通孔内形成隔离层之后的半导体结构的剖面结构示意图。如图3D所示，在通孔的侧壁和底部沉积形成隔离层307。

本申请实施例中，在通孔内沉积形成隔离层，可以通过一种或多种沉积工艺来实现。其中，沉积工艺包括但不限于物理气相沉积、化学气相沉积、原子层沉积或者其任何组合。本申请实施例中，还可以使用线型沉积源(liner deposition)，在通孔内沉积形成隔离层。

参考图3E，图3E为本申请实施例提供的一种形成导电柱之后的半导体结构的剖面结构示意图。如图3E所示，向通孔内继续填充导电材料，以形成导电柱308。

本申请实施例中，可以使用包括但不限于真空蒸镀、溅射镀膜(sputteringplating)、离子镀等方法，在通孔内沉积形成导电柱。在形成导电柱之后，还可以使用化学机械研磨，去除多余的导电材料，使得导电柱的上表面与器件层的上表面齐平。

本申请实施例中，形成导电柱的导电材料可以包括但不限于金属材料。在本申请的一实施例中，形成导电柱的材料例如为铜。

参考图3F，图3F为本申请实施例提供的一种形成互连金属层之后的半导体结构的剖面结构示意图。如图3F所示，在器件层304上形成互连层(图中未示出)，所述互连层与所述导电柱电连接；所述互连层包括互连通孔(via)和互连金属层(metal)；互连金属层包括顶层金属层309，互连层与半导体器件305电连接，且顶层金属层309与导电柱电连接。

本申请一些实施例中，在器件层上沉积形成介质层，进而在介质层上形成图案化的光刻胶层，使用所述图案化的光刻胶层对介质层进行刻蚀，以形成顶层金属层的图案，填充进行材料，形成顶层金属层309。这里，介质层的材料可以为二氧化硅。

本申请另一些实施例中，在器件层上沉积形成金属材料层，进而在所述金属材料层上形成图案化的光刻胶层，使用所述图案化的光刻胶层对所述金属材料层进行刻蚀，以形成顶层金属层。

参考图3G，图3G为本申请实施例提供的一种形成凹槽之后的半导体结构的剖面结构示意图。如图3G所示，形成覆盖互连层的绝缘层310和钝化层311，对钝化层311和绝缘层310进行刻蚀，以形成暴露出顶层金属层309的凹槽312。

在本申请的一些实施例中，形成绝缘层的材料可以为二氧化硅。

在本申请的一些实施例中，沉积形成钝化层(passivation layer，PAS layer)的材料可以包括但不限于氮化硅。

参考图3H，图3H为本申请实施例提供的一种形成凸点结构之后的半导体结构的剖面结构示意图。如图3H所示，钝化层311覆盖绝缘层310的上表面，在凹槽内沉积导电材料以形成凸点结构313，凸点结构313与顶层金属层309电连接。

在本申请的一些实施例中，沉积形成凸点结构的导电材料可以包括但不限于金属材料。例如，形成凸点结构的导电材料可以为铜。

参考图3I，图3I为本申请实施例提供的一种将形成凸点结构的半导体结构翻转之后的剖面结构示意图。如图3I所示，将已经形成凸点结构的晶圆翻转(wafer flip)过来。

参考图3J，图3J为本申请实施例提供的一种暴露出导电柱的半导体结构的剖面结构示意图。如图3J所示，对底层硅301进行预处理，去除导电柱308末端的隔离层307，以暴露出导电柱308。当然，在预处理以去除隔离层的过程中，不可避免地会去除部分导电柱的材料。这里，预处理可以包括但不限于化学机械研磨处理。

这里，在对底层硅进行预处理暴露出导电柱之后，底层硅可以作为保护层，将预处理产生的金属污染物与顶层硅之间隔离开。

本申请实施例提供的半导体结构的制造方法中，通过设置顶层硅和底层硅，在形成贯穿顶层硅并延伸进入底层硅的导电柱后，对底层硅进行预处理暴露出导电柱，无需增加额外的工艺步骤，利用底层硅即可阻挡预处理产生的金属污染物，有效防止金属污染物对顶层硅的污染。本申请实施例提供的半导体结构的制造方法，在减小工艺难度和降低工艺成本的同时，还能够减小金属污染物对硅衬底(顶层硅)的污染。

接下来对本申请另一实施例提供的半导体结构的制造方法进行进一步地详细说明。

参考图4A，图4A为本申请实施例提供的另一种基底的剖面结构示意图。如图4A所示，基底包括底层硅401和顶层硅403，以及位于底层硅401和顶层硅403之间的埋氧层402。

这里，基底可以包括绝缘体衬底上的硅(Silicon-On-Insulator，SOI)，即在两层硅材料之间设置一层氧化材料层。在半导体器件中使用SOI具有多种优势，例如包括：减小寄生电容，提高运行速度；降低功耗；消除闩锁效应；抑制基底中脉冲电流干扰，减小软错误的发生；以及与现有的硅工艺兼容，可减少13％至20％的工序。

具体地，N型金属-氧化物-半导体(N-Metal-Oxide-Semiconductor，NMOS)和P型金属-氧化物-半导体(P-Metal-Oxide-Semiconductor，PMOS)的源漏扩散区与衬底之间的寄生电容随着衬底的掺杂浓度线性变化。随着半导体器件的尺寸不断减小，为了减小短沟道效应，衬底的掺杂浓度必须适当提高，源漏结电容随之增大，源漏结和沟道阻断区之间的寄生电容随之增加。寄生电容增加不仅会降低电路运行速度，还会增加电路的功耗。在SOI中，源漏结与衬底之间的寄生电容是隐埋的绝缘体电容，该电容正比于埋氧层的介电常数，埋氧层二氧化硅的介电常数仅为硅的三分之一。而且随着半导体器件的尺寸不断减小，埋氧层的厚度不需要按比例缩小，寄生电容不会增加。因此，在半导体器件中使用SOI能够减小寄生电容、提高运行速度以及降低功耗。

具体地，在SOI中，各器件均被氧化层包围，完全与周围的器件隔离，消除了闩锁效应。因此，在半导体器件中使用SOI，由于没有到衬底的电流通道，闩锁效应的纵向通路被切断，能够消除闩锁效应。

具体地，在SOI和体硅材料上实现相同性能的器件结构时，SOI器件不需要额外的制造隔离结构的工艺步骤。因此，在半导体器件中使用SOI，能够简化制造工艺。

这里，对底层硅进行预处理以暴露出导电柱的过程中，设置底层硅和埋氧层用于阻挡预处理产生的金属污染物。在对底层硅进行预处理暴露出导电柱之后，底层硅和埋氧层可以作为保护层，将预处理产生的金属污染物与顶层硅之间隔离开。

因此，本申请实施例提供的半导体结构的制造方法，能够直接使用SOI作为半导体结构的衬底，可以在减小背面孔洞显露技术的难度、简化背面孔洞显露技术的工序和降低背面孔洞显露技术的成本的同时，减小导电材料对衬底的污染。

参考图4B，图4B为本申请实施例提供的另一种形成器件层之后的半导体结构的剖面结构示意图。如图4B所示，在顶层硅403上形成器件层404，器件层404中包括有半导体器件405。需要说明的是，本申请实施例中并未示意出器件层的具体结构，仅示意性的示意出该层中具有半导体器件，且该器件层与其他材料层的厚度比例也不视为对本申请中器件层厚度的限定。

在本申请的一些实施例中，所述器件层包括晶体管器件和电容器件。器件层包括介质层和形成在介质层中的晶体管器件和电容器件。

参考图4C，图4C为本申请实施例提供的另一种形成通孔之后的半导体结构的剖面结构示意图。如图4C所示，形成贯穿器件层404、顶层硅403和埋氧层402，并延伸进入底层硅401的通孔406。

在本申请的一些实施例中，所述形成依次贯穿所述器件层、所述顶层硅和所述埋氧层，并延伸进入所述底层硅的通孔，包括：所述通孔位于所述埋氧层中部分的孔径大于或等于所述通孔位于所述顶层硅中部分的孔径；所述通孔位于所述底层硅中部分的孔径大于或等于所述通孔位于所述埋氧层中部分的孔径。

这里，可以通过刻蚀的工艺参数，例如，延长刻蚀时间，使得通孔位于埋氧层中部分的孔径大于或等于通孔位于顶层硅中部分的孔径，且通孔位于底层硅中部分的孔径大于或等于通孔位于埋氧层中部分的孔径。这样对通孔进行填充形成导电柱之后，导电柱位于底层硅中部分的尺寸大于或等于导电柱位于顶层硅中部分的尺寸。对底层硅进行预处理暴露出导电柱之后，位于底层硅中部分导电柱将用于实现电连接。因此，增大导电柱位于底层硅中的部分尺寸，能够增大导电柱与其他半导体器件之间的电连接的接触面积，以改善电连接的效果。

仍参考图4C，图4C示出的通孔位于埋氧层中部分的孔径等于通孔位于顶层硅中部分的孔径；通孔位于底层硅中部分的孔径等于通孔位于埋氧层中部分的孔径。参考图5B，图5B为本申请实施例提供的通孔位于底层硅、埋氧层和顶层硅内的剖面结构示意图。图5B示出的通孔位于埋氧层中部分的孔径W

参考图4D，图4D为本申请实施例提供的另一种在通孔内形成隔离层之后的半导体结构的剖面结构示意图。如图4D所示，在通孔的侧壁和底部沉积形成隔离层407。

参考图4E，图4E为本申请实施例提供的另一种形成导电柱之后的半导体结构的剖面结构示意图。如图4E所示，向通孔内继续填充导电材料，以形成导电柱408。

参考图4F，图4F为本申请实施例提供的另一种形成互连金属层之后的半导体结构的剖面结构示意图。如图4F所示，在器件层404上形成互连层(图中未示出)，所述互连层与所述导电柱电连接；所述互连层包括互连通孔和互连金属层；互连金属层包括顶层金属层409，互连层与半导体器件405电连接，且顶层金属层409与导电柱电连接。

参考图4G，图4G为本申请实施例提供的另一种形成凹槽之后的半导体结构的剖面结构示意图。如图4G所示，形成覆盖互连层的绝缘层410和钝化层411，对钝化层411和绝缘层410进行刻蚀，以形成暴露出顶层金属层409的凹槽412。

参考图4H，图4H为本申请实施例提供的另一种形成凸点结构之后的半导体结构的剖面结构示意图。如图4H所示，钝化层411覆盖绝缘层410的上表面，在凹槽内沉积导电材料以形成凸点结构413，凸点结构413与顶层金属层409电连接。

参考图4I，图4I为本申请实施例提供的另一种将形成凸点结构的半导体结构翻转之后的剖面结构示意图。如图4I所示，将已经形成凸点结构413的晶圆翻转过来。

参考图4J，图4J为本申请实施例提供的另一种暴露出导电柱的半导体结构的剖面结构示意图。如图4J所示，在钝化层411上形成覆盖凸点结构413的键合层414，半导体结构通过键合层414与基板415进行键合，对底层硅401进行预处理，以暴露出导电柱408。当然，在预处理以去除隔离层的过程中，不可避免地会去除部分导电柱的材料。这里，预处理可以包括但不限于化学机械研磨处理。其中，基板(carrier)仅仅为半导体结构提供支撑作用，以便于后续对底层硅进行预处理。

这里，仍参考图4J，在对底层硅401进行预处理暴露出导电柱408之后，底层硅401和埋氧层402可以作为保护层，将预处理产生的金属污染物416与顶层硅403之间隔离开。

因此，本申请实施例提供的半导体结构的制造方法，能够直接使用SOI作为半导体结构的衬底，不仅可以减小背面孔洞显露技术的难度、简化背面孔洞显露技术的工序和降低背面孔洞显露技术的成本，还可以减小导电材料对衬底的污染。

仍参考图3J，本申请实施例还提供一种半导体结构，包括：

基底，所述基底包括顶层硅303和底层硅301；

器件层304，器件层304位于所述基底的顶层硅303上；

硅通孔，所述硅通孔设置在所述基底内部，且贯穿所述基底及器件层304。

这里，形成导电柱308之后，对所述基底的底层硅301进行预处理，以暴露出导电柱308形成硅通孔。

这里，对底层硅进行预处理暴露出导电柱，如此能够利用底层硅阻挡预处理产生的金属材料对顶层硅(即，硅衬底)的污染，无需设置额外的保护层用于阻挡金属材料对硅衬底的污染，从而达到简化硅通孔的背面孔洞显露技术的工艺步骤目的。

在本申请的一些实施例中，所述底层硅的晶粒尺寸小于所述顶层硅的晶粒尺寸。

这里，设置底层硅的晶粒尺寸小于顶层硅的晶粒尺寸，底层硅的晶粒排列会更加致密，那么底层硅用于阻挡金属污染物的效果更好，能够有效地避免金属污染物嵌入到底层硅中，从而保护顶层硅免受金属材料的污染。

在本申请的一些实施例中，所述基底还包括位于所述底层硅和所述顶层硅之间的埋氧层。

这里，设置底层硅和埋氧层用于阻挡预处理产生的金属污染物。在对底层硅进行预处理暴露出导电柱之后，底层硅和埋氧层可以作为保护层，将预处理产生的金属污染物与顶层硅之间隔离开，从而保护顶层硅免受金属材料的污染。

在本申请的一些实施例中，所述器件层包括晶体管器件和电容器件。

在本申请的一些实施例中，还包括：互连层，所述互连层位于所述器件层上，所述互连层与所述硅通孔电连接；其中，所述互连层包括互连通孔和互连金属层。

在本申请的一些实施例中，还包括：钝化层及形成在所述钝化层内的凸点结构，所述钝化层位于所述互连层上；其中，所述凸点结构与所述互连层电连接。

在本申请的一些实施例中，所述硅通孔内填充有导电材料。

在本申请的一些实施例中，所述硅通孔设置在所述基底内部，且贯穿所述基底及所述器件层，包括：

所述硅通孔位于所述埋氧层中部分的孔径大于或等于所述硅通孔位于所述顶层硅中部分的孔径；

所述硅通孔位于所述底层硅中部分的孔径大于或等于所述硅通孔位于所述埋氧层中部分的孔径。

这里，硅通孔位于埋氧层中部分的孔径大于或等于硅通孔位于顶层硅中部分的孔径，硅通孔位于底层硅中部分的孔径大于或等于硅通孔位于埋氧层中部分的孔径。如此增大硅通孔位于底层硅中的部分尺寸，能够增大导电柱与其他半导体器件之间的电连接的接触面积，以改善电连接的效果。

本申请实施例提供了一种半导体结构及其制造方法，所述方法包括：提供基底，所述基底包括顶层硅和底层硅；在所述基底的顶层硅形成器件层；形成贯穿所述器件层和顶层硅并延伸进入所述底层硅的通孔；对所述通孔进行填充以形成导电柱形成硅通孔；对所述基底的底层硅进行预处理，以暴露出所述导电柱；其中，所述底层硅用于阻挡预处理产生的金属污染物。本申请实施例提供的半导体结构的制造方法中，通过设置顶层硅和底层硅，在形成贯穿顶层硅并延伸进入底层硅的导电柱后，对底层硅进行预处理暴露出导电柱，如此能够利用底层硅阻挡预处理产生的金属材料对顶层硅(即，硅衬底)的污染，无需设置额外的保护层用于阻挡金属材料对硅衬底的污染，从而达到简化硅通孔的背面孔洞显露技术的工艺步骤的目的。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本申请的优选实施方式，并非因此限制本申请的专利范围，凡是在本申请的发明构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本申请的专利保护范围内。