一种屏蔽栅功率MOSFET及其制作方法

技术领域

本发明属于半导体器件制造技术领域，涉及一种屏蔽栅功率MOSFET及其制作方法。

背景技术

金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effect transistor)。MOSFET依照其“通道”(工作载流子)的极性不同，可分为“N型”与“P型”的两种类型，通常又称为NMOSFET与PMOSFET，其他简称上包括NMOS、PMOS等。

MOSFET大致可以分为以下几类：平面型MOSFET与沟槽型MOSFET，主要用于低压领域；屏蔽栅(Shielded Gate)沟槽MOSFET，主要用于中压和低压领域；SJ-(超结)MOSFET，主要在高压领域应用。

屏蔽栅沟槽MOSFET相对传统的沟槽型MOSFET，沟槽深度较深，可以横向使用更多的外延体积来阻止电压，显著降低了MOSFET器件的特征导通电阻，另外，屏蔽栅结构的引入，可以大幅降低MOSFET的米勒电容，有助于降低器件在开关电源应用中的开关损耗。

在一种屏蔽栅沟槽MOSFET的制作工艺中，制得的控制栅和屏蔽栅之间的氧化层存在形貌不平整且厚度较薄的现象，并且控制栅多晶硅对屏蔽栅多晶硅呈包围状态，即源极和栅极交叠面积下的介质层(控制栅和屏蔽栅之间的氧化层)较薄而且面积更大，因此输入电容会更大，同时当控制栅和屏蔽栅之间的氧化层不够平整时，器件强电应力工作会使栅源存在击穿的风险。

一种改进的屏蔽栅沟槽MOSFET的制作工艺可以获得平整且较厚的氧化层，使得器件拥有良好的动态特性，比如更低的输入电容，同时器件不再受限于屏蔽栅多晶硅过低会导致米勒电容过高的问题，可以更加自由的设计控制栅多晶硅和屏蔽栅多晶硅的深度与长度，结合场氧化层的厚度，可以实现各种耐压和寄生电容特性的屏蔽栅功率MOSFET。但是这种改进的工艺额外增加了多步工艺步骤，成本相对较高。

因此，如何提供一种新的屏蔽栅功率MOSFET的制作方法，以在相对更低的成本下实现具有更好动态特性的“上下结构”屏蔽栅功率MOSFET，成为本领域技术人员亟待解决的一个重要技术问题。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种屏蔽栅功率MOSFET及其制作方法，用于解决现有屏蔽栅功率MOSFET的制作方法无法兼顾低成本与良好的器件性能的问题。

为实现上述目的及其他相关目的，本发明提供一种屏蔽栅功率MOSFET的制作方法，包括以下步骤：

提供一衬底层，形成外延层于所述衬底层上，形成硬掩模层于所述外延层上，图形化所述硬掩模层，基于图形化的所述硬掩模层刻蚀所述外延层，得到位于所述外延层中的沟槽；

去除所述硬掩模层，依次形成场氧层及屏蔽栅多晶硅层于所述沟槽中，所述场氧层覆盖所述沟槽的侧壁与底面，所述场氧层位于所述沟槽侧壁的部分具有第一厚度；

第一次回刻所述屏蔽栅多晶硅层至第一深度；

将所述沟槽侧壁的所述场氧层的裸露部分减薄至第二厚度；

第二次回刻所述屏蔽栅多晶硅层至第二深度，所述第二深度低于所述第一深度；

对所述屏蔽栅多晶硅层的顶面进行离子注入；

形成牺牲氧化层于所述屏蔽栅多晶硅层的上表面；

去除所述场氧层的一部分及所述牺牲氧化层的一部分以显露所述沟槽位于第三深度以上的侧壁，所述第三深度高于所述第二深度；

形成栅氧化层于所述沟槽的裸露侧壁，并加厚所述牺牲氧化层的厚度；

形成控制栅多晶硅层于所述沟槽中。

可选地，所述硬掩模层包括氧化硅层，所述第一厚度的范围是1000埃-1200埃，所述第二厚度的范围是400埃-600埃，所述栅氧化层的厚度范围是500埃-1000埃。

可选地，在所述第二次回刻之后，所述屏蔽栅多晶硅层的顶面低于所述场氧层的减薄部分的底面。

可选地，对所述屏蔽栅多晶硅层的顶面进行离子注入采用的元素包括磷，离子注入能量范围是20KeV-40KeV，离子注入剂量范围是5E15-5E16 cm-2。

可选地，对所述屏蔽栅多晶硅层的顶面进行离子注入后，还包括退火步骤。

可选地，采用热氧化法生长所述牺牲氧化层，生长温度范围是850℃-950℃，生长时间为30分钟-40分钟。

可选地，形成牺牲氧化层于所述屏蔽栅多晶硅层的上表面时，所述沟槽侧壁被减薄的所述场氧层的厚度增厚至500埃-800埃。

可选地，去除所述场氧层的一部分及所述牺牲氧化层的一部分以显露所述沟槽位于第三深度以上的侧壁时，所述沟槽侧壁的过刻蚀厚度小于100埃。

可选地，还包括以下步骤：

形成体区于所述外延层的上表层，所述体区位于所述沟槽的两侧；

形成源区于所述体区的上表层；

形成层间介质层于所述外延层上，所述外延层覆盖所述栅氧化层及所述控制栅多晶硅层；

形成接触孔，所述接触孔贯穿层间介质层及所述源区，并向下延伸进所述体区；

形成体接触区于所述接触孔的底部；

形成接触部于所述接触孔中；

形成源极金属层于所述层间介质层上，所述源极金属层与所述接触部连接；

形成钝化层于所述源极金属层上。

本发明还提供一种屏蔽栅功率MOSFET，包括：

衬底层；

外延层，位于所述衬底层上；

沟槽，位于所述外延层中；

屏蔽栅多晶硅层、隔离层及控制栅多晶硅层，位于所述沟槽中并自下而上依次层叠；

场氧层，位于所述沟槽中并包围所述屏蔽栅多晶硅层的侧壁与底面；

栅氧化层，位于所述沟槽中并包围所述控制栅多晶硅层的侧壁；

其中，所述屏蔽栅功率MOSFET是采用如上任意一项所述的屏蔽栅功率MOSFET的制作方法制作得到。

如上所述，本发明的屏蔽栅功率MOSFET的制作方法包括以下步骤：形成硬掩模层于外延层上并图形化，基于图形化的硬掩模层刻蚀外延层得到沟槽；去除硬掩模层，依次形成场氧层及屏蔽栅多晶硅层于沟槽中；回刻屏蔽栅多晶硅层至第一深度；将沟槽侧壁的场氧层的裸露部分减薄至第二厚度；回刻屏蔽栅多晶硅层至第二深度；对屏蔽栅多晶硅层的顶面进行离子注入；形成牺牲氧化层于屏蔽栅多晶硅层的上表面；去除场氧层的一部分及牺牲氧化层的一部分以显露沟槽位于第三深度以上的侧壁；形成栅氧化层于沟槽的裸露侧壁，并加厚牺牲氧化层的厚度；形成控制栅多晶硅层于沟槽中。本发明的屏蔽栅功率MOSFET的制作方法可以在相对更低的成本下实现具有更好动态特性的“上下结构”屏蔽栅功率MOSFET，并且本发明的屏蔽栅功率MOSFET的制作方法工艺难度低、适配性高，可应用于小元胞尺寸器件。

附图说明

图1显示为屏蔽栅功率MOSFET的第一种工艺流程步骤(1)对应的结构示意图。

图2显示为屏蔽栅功率MOSFET的第一种工艺流程步骤(2)对应的结构示意图。

图3显示为屏蔽栅功率MOSFET的第一种工艺流程步骤(3)对应的结构示意图。

图4显示为屏蔽栅功率MOSFET的第一种工艺流程步骤(4)对应的结构示意图。

图5显示为屏蔽栅功率MOSFET的第一种工艺流程步骤(5)对应的结构示意图。

图6显示为屏蔽栅功率MOSFET的第一种工艺流程步骤(6)对应的结构示意图。

图7显示为屏蔽栅功率MOSFET的第二种工艺流程步骤(1)对应的结构示意图。

图8显示为屏蔽栅功率MOSFET的第二种工艺流程步骤(2)对应的结构示意图。

图9显示为屏蔽栅功率MOSFET的第二种工艺流程步骤(3)对应的结构示意图。

图10显示为屏蔽栅功率MOSFET的第二种工艺流程步骤(4)对应的结构示意图。

图11显示为屏蔽栅功率MOSFET的第二种工艺流程步骤(5)对应的结构示意图。

图12显示为屏蔽栅功率MOSFET的第二种工艺流程步骤(6)对应的结构示意图。

图13显示为屏蔽栅功率MOSFET的第二种工艺流程步骤(7)对应的结构示意图。

图14显示为屏蔽栅功率MOSFET的第二种工艺流程步骤(8)对应的结构示意图。

图15显示为本发明的屏蔽栅功率MOSFET的制作方法于实施例一中的工艺流程图。

图16显示为本发明的屏蔽栅功率MOSFET的制作方法于实施例一中步骤S1对应的结构示意图。

图17显示为本发明的屏蔽栅功率MOSFET的制作方法于实施例一中步骤S2对应的结构示意图。

图18显示为本发明的屏蔽栅功率MOSFET的制作方法于实施例一中步骤S3对应的结构示意图。

图19显示为本发明的屏蔽栅功率MOSFET的制作方法于实施例一中步骤S4对应的结构示意图。

图20显示为本发明的屏蔽栅功率MOSFET的制作方法于实施例一中步骤S5对应的结构示意图。

图21显示为本发明的屏蔽栅功率MOSFET的制作方法于实施例一中步骤S6对应的结构示意图。

图22显示为本发明的屏蔽栅功率MOSFET的制作方法于实施例一中步骤S7对应的结构示意图。

图23显示为本发明的屏蔽栅功率MOSFET的制作方法于实施例一中步骤S8对应的结构示意图。

图24显示为本发明的屏蔽栅功率MOSFET的制作方法于实施例一中步骤S9对应的结构示意图。

图25显示为本发明的屏蔽栅功率MOSFET的制作方法于实施例一中步骤S10对应的结构示意图。

元件标号说明

101衬底层

102外延层

103硬掩模氧化层

104沟槽

105屏蔽栅氧化层

106屏蔽栅多晶硅层

107控制栅氧化层

108隔离氧化层

109控制栅多晶硅层

110体区

111源区

112层间介质层

113接触孔

114体接触区

115源极接触部

116源极金属层

201衬底层

202外延层

203衬垫氧化层

204氮化硅层

205硬掩模氧化层

206沟槽

207屏蔽栅氧化层

208屏蔽栅多晶硅层

209HDP氧化层

210光阻层

211控制栅氧化层

212控制栅多晶硅层

213体区

214源区

215层间介质层

216接触孔

217体接触区

218源极接触部

219源极金属层

S1～S10步骤

301衬底层

302外延层

303硬掩模层

304沟槽

305场氧层

306屏蔽栅多晶硅层

307牺牲氧化层

308栅氧化层

309控制栅多晶硅层

310体区

311源区

312层间介质层

313接触孔

314体接触区

315接触部

316源极金属层

317钝化层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图25。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参阅图1至图6，显示为屏蔽栅功率MOSFET的第一种工艺流程的各步骤所呈现的结构示意图：

(1)如图1所示，提供一自下而上包括衬底层101及外延层102的半导体层，形成硬掩模氧化层103于所述外延层102上，并图形化所述硬掩模氧化层103，基于图形化后的所述硬掩模氧化层103刻蚀所述外延层102以得到沟槽104。

(2)如图2所示，去除所述硬掩模氧化层103，形成屏蔽栅氧化层105及屏蔽栅多晶硅层106并进行化学机械研磨(Chemical Mechanical Polishing，简称CMP)。

(3)如图3所示，回刻所述屏蔽栅多晶硅层106至预定深度。

(4)如图4所示，湿法刻蚀去除沟槽侧壁靠上部分的屏蔽栅氧化层105。

(5)如图5所示，形成控制栅氧化层107与隔离氧化层108。

(6)如图6所示，形成控制栅多晶硅层109、体区110、源区111、层间介质层112、接触孔113、体接触区114、源极接触部115及源极金属层116。

请参阅图7至图14，显示为屏蔽栅功率MOSFET的第二种工艺流程的各步骤所呈现的结构示意图：

(1)如图7所示，提供一自下而上包括衬底层201及外延层202的半导体层，依次形成衬垫氧化层203、氮化硅层204及硬掩模氧化层205于所述外延层202上，并图形化所述硬掩模氧化层205、所述氮化硅层204及所述衬垫氧化层203，基于图形化后的所述硬掩模氧化层205、所述氮化硅层204及所述衬垫氧化层203刻蚀所述外延层202以得到沟槽206。

(2)如图8所示，去除所述硬掩模氧化层205，形成屏蔽栅氧化层207及屏蔽栅多晶硅层208并进行化学机械研磨。

(3)如图9所示，回刻所述屏蔽栅多晶硅层208至预定深度。

(4)如图10所示，采用高密度等离子体(High Density Plasma，简称HDP)化学气相沉积法形成HDP氧化层209。

(5)如图11所示，以所述氮化硅层204为阻挡层，进行所述HDP氧化层209的化学机械研磨。

(6)如图12所示，湿法刻蚀去除所述衬垫氧化层203及所述氮化硅层204，形成光阻层210并图形化，基于图形化的所述光阻层210回刻所述HDP氧化层209至预定深度。所述光阻层210的作用在于保护终端结构

(7)如图13所示，形成控制栅氧化层211。

(8)如图14所示，形成控制栅多晶硅层212、体区213、源区214、层间介质层215、接触孔216、体接触区217、源极接触部218及源极金属层219。

其中，上述第一种工艺流程相对于第二种工艺流程工艺更为简单、成本更低，其在屏蔽栅多晶硅层干法蚀刻到特定的深度和侧壁氧化层湿法蚀刻掉后，即可生长氧化层，一次性形成控制栅氧化层和隔离氧化层。而上述第二种工艺流程相对于上述第一种工艺流程增加了硬掩膜(Hard Mask)中的衬垫氧化层和氮化硅层的生长、一道HDP工艺、一道CMP工艺、一道光刻工艺和一道湿法蚀刻工艺，成本相对较高。

不过第一种工艺流程实现的最终结构中，控制栅多晶硅层和屏蔽栅多晶硅层之间的氧化层通常存在形貌不平整且厚度较薄的现象，并且控制栅多晶硅层对屏蔽栅多晶硅层呈包围状态，即源极和栅极交叠面积下的介质层(氧化层)较薄而且面积更大，因此输入电容Ciss会更大，同时当控制栅多晶硅层和屏蔽栅多晶硅层之间的氧化层不够平整时，器件强电应力工作会使栅源存在击穿的风险。

而上述第二种工艺流程虽然工艺成本相对较高，但其实现的最终结构可以拥有良好的动态特性，比如更低的输入电容，同时器件不再受限于屏蔽栅多晶硅层过低会导致米勒电容过高的问题，可以更加自由的设计控制栅多晶硅层和屏蔽栅多晶硅层的深度与长度，结合场氧化层的厚度，上述第二种工艺流程可以实现各种耐压和寄生电容特性的屏蔽栅功率MOSFET。

鉴于上述第一种工艺流程与第二种工艺流程分别具有最终实现的器件动态特性较差、成本较高等缺点，本申请的发明人对屏蔽栅功率MOSFET的制作方法进一步改进，改进后的屏蔽栅功率MOSFET的制作方法同时拥有成本低、工艺难度低、适配性高、最终实现的器件动态特性好/FOM值更优、可应用于小元胞尺寸器件的优点，有利于优化产线工艺流程，获得更高利润，提升产品市场竞争力。

实施例一

本实施例提供一种屏蔽栅功率MOSFET的制作方法，请参阅图15，显示为该方法的工艺流程图，包括以下步骤：

S1：提供一衬底层，形成外延层于所述衬底层上，形成硬掩模层于所述外延层上，图形化所述硬掩模层，基于图形化的所述硬掩模层刻蚀所述外延层，得到位于所述外延层中的沟槽；

S2：去除所述硬掩模层，依次形成场氧层及屏蔽栅多晶硅层于所述沟槽中，所述场氧层覆盖所述沟槽的侧壁与底面，所述场氧层位于所述沟槽侧壁的部分具有第一厚度；

S3：第一次回刻所述屏蔽栅多晶硅层至第一深度；

S4：将所述沟槽侧壁的所述场氧层的裸露部分减薄至第二厚度；

S5：第二次回刻所述屏蔽栅多晶硅层至第二深度，所述第二深度低于所述第一深度；

S6：对所述屏蔽栅多晶硅层的顶面进行离子注入；

S7：形成牺牲氧化层于所述屏蔽栅多晶硅层的上表面；

S8：去除所述场氧层的一部分及所述牺牲氧化层的一部分以显露所述沟槽位于第三深度以上的侧壁，所述第三深度高于所述第二深度；

S9：形成栅氧化层于所述沟槽的裸露侧壁，并加厚所述牺牲氧化层的厚度；

S10：形成控制栅多晶硅层于所述沟槽中。

图16-图25是本申请实施例提供的屏蔽栅功率MOSFET的制作方法的相应步骤对应的结构示意图，接下来，将结合图16-图25对屏蔽栅功率MOSFET的制作方法进行详细说明。

首先请参阅图16，执行所述步骤S1：提供一衬底层301，形成外延层302于所述衬底层301上，形成硬掩模层303于所述外延层302上，图形化所述硬掩模层303，基于图形化的所述硬掩模层303刻蚀所述外延层302，得到位于所述外延层302中的沟槽304。

具体的，所述衬底层301可以是本领域技术人员所熟知的任意合适的衬底，包括但不限于硅衬底、III-V族化合物衬底、碳化硅衬底、碳氮化硅衬底等。

具体的，所述衬底层301的掺杂浓度与掺杂类型、所述外延层302的厚度与掺杂浓度均可根据最终需要实现的器件耐压等参数决定。本实施例中，所述衬底层301与所述外延层302的掺杂类型均以N型为例，所述衬底层301的掺杂浓度高于所述外延层302的掺杂浓度。

作为示例，采用化学气相沉积、物理气相沉积、原子层沉积或其它合适的方法形成所述硬掩模层303。由于本发明的屏蔽栅功率MOSFET的制作方法不涉及HDP氧化层的CMP，因此不需要生长氮化硅层作为HDP氧化层的CMP阻挡层。本实施例中，所述硬掩模层303选用氧化硅层(不包含氮化硅层及衬垫氧化层)，厚度范围是4000埃-8000埃，优选为6000埃。足够厚的氧化硅硬掩模层能够在后续工艺中有效保护所述外延层302的上表面。

作为示例，通过光刻、刻蚀等常规半导体工艺图形化所述硬掩模层303，并以图形化的所述硬掩模层303为掩膜，采用干法刻蚀所述外延层302，得到位于所述外延层302中的沟槽304。由于前层无氮化硅层，因此干法蚀刻过程的缺陷会比较少。

再请参阅图17，执行所述步骤S2：去除所述硬掩模层303，依次形成场氧层305及屏蔽栅多晶硅层306于所述沟槽304中，所述场氧层305覆盖所述沟槽304的侧壁与底面，所述场氧层305位于所述沟槽305侧壁的部分具有第一厚度。

作为示例，采用湿法刻蚀去除所述硬掩模层303，采用干法氧化法形成所述场氧层305，所述场氧层305用于调节电荷平衡，本实施例中，所述第一厚度的范围是1000埃-1200埃。

作为示例，采用化学气相沉积、物理气相沉积、原子层沉积或其它合适的方法形成所述屏蔽栅多晶硅层306，并对所述屏蔽栅多晶硅层306进行化学机械研磨，使得所述屏蔽栅多晶硅层306的顶面与所述场氧层305的顶面齐平。

再请参阅图18，执行所述步骤S3：第一次回刻所述屏蔽栅多晶硅层306至第一深度。

具体的，采用干法刻蚀回刻所述屏蔽栅多晶硅层306，所述第一深度可以根据器件设计所需要实现的电性决定。

再请参阅图19，执行所述步骤S4：将所述沟槽304侧壁的所述场氧层305的裸露部分减薄至第二厚度。

作为示例，采用湿法刻蚀将所述沟槽304侧壁的所述场氧层305的裸露部分减薄至400埃-600埃，以此作为后续所述屏蔽栅多晶硅层306干法刻蚀和离子注入的阻挡层。

再请参阅图20，执行所述步骤S5：第二次回刻所述屏蔽栅多晶硅层306至第二深度，所述第二深度低于所述第一深度。

本实施例中，将所述屏蔽栅多晶硅层306再挖往下干法刻蚀600埃-1200埃，使得所述屏蔽栅多晶硅层306的顶面低于所述场氧层305的减薄部分的底面。本步骤的作用在于防止所述屏蔽栅多晶硅层306过高导致后续氧化过程中所述屏蔽栅多晶硅层306顶部的氧化层与所述沟槽304侧壁的栅氧化层不能完全闭合，导致有氧化层空洞，影响器件稳定性，以及防止后续氧化后形成类似图6的结构，导致输入电容Ciss过高。

再请参阅图21，执行所述步骤S6：对所述屏蔽栅多晶硅层306的顶面进行离子注入。

具体的，本步骤的目的在于加浓所述屏蔽栅多晶硅层306表面的掺杂浓度，其中，离子注入宜采用原子序数较大的元素并且能量不宜过大，以防止离子穿透。本实施例中，采用磷元素进行离子注入，离子注入能量范围是20KeV-40KeV，离子注入剂量范围是5E15-5E16cm-2。

作为示例，对所述屏蔽栅多晶硅层306的顶面进行离子注入后，还包括退火步骤，退火的目的是为了后续所述屏蔽栅多晶硅层306表面可以生长出更厚、更圆滑平整的氧化层。

作为示例，退火温度范围是800摄氏度-1200℃，退火时间是5分钟-30分钟，本实施例中，在1000℃的温度下退火15分钟。

再请参阅图22，执行所述步骤S7：形成牺牲氧化层307于所述屏蔽栅多晶硅层306的上表面。

具体的，本步骤的目的在于使所述屏蔽栅多晶硅层306的上表面生长出较厚的氧化层，以此充当控制栅多晶硅层与屏蔽栅多晶硅层之间的隔离层。

作为示例，采用热氧化法生长所述牺牲氧化层307，生长温度范围是850℃-950℃，生长时间为30分钟-40分钟，在较低温度下，所述屏蔽栅多晶硅层306上生长出来的氧化层会更厚。

具体的，形成所述牺牲氧化层307于所述屏蔽栅多晶硅层306的上表面时，所述沟槽304侧壁被减薄的所述场氧层305的厚度增厚至500埃-800埃。

再请参阅图23，执行所述步骤S8：去除所述场氧层305的一部分及所述牺牲氧化层307的一部分以显露所述沟槽304位于第三深度以上的侧壁，所述第三深度高于所述第二深度。

作为示例，采用湿法将所述沟槽304的侧壁上部的氧化层去除干净，此处对所述沟槽304的侧壁不宜过刻太多，最佳控制在100埃以内，否则会降低后续形成的控制栅多晶硅与屏蔽栅多晶硅之间的氧化层的厚度，使器件输入电容Ciss过高，动态特性变差。

再请参阅图24，执行所述步骤S9：形成栅氧化层308于所述沟槽304的裸露侧壁，并加厚所述牺牲氧化层307的厚度。

作为示例，采用干法氧化法形成所述栅氧化层308，所述栅氧化层308的厚度范围是500埃-1000埃。

具体的，在形成沟槽侧壁的所述栅氧化层308，所述屏蔽栅多晶硅层306上的所述牺牲氧化层307的厚度也增厚，增厚后的所述牺牲氧化层307作为屏蔽栅多晶硅层与后续形成的控制栅多晶硅层之间的隔离层，可以使最终器件获得更好的动态特性。

再请参阅图25，执行所述步骤S10：形成控制栅多晶硅层309于所述沟槽304中。

作为示例，采用化学气相沉积、物理气相沉积、原子层沉积或其它合适的方法形成所述控制栅多晶硅层309。

作为示例，进一步执行以下步骤：

(1)通过离子注入与退火扩散形成体区310于所述外延层302的上表层，所述体区310位于所述沟槽304的两侧。本实施例中，所述体区310的掺杂类型为P型。

(2)通过离子注入与退火扩散形成源区311于所述体区310的上表层。本实施例中，所源区311的掺杂类型为N型。

(3)采用化学气相沉积、物理气相沉积、原子层沉积或其它合适的方法形成层间介质层312于所述外延层302上，所述外延层302覆盖所述栅氧化层308及所述控制栅多晶硅层309。

(4)采用光刻、刻蚀等半导体工艺形成接触孔313，所述接触孔313贯穿层间介质层312及所述源区311，并向下延伸进所述体区310。

(5)采用离子注入形成体接触区314于所述接触孔313的底部。本实施例中，所述体接触区314的掺杂类型为P型，且所述体接触区314的掺杂浓度高于所述体区310的掺杂浓度。

(6)形成接触部315于所述接触孔313中。作为示例，所述接触部315包括粘附层及主体层，所粘附层包括Ti层及TiN层中的一种或多种，所述主体层包括W层。

(7)采用溅射法或其它合适的方法形成源极金属层316于所述层间介质层312上，所述源极金属层316与所述接触部315连接。

(8)形成钝化层317例如氮化硅层于所述源极金属层316上。

至此，制作得到一种“上下结构”屏蔽栅功率MOSFET，本实施例的屏蔽栅功率MOSFET的制作方法相对于上述第一种工艺流程仅多出一道屏蔽栅多晶硅的干法蚀刻、侧壁氧化层(场氧层)的湿法蚀刻、以及一道离子注入的制程，其工艺时间成本相对于上述第二种工艺流程来说更低，可以省去硬掩膜中的垫氧和氮化硅层的生长、一道HDP工艺、一道CMP工艺、一道光刻工艺和一道湿法蚀刻工艺。其实现的最终结构(见图25)能拥有比上述第一种工艺流程更优的输入电容Ciss和更稳定的栅源可靠性，其性能与上述第二种工艺流程最终实现的结构相当，同时本实施例的屏蔽栅功率MOSFET的制作方法可以应用于小尺寸元胞屏蔽栅功率MOSFET，可以拥有较好的优值(FOM＝Ronsp*Qg)。后续的体区、源区注入和扩散、接触互连工艺等与上述第一种工艺流程和上述第二种工艺流程基本相同，因此本实施例的屏蔽栅功率MOSFET的制作方法的工艺实现难度不高，具有良好的工艺适配性。

实施例二

本实施例提供一种屏蔽栅功率MOSFET，其可采用实施例一中所述的屏蔽栅功率MOSFET的制作方法制作得到。

请参阅图25，显示为所述屏蔽栅功率MOSFET的剖面结构示意图，包括衬底层301、外延层302、沟槽、屏蔽栅多晶硅层306、隔离层(所述牺牲氧化层307)、控制栅多晶硅层309、场氧层305及栅氧化层308，其中，所述外延层302位于所述衬底层301上；所述沟槽位于所述外延层302中；所述屏蔽栅多晶硅层306、隔离层307及控制栅多晶硅层309位于所述沟槽中并自下而上依次层叠；所述场氧层305位于所述沟槽中并包围所述屏蔽栅多晶硅层306的侧壁与底面；所述栅氧化层308位于所述沟槽中并包围所述控制栅多晶硅层309的侧壁。

作为示例，所述屏蔽栅功率MOSFET还包括体区310、源区311、层间介质层312、接触孔313、体接触区314、接触部315、源极金属层316及钝化层317，其中，所述体区310位于所述外延层302的上表层并分布于所述沟槽304的两侧，所述源区311位于所述体区310的上表层，所述层间介质层312于所述外延层302上并覆盖所述栅氧化层308及所述控制栅多晶硅层309，所述接触孔313贯穿层间介质层312及所述源区311，并向下延伸进所述体区310，所述体接触区314于所述接触孔313的底部，所述接触部315位于所述接触孔313中，所述源极金属层316位于所述层间介质层312上并与所述接触部315连接，所述钝化层317例如氮化硅层位于所述源极金属层316上。

综上所述，本发明的屏蔽栅功率MOSFET的制作方法包括以下步骤：形成硬掩模层于外延层上并图形化，基于图形化的硬掩模层刻蚀外延层得到沟槽；去除硬掩模层，依次形成场氧层及屏蔽栅多晶硅层于沟槽中；回刻屏蔽栅多晶硅层至第一深度；将沟槽侧壁的场氧层的裸露部分减薄至第二厚度；回刻屏蔽栅多晶硅层至第二深度；对屏蔽栅多晶硅层的顶面进行离子注入；形成牺牲氧化层于屏蔽栅多晶硅层的上表面；去除场氧层的一部分及牺牲氧化层的一部分以显露沟槽位于第三深度以上的侧壁；形成栅氧化层于沟槽的裸露侧壁，并加厚牺牲氧化层的厚度；形成控制栅多晶硅层于沟槽中。本发明的屏蔽栅功率MOSFET的制作方法可以在相对更低的成本下实现具有更好动态特性的“上下结构”屏蔽栅功率MOSFET，并且本发明的屏蔽栅功率MOSFET的制作方法工艺难度低、适配性高，可应用于小元胞尺寸器件。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。