一种小面积、控制简单、全数字可编程延迟电路

技术领域

本发明涉及延时电路技术领域，具体是一种小面积、控制简单、全数字可编程延迟电路。

背景技术

延迟锁相环(DLL)是在DDR，ONFI，eMMC，SDIO，PSRAM，QDR，RLDRAM，LVDS，M I PIDPHY等源同步协议的主控物理层必不可少的组成部分，其中延迟线和延迟单元以及控制电路，尤其重要.现在比较多的采用模拟电路(PLL,相位插值等)或者高频过采样的方式来实现。模拟电路对于电源噪声敏感，对于不同制程，具有较差的移植性，也不能应用于面积功耗要求比较苛刻的场景。采用高频过采样的方式，需要频率非常高的PLL，增加设计难度，频率过高带来更高的功耗。

发明内容

本发明的目的在于提供一种小面积、控制简单、全数字可编程延迟电路，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：

一种小面积、控制简单、全数字可编程延迟电路，包含由多个延迟单元级联构成的延迟线，所述延迟单元是由1个反相器和3个异或门构成的可编程延时单元。

作为本发明的进一步技术方案：所述延迟单元包括反相器A1、异或门U1、异或门U2和异或门U3。

作为本发明的进一步技术方案：所述反相器A1的输入端连接编程信号TR和异或门U2的一个输入端，反相器A1的输出端连接异或门U1的一个输入端，异或门U1的另一个输入端连接异或门U2的另一个输入端和信号i n，异或门U2的输出端连接异或门U3的一个输入端，异或门U1的输出端输出信号pass，异或门U3的另一个输入端连接信号ret,异或门U3的输出端输出信号out。

作为本发明的进一步技术方案：当延迟单元为延时线的第一级时，信号i n为输出信号，信号out为输出信号，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号pass作为后一级延迟单元的信号i n。

作为本发明的进一步技术方案：当延迟单元为延时线的中间级时，输入信号i n为上一级延迟单元中异或门U1的输出端输出信号pass，信号pass作为后一级延迟单元的信号i n；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret。

作为本发明的进一步技术方案：当延迟单元为延时线的最后一级时，输入信号i n为上一级延迟单元中异或门U1的输出端输出信号pass，信号pass作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。

一种控制简单的全数字可编程延迟方法，采用上述的延迟电路，具体方法如下：首先对编程信号TR进行编程，达到对信号i n的可编程延迟输出，DDR、ONF I、eMMC、SD IO、PSRAM、QDR和RLDRAM物理层电路中采用这样的主延迟线来测量一个时钟周期所需的级数，将这个数除以4，对从延迟线进行编程，达到1/4周期的延迟。

与现有技术相比，本发明的有益效果是：本发明采用全数字电路实现延迟电路，只需要数字方式的布局布线，就可以移植到另外一个制程，只采用一个反相器和3个异或门搭建一个延迟单元，具有低功耗，面积小，方便控制等特点，控制电路采用独热编码(独“1”编码)，非常清晰，简单。可以广泛的应用于DDR，ONFI，eMMC，SD IO，PSRAM，QDR，RLDRAM物理层的电路设计之中。

附图说明

图1是延迟单元的结构示意图；

图2是本发明系统的整体结构示意图。

图3为当TR＝0时，延迟单元内部导通示意图。

图4为当TR＝1时，延迟单元内部导通示意图。

图5为对于TR进行独“1”编码时延迟线的导通示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1，请参阅图1-5，一种小面积、控制简单、全数字可编程延迟电路，包含由多个延迟单元级联构成的延迟线，所述延迟单元是由1个反相器和3个异或门构成的可编程延时单元。

如图1所示，延迟单元包括反相器A1、异或门U1、异或门U2和异或门U3。反相器A1的输入端连接编程信号TR和异或门U2的一个输入端，反相器A1的输出端连接异或门U1的一个输入端，异或门U1的另一个输入端连接异或门U2的另一个输入端和信号i n，异或门U2的输出端连接异或门U3的一个输入端，异或门U1的输出端输出信号pass，异或门U3的另一个输入端连接信号ret,异或门U3的输出端输出信号out。

当延迟单元为延时线的第一级时，信号i n为输出信号，信号out为输出信号，信号ret为后一级延迟单元中异或门U3的输出端输出信号out，信号pass作为后一级延迟单元的信号i n。

当延迟单元为延时线的中间级时，输入信号i n为上一级延迟单元中异或门U1的输出端输出信号pass，信号pass作为后一级延迟单元的信号i n；信号ret为后一级延迟单元的信号out，信号out作为上一级延时单元的信号ret。

当延迟单元为延时线的最后一级时，输入信号i n为上一级延迟单元中异或门U1的输出端输出信号pass，信号pass作为本级延迟单元的信号ret；信号out作为上一级延时单元的信号ret。

实施例2，在实施例1的基础上，本发明还公开了一种控制简单的全数字可编程延迟方法，采用上述的延迟电路，具体方法如下：首先对编程信号TR进行编程，达到对信号i n的可编程延迟输出，DDR、ONF I、eMMC、SD IO、PSRAM、QDR和RLDRAM物理层电路中采用这样的主延迟线来测量一个时钟周期所需的级数，将这个数除以4，对从延迟线进行编程，达到1/4周期的延迟。

工作原理如下：首先构建一个如图1所示的基本延迟单元，该延迟单元由一个反相器和3个异或门构成，由若干延迟单元级联成如图2所示延迟线，最后一级的延迟单元的pass输出接到ret输入，一个延迟单元的延迟能力，取决于异或门的延迟时间，可以根据应用需求从标准单元库中进行选择。延迟线的延迟能力可以通过异或门的延迟大小和延迟单元的级数进行调节。

如图3所示，当TR＝0，i n信号在异或门U2被阻止，且U2输出1，导致异或门U3导通，反相器A1输出1，导致异或门U1导通，信号i n经过U3的延迟到达pass以及ret信号经过延迟到达out。如图4所示，当TR＝1，异或门U2被导通，i n信号经过异或门U2到达它的输出，如果ret＝1，异或门U3将导通，U2的输出将经过异或门U3的延迟到达out，意味着i n信号经过异或门U2，异或门U3的两级延迟到达out。ret的数值取决于下一级的延迟单元的out信号，如图5所示，TR[5],TR[6]…TR[n-1]＝0,其中往下游和往上游的异或门都相当于反相器,TR[4]所对应的延迟单元的pass输出1经过最后一级的回转，回到其ret输入，由于这个回路的反相器个数是偶数，其ret＝1。

对于TR进行独“1”编码，比如00…010000,信号i n就会经过4级延迟，然后在第5级开始回转，假设一个异或门的延迟为D,那么i n信号经过延迟线的延迟，将由TR从LSB(最低位)往上1的序号N决定，其延迟为2D*(N+1)。由于这个回路的反相器个数是偶数，out是i n信号的延迟，且同相。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。