非易失铁电半导体存储器及制备方法

技术领域

本发明涉及存储器技术领域，更为具体地，涉及一种非易失铁电半导体存储器及制备方法。

背景技术

非易失性(nonvolatile)存储器件具有掉电后数据不丢失的特点，在当代信息社会中随处可见。随着半导体工业的发展与专用化硬件、物联网等嵌入式应用的普及，工业对非易失性存储器功耗、速度、存储密度、可靠性、耐擦写能力等性能也提出了更高的要求。

目前，铁电场效应晶体管(FeFET)用铁电薄膜替代MOSFET结构中的栅氧化物，以利用铁电薄膜的极化调节沟道导通、关断状态；通过在栅极施加不同极性的电压，可控制铁电层剩余极化在两种方向间切换，达到存储“0”与“1”的目的，具有擦写速度快、工作电压低、存储密度高、非破坏性读出和反复擦写能力强等优点。然而，传统结构的FeFET仍存在一些问题。

首先，传统1T结构的FeFET存储器由于存在写串扰，导致存在存储密度与可靠性问题。传统存储阵列编程操作需栅极(字线)、漏极(位线)同时施加电压，因此在交叉阵列结构中可单独选中并编程特定字线、位线交叉处的存储单元。相比之下，1T结构的FeFET由于编程操作仅受栅极相对沟道的电压控制，自身无法实现交叉选中，构建交叉阵列结构时需要额外的选通器件，导致集成密度降低。

其次，潜在的泄漏电流使存储器数据可靠性降低、功耗增大。由于FeFET阈值电压波动性较强且铁电层极化方向向下时器件阈值电压较低；阈值电压偏移可能导致极化方向向下的FeFET阈值电压低于0V，在未被选中时保持开启状态，显著增大泄漏电流，造成可靠性变差、功耗增加。为减轻泄漏电流影响，FeFET存储器设计中常采用较高的阈值电压。然而，较高阈值电压使得读取数据时栅极电压同样较高，这会在铁电层中引起较强电场，干扰铁电层极化状态；即读取数据时相应存储单元将被弱编程。因此，采用较高阈值电压也无法有效提升存储器可靠性。

发明内容

鉴于上述问题，本发明提供一种非易失铁电半导体存储器及制备方法，以解决现有FeFET存储器件所存在的存储密度受限、可靠性低及功耗大等问题。

本发明提供的非易失铁电半导体存储器，包括衬底、依次设置在衬底上方的控制栅和存储栅；其中，在衬底上设置有源极和漏极，位于源极和漏极之间的衬底区域形成隔离源极和漏极的沟道；在沟道和存储栅之间设置有铁电层，存储栅用于向铁电层的上表面施加电压，以改变铁电层的极化状态；控制栅用于控制沟道导通或关闭；通过控制存储栅、源极、控制栅以及漏极的电压，实现数据的写入、读取以及擦除。

此外，可选的技术方案是，衬底为第一掺杂类型，源极和漏极为与第一掺杂类型相反的第二掺杂类型。

此外，可选的技术方案是，沟道包括控制栅下沟道和存储栅下沟道；衬底的材料包括硅、锗、氮化镓、砷化镓、砷化铟、磷化铟、碳化硅、锑化铟、铟镓锌氧、铟铝锌氧、铟锡锌氧、铟锡氧中的至少一种；沟道在衬底上的形成方式包括：浅槽隔离或场氧化物隔离。

此外，可选的技术方案是，铁电层覆盖沟道的部分区域，铁电层的材料包括氧化铪、氧化锆、铪锆氧、铪铝氧、铪镧氧、钛酸铅、PZT、SBT、BLT，由上述任意一种材料的单层或多种材料组合的多层构成，并且，铁电层在衬底上的形成方式包括：原子层淀积、物理汽相淀积、低压化学气相淀积、等离子体化学淀积。

此外，可选的技术方案是，在铁电层的上下表面分别设置有缓冲介质；缓冲介质包括至少一层二氧化硅或碳化硅或氧化铝或氧化铪或HfAlO或HfSiO或Ta2O5或TaSiO的介质层。

此外，可选的技术方案是，存储栅的横截面与铁电层相一致，控制栅覆盖沟道除铁电层外的区域部分；存储栅的材料包括：掺杂的多晶硅、钽、钕、氮化钛、氮化钨、氮化钽、金属硅化物；存储栅与所控制栅之间设置有绝缘介质。

此外，可选的技术方案是，在实现数据的写入时，向待写入的存储单元的存储栅与漏极施加大于极化翻转阈值的正电压，向控制栅施加大于阈值电压的正电压；存储单元的沟道完全开启，漏极的正电压降落在沟道的漏端，除去与漏极相交接的位置，沟道的表面电势为源极电压0V；铁电层的上表面的电压为存储栅的正电压，下表面的电压为沟道表面的电势0V，存储栅的正电压降落在铁电层中，铁电层中存在方向向下的电场，极化状态改变；待电压撤去后，铁电层具有方向向下的剩余极化，存储单元被写入“1”。

此外，可选的技术方案是，在实现数据的擦除时，向待擦除存储单元的存储栅施加幅度大于极化翻转阈值的负电压；此时，铁电层的上表面电势为存储栅施加的负电压，下表面的电压为衬底电压0V，铁电层中存在方向向上的电场；待电压撤去后，铁电层保留方向向上的剩余极化，单元被擦除为“0”。

此外，可选的技术方案是，在实现数据的读取时，向控制栅施加大于阈值电压的电压，存储栅施加读电压，读电压介于铁电层的两种极化状态所对应的阈值电压之间；若铁电层的极化方向向下，存储栅的电压大于阈值电压，沟道导通，读出“1”；否则沟道关断，读出“0”。

另一方面，本发明还提供一种非易失铁电半导体存储器制备方法，包括：通过热氧化或化学气相沉积的方式，在衬底上形成栅介质及铁电层下的缓冲介质；在缓冲介质上形成铁电层以及位于铁电层上的存储栅，并通过反应离子刻蚀或湿法刻蚀图形化；在栅介质上沉积绝缘层材料，并通过干法刻蚀或反应离子刻蚀至栅介质暴露，形成绝缘层；在绝缘层上沉积控制栅材料，并通过干法刻蚀或反应离子刻蚀图形化至衬底暴露，形成控制栅；通过轻掺杂注入或斜向注入在衬底上形成源漏外延，在源漏外延上沉积侧墙隔离材料，并刻蚀至衬底暴露，形成控制栅的侧墙；通过离子注入或扩散在衬底上形成重掺杂源极和漏极区域。

利用上述非易失铁电半导体存储器及制备方法，设置控制栅和存储栅，并在存储栅和衬底之间设置铁电层，通过控制栅与存储栅的电压改变铁电层的极化状态，能够实现NOR型阵列结构交叉选中，消除写串扰，消除泄漏电流，降低阈值电压、操作电压与读电压，提高存储密度，增强存储器的可靠性及耐擦写能力，提高数据保持时间，增大存储窗口及擦写速度，减小泄漏电流及功耗，提高存储器的整体性能及可靠性。

为了实现上述以及相关目的，本发明的一个或多个方面包括后面将详细说明的特征。下面的说明以及附图详细说明了本发明的某些示例性方面。然而，这些方面指示的仅仅是可使用本发明的原理的各种方式中的一些方式。此外，本发明旨在包括所有这些方面以及它们的等同物。

附图说明

通过参考以下结合附图的说明，并且随着对本发明的更全面理解，本发明的其它目的及结果将更加明白及易于理解。在附图中：

图1为根据本发明实施例的非易失铁电半导体存储器的结构示意图；

图2为根据本发明实施例的非易失铁电半导体存储器的写入状态的原理图；

图3为根据本发明实施例的非易失铁电半导体存储器的写入状态的沟道表面各点电势分布图；

图4为根据本发明实施例的非易失铁电半导体存储器的半选中状态的原理图；

图5为根据本发明实施例的非易失铁电半导体存储器的半选中存储单元的沟道表面各点电势分布图；

图6为根据本发明实施例的非易失铁电半导体存储器的制备方法流程图。

其中的附图标记包括：衬底1、漏极2、源极3、铁电层4、存储栅6、控制栅7。

在所有附图中相同的标号指示相似或相应的特征或功能。

具体实施方式

在下面的描述中，出于说明的目的，为了提供对一个或多个实施例的全面理解，阐述了许多具体细节。然而，很明显，也可以在没有这些具体细节的情况下实现这些实施例。在其它例子中，为了便于描述一个或多个实施例，公知的结构和设备以方框图的形式示出。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

为解决现有存储器方案存在的存储密度受限、可靠性低及功耗大等问题，本发明提供一种非易失铁电半导体存储器及制备方法，设置控制栅和存储栅，并在存储栅和衬底之间设置铁电层，通过控制栅与存储栅的电压改变铁电层的极化状态，能够实现NOR型阵列结构交叉选中，消除写串扰，消除泄漏电流，降低阈值电压、操作电压与读电压，提高存储密度，增强存储器的可靠性及耐擦写能力，提高数据保持时间，增大存储窗口及擦写速度，减小泄漏电流及功耗，提高存储器的整体性能及可靠性。

为详细描述本发明的非易失铁电半导体存储器及制备方法，以下将结合附图对本发明的具体实施例进行详细描述。

图1示出了根据本发明实施例的非易失铁电半导体存储器的示意结构。

如图1所示，本发明实施例的非易失铁电半导体存储器，包括衬底1、依次设置在衬底1上方的控制栅7和存储栅6；其中，在衬底1上设置源极3和漏极2，位于源极3和漏极2之间的衬底1区域形成隔离源极3和漏极2的沟道；在沟道和存储栅6之间设置有铁电层4，存储栅6用于向铁电层4的上表面施加电压，以改变铁电层4的极化状态；控制栅7用于控制沟道导通或关闭；通过控制存储栅6、源极3、控制栅7以及漏极2的电压，实现数据的写入、读取以及擦除。

具体地，存储器可包括衬底1、控制栅7(CG)、存储栅6(MG)、源极3、漏极2这五端，设置在存储栅6下的为基于铪锆氧、氧化铪等具铁电特性的材料构成的铁电层4，铁电层4与衬底1间可添加二氧化硅等缓冲材料，形成缓冲介质，存储栅6与控制栅7之间设置有绝缘介质，该绝缘介质可选用氮化硅等绝缘材料形成绝缘层。

在非易失铁电半导体存储器的使用过程中，可将控制栅7(CG)接字线(WL)，漏极2接位线(BL)，控制栅7接与位线相同的电压，源极3通过共源线(Common SL)接地，衬底1接地，共同构成NOR型交叉阵列结构结构，从而实现对数据的随机访问、随机写入、按块擦除。

在本发明的具体实施方式中，衬底1位于最下方，具有第一掺杂类型；其上部包含源极、漏极区域，源极、漏极区域掺杂为与衬底1掺杂类型相反的第二掺杂类型；源极3和漏极2之间的区域形成沟道，沟道包括控制栅下沟道和存储栅下沟道；衬底1的材料包括硅、锗、氮化镓、砷化镓、砷化铟、磷化铟、碳化硅、锑化铟、IGZO(铟镓锌氧)、IAZO(铟铝锌氧)、ITZO(铟锡锌氧)、ITO(铟锡氧)中的至少一种。

其中，衬底可设置为硅衬底，位于最下方，具有P型掺杂；其上部包含源、漏区域，源、漏区域具有N+掺杂；源、漏间的区域为沟道。栅介质、控制栅、存储栅、铁电层、各绝缘层均叠于衬底上方。利用离子注入在衬底中形成高掺杂浓度的p-well，随后通过浅槽隔离(STI)、场氧化物(field oxide)工艺隔离各存储单元。

具体地，位于控制栅7的下表面与衬底1上表面之间的栅介质、控制栅7、存储栅6、铁电层4、各绝缘介质均叠于衬底1上方，按竖直方向对应关系沟道可分为控制栅下沟道和存储栅下沟道。可用的衬底1材料包括元素半导体，如硅、锗；化合物半导体，如氮化镓、砷化镓、砷化铟、磷化铟、碳化硅、锑化铟；氧化物半导体，如IGZO(铟镓锌氧)、IAZO(铟铝锌氧)、ITZO(铟锡锌氧)、ITO(铟锡氧)；合金化合物半导体；有机材料；柔性材料及以上材料的组合。材料通过扩散、离子注入等方式形成衬底1掺杂，并通过浅槽隔离(STI)、场氧化物(field oxide)等隔离技术将材料分割为各衬底1区域。此外，衬底1中可进一步通过扩散或离子注入形成高掺杂浓度区域以提升存储器的性能，如p-well(n-well)与EPM注入。

在本发明的具体实施方式中，铁电层4为具有铁电特性的材料所构成的薄层，位于衬底1的上方，覆盖沟道的中间部分。铁电层4的下表面与衬底1相接，上表面与存储栅6相接，在铁电层4的下表面与衬底1间、上表面与存储栅6间均可添加缓冲介质或绝缘层，以改善界面的性质。

此外，铁电层4材料在无电场时具有剩余极化，且其极化状态可翻转，可用铁电层4的材料可包括金属氧化物，如氧化铪、掺杂的氧化铪、氧化锆、铪锆氧(HZO)、铪铝氧(HAlO)、铪镧氧；盐类，如钛酸铅、PZT、SBT、BLT等。铁电层4在衬底1上形成的方法包括原子层淀积(ALD)、物理汽相淀积(PVD)、低压化学气相淀积(LPCVD)、等离子体化学淀积(PECVD)等材料中的一种或多种。

此外，在铁电层4的上下表面分别设置有缓冲介质，缓冲介质包括至少一层二氧化硅或碳化硅或氧化铝或氧化铪或HfAlO或HfSiO或Ta2O5或TaSiO的介质材料，缓冲介质形成介质层。

作为示例，铁电层选用铪锆氧(HZO)构成的薄层，位于衬底上方，覆盖沟道的右侧区域。铁电层的下表面与衬底相接，上表面与存储栅相接；铁电层下表面与衬底间具有二氧化硅薄层，以改善界面性质，此外，铁电层可通过原子层淀积(ALD)形成。

在本发明的具体实施方式中，存储栅6位于铁电层4的正上方，横截面与铁电层4向重合，存储栅6与铁电层4的左侧(源极所在侧)为控制栅7，控制栅7与存储栅6间通过绝缘层进行隔离。存储栅6作为栅电极，用于向铁电层4的上表面施加大电压，可用的存储栅6材料包括半导体，如掺杂的多晶硅；金属，如钽、钕；金属氮化物与氧化物，如氮化钛、氮化钨、氮化钽；金属硅化物(Silicide)等。

此外，存储栅6在铁电层4上的形成方法包括低压化学气相淀积(LPCVD)、等离子体化学淀积(PECVD)等，若采用多晶硅栅，可在淀积时进行原位掺杂。在先后形成铁电层4、存储栅6后，可将两者图形化，图形化制程包括光刻后湿法刻蚀(WE)、光刻后反应离子刻蚀(RIE)等。进一步，可选用绝缘层的材料包括一层或多层二氧化硅、氮化硅等绝缘介质，及常见化合物、有机物复合隔离材料。绝缘层可在形成铁电层4、存储栅6后，通过LPCVD、PECVD等化学淀积方法形成一薄层绝缘介质后短时间刻蚀形成，刻蚀方法可用干法刻蚀、反应离子刻蚀(RIE)等。

作为具体示例，存储栅可采用N+多晶硅栅，位于铁电层正上方，横截面与铁电层重合，存储栅与铁电层左侧为控制栅，两者与控制栅间有氮化硅绝缘层隔离；存储栅与铁电层右侧为侧墙隔离(side-wall spacer)。在制备过程中，首先利用低压化学气相淀积(LPCVD)技术淀积多晶硅薄膜，并在淀积时进行N+原位掺杂(In-situ Doping)。随后通过光刻在光刻胶上定义出存储栅图形，随后进行反应离子刻蚀(RIE)，在二氧化硅暴露时停止并移除光刻胶。此后，通过LPCVD淀积一薄层氮化硅，并利用RIE短时间刻蚀直至二氧化硅暴露，形成绝缘层。侧墙隔离可在铁电层、存储栅、控制栅、绝缘层均形成完毕后通过同样方法形成。

在本发明的具体实施方式中，控制栅位于衬底1与栅介质的上方，覆盖沟道边缘的剩余区域，控制其下的沟道开启与关断。在附图所示实施例中，控制栅覆盖沟道的左侧，控制栅下表面与衬底1上表面间为栅介质，控制栅的左侧以及存储栅及铁电层的右侧为侧墙隔离(Side-wall spacer)，控制栅与存储栅之间通过绝缘层进行隔绝。其中，栅介质可用材料包括一层或多层二氧化硅；氮化硅；高介电常数金属氧化物材料，如二氧化钛、氧化铪、三氧化二铝、氧化钽、氧化镧等。

此外，栅介质在形成各栅之前形成，方法包括LPCVD、PECVD、HDP-CVD、ALD等淀积技术；若采用二氧化硅作为栅介质，可利用热氧化形成质量更佳的栅介质。控制栅的可用材料与存储栅6相似，包括多晶硅、金属、金属氧化物或氮化物等，形成控制栅的工艺流程包括淀积、平坦化、图形化。淀积可使用LPCVD、PECVD、HDP-CVD等化学气相淀积、物理气相淀积(PVD)、原子层淀积(ALD)等，平坦化可使用化学机械抛光(CMP)等技术，图形化可光刻掩膜后利用反应离子刻蚀(RIE)等刻蚀技术完成。

进一步地，控制栅可在存储栅6形成后，侧墙隔离形成前形成。侧墙隔离可在铁电层4、存储栅6、控制栅、绝缘层均形成完毕后通过同样方法形成；可用材料包括一层或多层二氧化硅、氮化硅等绝缘介质，及常见化合物、有机物复合隔离材料，具体可参考前述内容中的绝缘材料。

作为具体示例，控制栅同样为N+多晶硅栅，位于衬底与栅介质上方，覆盖沟道左侧的剩余区域。控制栅下表面与衬底上表面间为二氧化硅薄层，左侧为侧墙隔离，右侧有氮化硅绝缘层将其与存储栅隔绝。在制备过程中，首先通过热氧化形成二氧化硅薄层，随后利用LPCVD淀积多晶硅薄膜，过程中进行原位掺杂。此后，利用化学机械抛光(CMP)技术平坦化，并通过光刻定义控制栅图形。光刻后，利用RIE刻蚀直至硅衬底暴露，并去除光刻胶，形成控制栅。控制栅可在存储栅形成后，侧墙隔离形成前形成。侧墙隔离、栅间绝缘层的材料与形成方法以上已有阐述。

在本发明的具体实施方式中，源极区、漏极区位于衬底1的沟道两侧，掺杂浓度较高且掺杂类型与沟道相反。可使用扩散、离子注入等掺杂工艺形成。源极、漏极区域可在栅堆叠与侧墙形成前或形成后掺杂，若在形成后掺杂，可使用自对准离子注入。进一步地，可在栅堆叠形成后、侧墙形成前进行短时间扩散、低浓度离子注入或斜向离子注入，形成源漏外延，以减轻短沟效应。

具体地，源极区、漏极区位于衬底中，沟道两侧，具有N+掺杂。栅堆叠(Gate Stack)形成后，首先进行低浓度离子注入与斜向离子注入(Halo Implant)，形成源漏外延。侧墙隔离形成后，利用自对准离子注入形成源、漏掺杂。

在利用本发明实施例的非易失铁电半导体存储器进行数据的写入时，向待写入的存储单元的存储栅与漏极施加大于极化翻转阈值的正电压，向控制栅施加大于阈值电压的正电压；存储单元的沟道完全开启，漏极的正电压降落在沟道的漏端，除去与漏极相交接的位置，沟道的表面电势为源极电压0V；铁电层的上表面的电压为存储栅的正电压，下表面的电压为沟道表面的电势0V，存储栅的正电压降落在铁电层中，铁电层中存在方向向下的电场，极化状态改变；待电压撤去后，铁电层具有方向向下的剩余极化，存储单元被写入“1”。

具体地，图2所示了根据本发明实施例的非易失铁电半导体存储器的写入原理，图3示出了对应的沟道表面各点电势分布图。

如图2和图3共同所示，横轴为沟道表面各位置点，纵轴表示电势，其中铁电层以铪锆氧HZO为例，此时向待写入存储单元的MG与漏极(所在BL)施加大于极化翻转阈值的正电压，向CG(所在WL)施加大于阈值电压的正电压，可采用高电平。此时，被选中的存储单元沟道完全开启，漏极正电压降落在沟道漏端，除去与漏极交界处，沟道主要部分表面电势接近源极电压0V。铁电层上表面电压为MG正电压，下表面电压为沟道表面电势0V，MG上施加的较大正电压降落在铁电层中，铁电层中存在方向向下、强度较大的电场，极化状态改变；电压撤去后，铁电层有方向向下的剩余极化，单元被写入“1”。

此外，图4示出了根据本发明实施例的非易失铁电半导体存储器的半选中状态的原理；图5示出了对应的半选中存储单元的沟道表面各点电势分布。

如图4和图5所示，横轴为沟道表面各位置点，纵轴表示电势，其中铁电层以铪锆氧HZO为例，在与被编程存储单元共用BL的其余存储单元被半选中，MG及漏极被施加大于极化翻转阈值的正电压，CG电压为0。此时，CG下无反型层，而MG下出现反型层，MG下的反型层与漏极连接，其电势接近漏极正电压。铁电层上表面电压为MG正电压，下表面电压为漏极正电压；由于使用中MG与漏极所加电压相同，铁电层内部电场很弱。MG与漏极所加较大正电压降落在漏极、反型层与衬底间的反偏P-N结上，铁电层被其下反型层屏蔽，极化状态不改变。因此，被BL半选中的存储单元不受影响，对于其余存储单元，MG、漏极、源极电压均为0V，因此无论CG是否施加正电压，铁电层上下表面电压均为0V，极化状态不改变，存储单元不受影响，从而消除存储器的串扰。

在利用本发明实施例的非易失铁电半导体存储器进行数据的擦除时，向待擦除存储单元MG施加幅度大于极化翻转阈值的较强负电压。此时铁电层上表面电势为MG所加负电压，下表面电压为衬底电压0V，承受方向向上的较强电场；电压撤去后，铁电层保留方向向上的剩余极化，单元被擦除为“0”。由于擦除仅受MG电压控制，整条BL上的电压均被擦除。

在利用本发明实施例的非易失铁电半导体存储器进行数据的读取时，CG施加大于阈值电压的电压，MG施加读电压；读电压介于铁电两种极化状态对应的阈值电压之间。若铁电层极化方向向下，MG电压大于阈值电压，沟道导通，读出“1”；否则沟道关断，读出“0”。

与上述非易失铁电半导体存储器相对应，本发明还提供一种非易失铁电半导体存储器的制备方法，具体的图6示出了根据本发明实施例的非易失铁电半导体存储器制备方法的流程。

如图6所示，本发明实施例的非易失铁电半导体存储器制备的方法，包括：

S100：通过热氧化或化学气相沉积的方式，在衬底上形成栅介质及铁电层下的缓冲介质；

其中，在步骤A100之前，可首先形成掺杂衬底，并通过浅槽隔离或场氧化分割形成各存储单元，形成存储阵列；然后，通过热氧化或化学气象沉积形成两控制栅的栅介质以及铁电层下的缓冲层。

S200：在缓冲介质上形成铁电层以及位于铁电层上的存储栅，并通过反应离子刻蚀或湿法刻蚀图形化；

S300：在栅介质上沉积绝缘层材料，并通过干法刻蚀或反应离子刻蚀至栅介质暴露，形成绝缘层；

S400：在绝缘层上沉积控制栅材料，并通过干法刻蚀或反应离子刻蚀图形化至衬底暴露，形成控制栅；

S500：通过轻掺杂注入或斜向注入在衬底上形成源漏外延，在源漏外延上沉积侧墙隔离材料，并刻蚀至衬底暴露，形成控制栅的侧墙；

S600：通过离子注入或扩散在衬底上形成重掺杂源极和漏极区域。

作为具体示例，本发明实施例的非易失铁电半导体存储器制备的方法可包括：

1)通过扩散、离子注入等方式形成衬底掺杂，并通过浅槽隔离(STI)、场氧化物(field oxide)等隔离技术将材料分割为各存储单元衬底；

2)利用LPCVD、PECVD、HDP-CVD、ALD等淀积技术形成控制栅栅介质与铁电层下缓冲层；

3)利用原子层淀积(ALD)、物理汽相淀积(PVD)、低压化学气相淀积(LPCVD)、等离子体化学淀积(PECVD)等技术淀积铁电层材料；

4)利用低压化学气相淀积(LPCVD)、等离子体化学淀积(PECVD)等技术淀积存储栅材料；

5)利用光刻在光刻胶上定义存储栅与铁电层图形，利用湿法刻蚀(WE)、反应离子刻蚀(RIE)等刻蚀技术图形化，随后去除光刻胶；

6)通过LPCVD、PECVD等化学淀积方法淀积绝缘层材料，随后利用干法刻蚀、反应离子刻蚀(RIE)等技术短时间刻蚀，直到第2步淀积的栅介质暴露，形成控制栅与存储栅间的绝缘层；

7)利用LPCVD、PECVD、HDP-CVD等化学气相淀积、物理气相淀积(PVD)、原子层淀积(ALD)等技术淀积控制栅材料；

8)使用化学机械抛光(CMP)等技术平坦化；

9)利用光刻在光刻胶上定义出控制栅图形，利用反应离子刻蚀(RIE)等刻蚀技术图形化，随后去除光刻胶，形成控制栅；

10)使用CVD、ALD等技术淀积侧墙隔离材料，随后利用干法刻蚀、RIE等技术刻蚀，直至第1步所述衬底暴露，形成侧墙隔离；

11)使用扩散、离子注入等掺杂工艺重掺杂，掺杂类型与第1步所述衬底掺杂类型相反，形成源、漏区域。

进一步地，衬底中可进一步通过扩散或离子注入形成高掺杂浓度区域以提升器件性能，如p-well(n-well)与EPM注入。

需要说明的是，上述非易失铁电半导体存储器制备方法的实施例可参考非易失铁电半导体存储器实施例中的描述，此处不再一一赘述。

根据上述本发明的非易失铁电半导体存储器及制备方法的方案，能够利用CG实现编程时的交叉选中，与带有额外晶体管或传输门的FeFET相比存储密度提升，与无额外晶体管的FeFET相比写串扰被消除，可靠性增强，利用CG切断泄漏电流，可采用较低阈值电压与读电压，读操作对数据影响减小，使得可靠性增强、功耗降低。

如上参照附图以示例的方式描述根据本发明的非易失铁电半导体存储器及制备方法。但是，本领域技术人员应当理解，对于上述本发明所提出的非易失铁电半导体存储器及制备方法，还可以在不脱离本发明内容的基础上做出各种改进。因此，本发明的保护范围应当由所附的权利要求书的内容确定。