半导体装置及其制造方法

技术领域

本发明是有关于一种半导体装置及其制造方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory；DRAM)装置是一种随机存取存储器装置，其将数字比特信息储存在集成电路的个别电容中。通常，动态随机存取存储器的存储单元是由电容与晶体管所构成，并以阵列排列。已经开发出用于4F

发明内容

本发明的目的在于提供一种具有空气隙可以减小相邻字线之间的寄生电容的半导体装置。

根据本发明的一目的提供一种半导体装置。半导体装置包含第一垂直晶体管、与第一垂直晶体管相邻的第二垂直晶体管、以及第一垂直晶体管和第二垂直晶体管之间插入的空气隙(air gap)。第一垂直晶体管包括第一通道区、包裹第一通道区的第一字线以及在第一通道区和第一字线之间的第一字线介电层。第一字线具有第一顶部宽度和第一底部宽度，并且第一顶部宽度大于第一底部宽度。第二垂直晶体管包括第二通道区，包裹第二通道区的第二字线以及在第二通道区和第二字线之间的第二字线介电层。第二字线具有第二顶部宽度和第二底部宽度，并且第二顶部宽度大于第二底部宽度。

根据本发明的一些实施方式，半导体装置还包含在第一垂直晶体管和第二垂直晶体管上方的位线。

根据本发明的一些实施方式，半导体装置还包括在第一垂直晶体管下方的第一电容器和在第二垂直晶体管下方的第二电容器。

根据本发明的一些实施方式，空气隙进一步延伸以插入第一电容器和第二电容器之间。

根据本发明的一些实施方式，半导体装置还包括在第一垂直晶体管和第二垂直晶体管之间的层间介电层。

根据本发明的一些实施方式，第一通道区和第二通道区包括硅或氧化物半导体。

根据本发明的一些实施方式，第一顶部宽度和第二顶部宽度分别比第一底部宽度和第二底部宽度大至少1nm。

根据本发明的另一目的提供一种半导体装置的制造方法。此方法包含以下操作：在基板上提供包括第一电容器和第二电容器的前驱结构；在第一电容器和第二电容器上分别形成第一垂直晶体管和第二垂直晶体管，其中第一垂直晶体管包括第一字线，其具有第一顶部宽度和小于第一顶部宽度的第一底部宽度，第二垂直晶体管包括第二字线，其具有第二顶部宽度和小于第二顶部宽度的第二底部宽度；以及在第一垂直晶体管和第二垂直晶体管之间形成空气隙。

根据本发明的一些实施方式，形成第一垂直晶体管和第二垂直晶体管包括在第一电容器和第二电容器上分别形成第一开口和第二开口；在第一开口和第二开口中形成字线材料；蚀刻字线材料，以形成第一字线、第二字线、被第一字线围绕的第一通孔和被第二字线围绕的第二通孔；在第一通孔和第二通孔中分别形成第一字线介电层和第二字线介电层；以及形成分别被第一字线介电层和第二字线介电层环绕的第一通道区和第二通道区。

根据本发明的一些实施方式，第一开口和第二开口分别具有倾斜的侧表面。

根据本发明的一些实施方式，第一通道区和第二通道区包括硅或氧化物半导体。

根据本发明的一些实施方式，在第一垂直晶体管和第二垂直晶体管之间形成空气隙包括：蚀刻第一字线和第二字线之间的层间介电层的一部分以形成沟槽；在沟槽的顶部部分上形成介电层以形成气空气隙。

根据本发明的一些实施方式，空气隙进一步延伸以插入第一电容器和第二电容器之间。

根据本发明的一些实施方式，此方法还包含在第一垂直晶体管和第二垂直晶体管上方形成位线。

根据本发明的一些实施方式，第一字线和第二字线沿着第一方向延伸，并且位线沿着垂直于第一方向的第二方向延伸。

根据本发明的一些实施方式，第一顶部宽度和第二顶部宽度分别比第一底部宽度和第二底部宽度大至少1nm。

附图说明

当读到随附的附图时，从以下详细的叙述可充分了解本发明的各方面。值得注意的是，根据工业上的标准实务，各种特征不是按比例绘制。事实上，为了清楚的讨论，各种特征的尺寸可任意增加或减少。

图1为根据本发明的一些实施方式绘示的半导体装置的立体示意图。

图2为根据本发明的一些实施方式绘示的沿着图1所示的切割线A-A’的半导体装置的剖面示意图。

图3为根据本发明的一些实施方式绘示的半导体装置的制造方法流程图。

图4至图9为根据本发明的一些实施方式绘示的半导体装置的工艺各步骤的示意图。

图10为根据本发明的一些实施例及比较例绘示的字线电阻与字线宽度之间的关系图。

图11为根据本发明的一些实施例及比较例绘示的字线电容与字线宽度之间的关系图。

主要附图标记说明：

10-基板，12、20-层间介电层，22-沟槽，30-介电层，100C-第一电容器，100T-第一垂直晶体管，110、114、210、214、310、314-电极，112、212-绝缘层，120-第一通道区，122-第一字线介电层，200C-第二电容器，200T-第二垂直晶体管，220-第二通道区，222-第二字线介电层，1000-半导体装置，2000-方法，2002、2004、2006-操作，A-A’-切割线，AG-空气隙，BL1、BL2、BL3-位线，D1-第一方向，D2-第二方向，G1-顶部宽度，H1-第一通孔，H2-第二通孔，OP1-第一开口，OP2-第二开口，P1、P2-柱，S1、S2-侧表面，W11-第一顶部宽度，W12-第一底部宽度，W21-第二顶部宽度，W22-第二底部宽度，WL1-第一字线，WL2-第二字线，WL3-第三字线。

具体实施方式

为了使本发明内容的叙述更加详尽与完备，下文针对了本发明内容的实施目的与具体实施例提出了说明性的描述，但这并非实施或运用本发明内容具体实施例的唯一形式。以下所公开的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施例。然而，可在无此等特定细节的情况下实践本发明内容的实施例。

尽管下文使用所揭示的此方法中描述的一系列动作或步骤，但所示此等动作或步骤的次序不应视为限制本发明。例如，可以不同次序及/或与其他步骤同时执行某些动作或步骤。此外，并非必须执行全部步骤以便实现本发明描绘的实施例。此外，本文描述的每个操作或程序可包含若干子步骤或动作。

图1为根据本发明的一些实施方式绘示的半导体装置1000的立体示意图。图2为根据本发明的一些实施方式绘示的沿着图1所示的切割线A-A’的半导体装置1000的剖面示意图。应了解到，为了简化图示，半导体装置1000的一些元件未在图1中显示。

请参考图1及图2，半导体装置1000包含第一垂直晶体管100T、第二垂直晶体管200T以及空气隙AG。半导体装置1000可以选择性地包含其他元件，将在以下描述。

第一垂直晶体管100T包含第一通道区120、第一字线介电层122、以及第一字线WL1。在一些实施方式中，第一通道区120包含硅(silicon)或氧化物半导体(oxidesemiconductor)。具体而言，柱P1可以是硅柱或氧化物半导体柱，并且柱P1的一部分作为第一垂直晶体管100T的通道(即，第一通道区域120)。

第一字线WL1沿着第一方向D1延伸且包裹第一通道区120。如图2所示，第一字线WL1具有第一顶部宽度W11和第一底部宽度W12，并且第一顶部宽度W11大于第一底部宽度W12。即，第一字线WL1具有倾斜的侧壁。在一些实施方式中，第一顶部宽度W11比第一底部宽度W12大至少1nm。在一些实施方式中，第一字线WL1包含钨(W)、铜(Cu)或钼(Mo)，但不限于此。

第一字线介电层122设置在第一通道区120和第一字线WL1之间。具体地，第一通道区120被第一字线介电层122环绕。在一些实施方式中，第一字线介电层122可以包括介电材料，例如氧化硅。

第二垂直晶体管200T与第一垂直晶体管100T相邻。第二垂直晶体管200T包括第二通道区220、第二字线介电层222及第二字线WL2。第二垂直晶体管200T可以实质上与第一垂直晶体管100T相同。也就是说，第二通道区220、第二字线介电层222和第二字线WL2的材料可以实质上与第一垂直晶体管100T的相应元件相同，且以下将不再赘述。

如图1所示，第二字线WL2沿着第一方向D1延伸且包裹第二通道区220。如图2所示，第二字线WL2具有第二顶部宽度W21和第二底部宽度W22，并且第二顶部宽度W21大于第二底部宽度W22。即，第二字线WL2具有倾斜的侧壁。在一些实施方式中，第二顶部宽度W21比第二底部宽度W22大至少1nm。半导体装置1000中的每条字线(例如，第一字线WL1和第二字线WL2)具有较宽的顶部，因此减小了字线的顶部之间的距离。

如图2所示，空气隙AG插入在第一垂直晶体管100T和第二垂直晶体管200T之间。空气隙AG可以沿着第一方向D1延伸，以将第一垂直晶体管100T的第一字线WL1与第二垂直晶体管200T的第二字线WL2分开。应注意到，空气隙AG不必填满空气，其可以填充其他类型的气体，或者可以为真空。

层间介电层20还设置在第一垂直晶体管100T和第二垂直晶体管200T之间。在一些实施方式中，层间介电层20在字线(例如，第一字线WL1和第二字线WL2)的侧壁上。具体地，层间介电层20和空气隙AG共同地将第一字线WL1与相邻的第二字线WL2分开。

第一垂直晶体管100T和第二垂直晶体管200T设置在基板10上方。基板10可以是半导体基板，并且包括导电结构设置在其上，例如接触插塞(未示出)。

半导体装置1000还包括多个设置在基板10上的电容器。如图1及图2所示，第一电容器100C和第二电容器200C设置在基板10上。具体地，第一电容器100C设置在第一垂直晶体管100T的下方，第二电容器200C设置在第二垂直晶体管200T的下方。

第一电容器100C包括作为电极110的柱、绝缘层112、及电极114。在一些实施方式中，电极110包括导电材料，例如钨、铜等。尽管图1中所示的电极110是柱状的，但是电极110的形状不限于此。绝缘层112覆盖并围绕电极110。在一些实施方式中，绝缘层112包括氧化硅、氧化钨、氧化铜、氧化铝、氧化铪、或类似者。电极114覆盖并围绕绝缘层112。在一些实施方式中，电极114包括导电材料，例如钨、铜、或其类似者。在一些实例中，电极114的材料可以与电极110相同。

第二电容器200C包括作为电极210的柱，绝缘层212和电极214。第二电容器200C可以实质上与第一电容器100C相同。也就是说，电极210、绝缘层212和电极214的材料及元件之间的关系可以与第一电容器100C中的对应的元件实质上相同，并且以下将不再重复赘述。

如图2所示，层间介电层12覆盖第一电容器100C和第二电容器200C。具体地，第一垂直晶体管100T和第二垂直晶体管200T设置在层间介电层12上，并且分别与第一电容器100C和第二电容器200C对准。在一些实施方式中，空气隙AG可以进一步延伸以插入在第一电容器100C和第二电容器200C之间。具体而言，空气隙AG可以进一步延伸到层间介电层12中。

半导体装置1000还包括与字线交叉的多条位线BL1-BL3。如图1所示，位线BL1设置在第一垂直晶体管100T和第二垂直晶体管200T上方。具体地，多条字线WL1-WL3沿着第一方向D1延伸，并且多条位线BL1-BL3沿着垂直于第一方向D1的第二方向D2延伸。在一些实施方式中，位线BL1-BL3包括钨(W)、铜(Cu)、或钼(Mo)，但不限于此。

如图2所示，半导体装置1000还包括覆盖第一字线WL1、第二字线WL2、及位线BL1的介电层30。具体地，介电层30形成在第一字线WL1的顶部和第二字线WL2的顶部之间，以密封空气隙AG。在一些实施方式中，介电层30包括与层间介电层12、20相同的材料。在一些实例中，介电层30包括氧化物、氮化物、或低k(low k)材料。

半导体装置1000可以是动态随机存取存储器(DRAM)，其每个存储单元以一个电容器和一个晶体管的阵列布置。假设字线和位线的每一个的间距为2F，则存储单元的水平尺寸可以为4F

根据本发明的另一目的是提供一种半导体装置的制造方法。应了解到，已叙述过的元件材料将不再重复赘述，合先叙明。图3为根据本发明的一些实施方式绘示的半导体装置的制造方法2000流程图。如图3所示，方法2000包括操作2002、操作2004、和操作2006。图4至图9为根据本发明的一些实施方式绘示的方法2000的工艺各步骤的剖面示意图。

请参考图3和图4，在方法2000的操作2002中，提供前驱结构1001，前驱结构1001包括在基板10上的第一电容器100C和第二电容器200C。第一电容器100C可以包括电极110、绝缘层112、及电极114，第二电容器200C可以包括电极210、绝缘层212、及电极214。如图4所示，前驱结构1001还包括覆盖第一电容器100C和第二电容器200C的层间介电层12、以及在层间介电层12之上的层间介电层20。

接着，请参考图3，在方法2000的操作2004中，在第一电容器100C和第二电容器200C上方分别形成第一垂直晶体管100T和第二垂直晶体管200T。图5至图7为根据本发明的一些实施方式的实现操作2004的详细步骤。应注意到，图5至图7聚焦于第一垂直晶体管100T和第二垂直晶体管200T的形成，因此前驱结构1001中的一些元件未在第5-7图中示出以简化图示。

请参考图5，在层间介电层20中形成第一开口OP1和第二开口OP2。第一开口OP1和第二开口OP2可以通过湿蚀刻法形成，并且可以通过调节蚀刻速率来控制第一开口OP1和第二开口OP2的形状。具体地，第一开口OP1和第二开口OP2贯穿层间介电层20，并且分别形成在第一电容器100C和第二电容器200C上。在一些实施方式中，第一开口OP1具有倾斜的侧表面S1，第二开口OP2具有倾斜的侧表面S2。具体地，第一开口OP1和第二开口OP2分别具有大于底部宽度的顶部宽度。

请参考图6，在第一开口OP1和第二开口OP2中形成字线材料(未示出)，然后对其进行蚀刻以形成第一字线WL1和第二字线WL2。具体地，蚀刻字线材料以形成被第一字线WL1围绕的第一通孔H1和被第二字线WL2围绕的第二通孔H2。更具体地，第一通孔H1和第二通孔H2贯穿第一字线WL1和第二字线WL2，并且分别形成在第一电容器100C和第二电容器200C上。第一通孔H1和第二通孔H2的顶部宽度可以大于其底部宽度，使得第一通孔H1和第二通孔H2分别具有倾斜的侧表面。在其他实例中，第一通孔H1和第二通孔H2可以具有垂直的侧表面。

请参考图7，第一字线介电层122和第二字线介电层222分别形成在第一通孔H1和第二通孔H2中。具体地，第一字线介电层122和第二字线介电层222形成在第一通孔H1和第二通孔H2的侧表面上。第一字线介电层122和第二字线介电层222可以通过例如化学气相沉积(CVD)的沉积方法和例如反应离子蚀刻(RIE)的蚀刻方法的组合来形成。具体地，可以在第一通孔H1和第二通孔H2中沉积介电材料(未示出)，然后对其进行蚀刻以在其中形成通道(未示出)。

继续参考图7，形成分别被第一字线介电层122和第二字线介电层222包围的第一通道区120和第二通道区220。具体地，剩余的第一通孔H1和第二通孔H2(即，通道)完全被半导体材料填充，以形成第一通道区120和第二通道区220。可以进一步执行例如化学机械抛光(CMP)的平坦化工艺，使得第一通道区120和第二通道区220的顶表面可以与层间介电层20的顶表面、第一字线WL1和第二字线WL2的顶表面、以及第一字线介电层122和第二字线介电层222的顶表面实质上齐平。在一些实施方式中，第一通道区120和第二通道区220为分别与图4所示的电极110和电极210对准的垂直柱。

在形成第一通道区120和第二通道区220之后，分别形成第一垂直晶体管100T和第二垂直晶体管200T。如图7所示，第一垂直晶体管100T包括第一字线WL1，其中第一字线WL1具有第一顶部宽度W11和小于第一顶部宽度W11的第一底部宽度W12，并且第二垂直晶体管200T包括第二字线WL2，其中第二字线WL2具有第二顶部宽度W21和小于第二顶部宽度W21的第二底部宽度W22。在一些实施方式中，第一顶部宽度W11比第一底部宽度W12大至少1nm。类似地，在一些实施方式中，第二顶部宽度W21比第二底部宽度W22大至少1nm。

接着，请继续参考图3，在方法2000的操作2006中，在第一垂直晶体管和第二垂直晶体管之间形成空气隙。图8-图9为根据本发明的一些实施方式的实现操作2006的详细步骤。应注意到，图8至图9聚焦于空气隙AG的形成，因此一些元件(例如，第一电容器100C和第二电容器200C)未在图8-图9中示出，以简化图示。

请参考图8，蚀刻第一字线WL1与第二字线WL2之间的一部分层间介电层20，以形成沟槽22。具体地，选择性地去除层间介电层20的一部分，以在第一字线WL1和第二字线WL2之间形成沟槽22。如图8所示，层间介电层20的一部分保留在第一字线WL1和第二字线WL2的侧壁上。在一些实施方式中，沟槽22可以具有如图8所示的倾斜的侧表面。在其他实施方式中，沟槽22的侧表面是垂直的。在一些实施方式中，当暴露层间介电层12的顶表面时，停止蚀刻工艺。在其他实施方式中，进一步执行蚀刻工艺以蚀刻层间介电层12(如图4所示)的顶部。因此，沟槽22可以进一步延伸以插入第一电容器100C和第二电容器200C之间。

请参考图9，在沟槽22上形成介电层30以形成空气隙AG。具体地，可以通过适当的沉积方法形成介电层30以密封沟槽22。在一些实施方式中，空气隙AG延伸以插入在第一电容器100C和第二电容器200C之间，以减少寄生电容。介电层30可以进一步形成在第一垂直晶体管100T和第二垂直晶体管200T上，并且位线BL1进一步形成在介电层30上以位于第一垂直晶体管100T和第二垂直晶体管200T上方，如图2所示。也就是说，形成介电层30是在字线上形成位线BL1的步骤之一，因此空气隙AG不需要额外的工艺来密封。此外，第一顶部宽度W11和第二顶部宽度W21增大，因此空气隙AG的顶部宽度G1减小。因此，介电层30可以容易地形成在第一字线WL1和第二字线WL2之间。

实验例1-5：具有空气隙且字线的顶部宽度大于字线的底部宽度的半导体装置

实施例1-5的半导体装置的结构和制造方法可以参考上述的半导体装置1000和方法2000，并且在下文中将不再重复赘述。在实验例1-5中，半导体装置分别包括多条字线(例如，第一字线和第二字线)。半导体装置的每条字线具有顶部宽度和小于顶部宽度的底部宽度。实施例1-5的字线的顶部宽度和底部宽度在下表1中示出。

表1

比较例1-5：不具空气隙的半导体装置，并且每个字线的顶部宽度与其底部宽度一致

比较例1-5的半导体装置的结构类似于实施例1-5的半导体装置。具体地，比较例1-5在通道区之间的间距与实施例1-5的间距相同(即，图9所示的距离P1)。然而，在比较例1-5中，相邻的字线之间没有空气隙。此外，在比较例1-5中，每个字线的顶部宽度与其底部宽度一致。也就是说，字线的宽度从其底部到顶部是一致的。比较例1-5的字线的宽度如下表2所示。

表2

图10为根据实验例1-5及比较例1-5绘示的字线电阻与字线宽度之间的关系图。请参考图10，当字线宽度增加时，字线电阻减小。实验例1的底部宽度和间距与比较例1相同，其显示出较低的电阻，这是因为其字线的横截面面积较比较例1大。类似地，实验例2-5的电阻分别低于比较例2-5。

图11为根据实验例1-5及比较例1-5绘示的字线电容与字线宽度之间的关系图。请参考图11，当字线宽度增加时，字线到字线的电容(即，寄生电容)增加。在相邻字线之间具有空气间隙的实验例1显示出相较于比较例1更低的字线到字线电容，因为空气隙可以减小寄生电容。类似地，实验例2-5的寄生电容也分别低于比较例2-5。

根据本发明的实施方式，提供一种半导体装置及其制造方法。本文揭示的半导体装置包括字线以及字线之间的空气隙，其中字线具有顶部宽度及小于顶部宽度的底部宽度。与从底部到顶部具有一致的字线宽度的习知半导体装置相比，本发明的半导体装置具有较大的字线截面积，因此减小字线的电阻。空气隙可以减小相邻字线之间的寄生电容。字线的顶部之间的距离减小，从而可以容易地形成空气隙。具体地说，通过沉积介电层，空气隙可以容易地被封闭。形成介电层是在字线上形成位线的步骤之一，使得本发明的方法不需要形成额外的覆盖层来密封空气隙。

虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何所属领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。