存储器元件及其制备方法

技术领域

本发明是有关于一种半导体结构及其制备方法。本发明特别是有关于 一种存储器元件及其制备方法。

背景技术

近来，闪存的使用需求日渐增加。快闪存储装置可分为或非门(NOR) 或与非门(NAND)快闪存储装置。其中，或非门存储装置通过将每个存储 单元的一端连接至接地，另一端连接至位线，典型地提供较快的编程与读 取速度。一般而言，或非门闪存是为二维型态，存储单元存在于一衬底的 二维阵列中。然而，随着现在的应用越来越多，二维结构的尺寸限制已不 敷使用。因此，为提供更高的存储容量的存储器装置，目前仍亟需研发一 种具有更优异的电特性(例如是具有良好的数据保存可靠性和操作速度)的 三维或非门存储器元件。

发明内容

在本发明中，提供一种存储器元件及其制备方法，以解决至少一部分 上述问题。

根据本发明的一实施例，存储器元件包括一衬底、一叠层结构、多个 通道结构、一存储层以及多个隔离结构。衬底具有一上表面。叠层结构位 于衬底的上表面上，其中叠层结构包括依序叠层于衬底上的一第一绝缘 层、一第一导电层、一第二绝缘层、一第二导电层以及一第三绝缘层。通 道结构穿过叠层结构并电性连接于衬底，其中各通道结构包括一上部部分 及一下部部分，上部部分对应于第二导电层，下部部分对应于第一导电层。 存储层位于第二导电层与上部部分之间。隔离结构穿过叠层结构以将叠层 结构分隔为多个次叠层。

根据本发明的一实施例，存储器元件的制备方法包括下列步骤。首先， 提供一衬底，衬底具有一上表面；接着，在衬底的上表面上形成一叠层本 体，其中叠层本体包括依序叠层于衬底的上表面上的一第一绝缘层、一第 一导电层、一第二绝缘层、一上牺牲层以及一第三绝缘层；形成穿过叠层 本体的多个第一开口；形成多个通道结构于第一开口中，且通道结构电性 连接于衬底，其中各个通道结构包括一上部部分及一下部部分，下部部分对应于第一导电层，上部部分位于下部部分的上方；形成对应于该上部部 分的一存储层；形成穿过叠层本体的多个第二开口；移除上牺牲层并在上 牺牲层被移除的位置形成一上部开口；填充一导电材料于上部开口中以形 成一第二导电层，如此便形成包括第一绝缘层、第一导电层、第二绝缘层、 第二导电层以及第三绝缘层的一叠层结构；此后，在第二开口中形成多个 隔离结构，隔离结构将叠层结构分隔为多个次叠层。

根据本发明的一实施例，存储器元件的制备方法包括下列步骤。首先， 提供一衬底，衬底具有一上表面；接着，在衬底的上表面上形成一叠层本 体，其中叠层本体包括依序叠层于衬底的上表面上的一第一绝缘层、一下 牺牲层、一第二绝缘层、一上牺牲层以及一第三绝缘层；形成穿过叠层本 体的多个第一开口；形成多个通道结构的多个下部部分于第一开口中；在 各个第一开口中形成对应于上牺牲层的一存储层；形成通道结构的多个上部部分于第一开口中，上部部分位于下部部分之上；形成穿过叠层本体的 多个第二开口；移除上牺牲层及下牺牲层，并分别在上牺牲层与下牺牲层 被移除的位置形成一上部开口及一下部开口；填充一导电材料于上部开口 与下部开口中以分别形成一第二导电层及一第一导电层，如此便形成包括 第一绝缘层、第一导电层、第二绝缘层、第二导电层以及第三绝缘层的一 叠层结构；此后，在第二开口中形成多个隔离结构，隔离结构将叠层结构 分隔为多个次叠层。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并 配合所附附图，作详细说明如下。然而，本发明的保护范围当视前述的权 利要求书所界定者为准。

附图说明

图1A绘示根据本发明的一实施例的存储器元件的俯视图。

图1B绘示沿图1的A-A＇联机的根据本发明的一实施例的存储器元 件的剖面图。

图1C绘示根据本发明的另一实施例的存储器元件的剖面图。

图1D绘示根据本发明的又一实施例的存储器元件的剖面图。

图1E绘示根据本发明的又一实施例的存储器元件的剖面图。

图1F绘示根据本发明的又一实施例的存储器元件的剖面图。

图1G绘示根据本发明的又一实施例的存储器元件的剖面图。

图1H绘示根据本发明的又一实施例的存储器元件的剖面图。

图2A至图2N绘示根据本发明的一实施例的存储器元件的形成方法 的剖面图。

图3A至图3M绘示根据本发明的另一实施例的存储器元件的形成方 法的剖面图。

图4A至图4L绘示根据本发明的又一实施例的存储器元件的形成方法 的剖面图。

图5绘示根据本发明的一实施例的存储器元件的等效电路图。

图6A绘示根据本发明的一实施例的通过福勒-诺德汉注入 (Fowler-Nordheiminjection)进行编程操作的存储器元件的等效电路图。

图6B绘示根据本发明的一实施例的通过通道热电子注入 (channel-hot-electron injection)进行编程操作的存储器元件的等效电路图。

图7A绘示根据本发明的一实施例的通过福勒-诺德汉注入进行擦除操 作的存储器元件的等效电路图。

图7B绘示根据本发明的一实施例的通过带对带隧穿诱发热空穴 (band-to-bandtunneling induced hot hole injection)进行擦除操作的存储器元 件的等效电路图。

图8绘示根据本发明的一实施例的读取操作的存储器元件的等效电路 图。

图9A至图9R绘示根据本发明的又一实施例的存储器元件的形成方 法的剖面图。

图10A至图10K绘示根据本发明的又一实施例的存储器元件的形成 方法的剖面图。

图11A至图11M绘示根据本发明的又一实施例的存储器元件的形成 方法的剖面图。

图12A至图12K绘示根据本发明的又一实施例的存储器元件的形成 方法的剖面图。

图13绘示根据本发明的一实施例的通过福勒-诺德汉注入 (Fowler-Nordheiminjection)进行编程操作的存储器元件的等效电路图。

图14A绘示根据本发明的一实施例的通过福勒-诺德汉注入进行擦除 操作的存储器元件的等效电路图。

图14B绘示根据本发明的一实施例的通过带对带隧穿诱发热空穴进 行擦除操作的存储器元件的等效电路图。

图15绘示根据本发明的一实施例的读取操作的存储器元件的等效电 路图。

【符号说明】

100、200、300、400、500、600、700：存储器元件

110、210、310、410、510、610、710：衬底

110a、210a、310a、410a、510a、610a、710a：上表面

112、212、312、412、512、612、712：通道结构

112a、212a、312a：下部部分

112b、212b、312b：上部部分

112c、212c、312c、412c、512c、612c、712c、118、218、318、418、 518、618、718：掺杂区

112t：顶面

122、222、322、422、522、622、722：第一绝缘层

124、224、324、424、524、624、724：第二绝缘层

126、226、326、426、526、626、726：第三绝缘层

128、228、328：盖层

130、230、330、430、530、630、730：第一导电层

132、232、332、432、532、632、GO

132＇、232＇、332＇、432＇、532＇、632＇、732＇：氧化物层

140、240、340、440、540、640、740：上牺牲层

152、252、352、452、552、652、752：第一开口

154、254、354、454、554、654、754：第二开口

156、256、356、456、556、656、756：上部开口

162、262、362、462、562、662、762：存储层

164、364、664：保护层

166、266、366、566、666、766：介电材料

172、272、372、472、572、672、772：第二导电层

172＇、272＇、372＇、472＇、572＇、672＇、772＇：导电材料

174、274、374、474、574、674、774：隔离结构

176、276、376、476、576、676、776：导电连接结构

211：掺杂物

342、442、642、742：下牺牲层

259、459、559、759：垂直开口

358、458、658：下部开口

472＇：导电材料

BL、BL0、BL1、BL2：位线

CL4、CL5、CL6、CL7：顶导电层

CSL：共同源极线

GSL0、GSL1、GSL2：接地选择线

H

H

M、M

OL4、OL5、OL6、OL7：顶绝缘层

P1：顶部开口

S1、S2、S3、S4、S5、S6、S7：叠层结构

S1＇、S2＇、S3＇、S4＇、S5＇、S6＇、S7＇：叠层本体

SLT1：第一沟道

SLT2：第二沟道

SLT3：第三沟道

SS1、SS2：次叠层

T、T

UN、UN

WL0、WL1、WL2：字线

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实 施例，并参照附图，对本发明进一步详细说明。

在下文的详细描述中，为了便于解释，提供各种的特定细节以整体理 解本发明的实施例。然而，应理解的是，一或多个实施例能够在不采用这 些特定细节的情况下实现。在其他情况下，为了简化附图，已知的结构及 元件是以示意图表示。

图1A绘示根据本发明的一实施例的存储器元件100的俯视图；图1B 绘示沿图1的A-A＇联机的根据本发明的一实施例的存储器元件100的剖 面图。

请参照图1A，多个位线BL及共同源极线CSL位于叠层结构S1的上 方，其中多个位线BL及共同源极线CSL沿着平行于衬底110的上表面 110a(绘示于图1B)的第一方向(例如是Y轴方向)延伸，且多个位线BL沿 着垂直于第一方向的一第二方向(例如是X轴方向)排列且分开。位线BL 分别电性连接于对应的通道结构112。共同源极线CSL电性连接于对应的导电连接结构176。

请同时参照图1A及图1B，存储器元件100包括一衬底110、一叠层 结构S1、一盖层128、多个通道结构112、一热氧化层132、一存储层162、 一介电材料166、多个隔离结构174以及多个导电连接结构176。叠层结 构S1形成于衬底110的上表面110a上。叠层结构S1包括依序(例如是沿 着Z轴)叠层于衬底110上的一第一绝缘层122、一第一导电层130、一第 二绝缘层124、一第二导电层172以及一第三绝缘层126。盖层128可覆 盖叠层结构S1，亦即是位于第三绝缘层126上。在一些实施例中，衬底110可为硅衬底或其他合适的衬底。第一绝缘层122、第二绝缘层124、第 三绝缘层126及盖层128可由氧化物所形成，例如是二氧化硅(SiO

通道结构112穿过(例如是沿着Z轴)叠层结构S1并电性连接于衬底 110，其中每个通道结构112包括一下部部分112a及一上部部分112b。上 部部分112b位于下部部分112a的上方，且上部部分112b直接连结于下部 部分112a。换言之，上部部分112b对应于第二导电层172，下部部分112a 对应于第一导电层130。通道结构112的顶部区域可具有一掺杂区112c， 例如是n型半导体的掺杂物，使得通道结构112可电性连接于位线BL。 在一些实施例中，通道结构112可为一外延生长层，例如是经由外延生长 (Epitaxial Growth)工艺所形成的单晶或多晶硅层或上述的任一组合，可以 是未掺杂或轻微P型掺杂的外延生长层。通道结构112(亦即是外延生长层) 的一顶面112t与衬底110的上表面110a之间具有一第一高度H

热氧化层132位于第一导电层130与通道结构112之间。例如，热氧 化层132环绕至少一部份的通道结构112的下部部分112a。在一些实施例 中，热氧化层132是直接对第一导电层130进行一氧化工艺所形成的一氧 化物层，例如是二氧化硅(SiO

存储层162位于第二导电层172与通道结构112的上部部分112b之 间。举例而言，存储层162沿着Z轴方向延伸并环绕通道结构112的上部 部分112b。存储层162可以由包含氧化硅(silicon oxide)层、氮化硅(silicon nitride)层和氧化硅层的复合层(即，ONO层)所构成。例如，存储层162可 包括隧穿层、捕捉层及阻挡层。隧穿层可包括二氧化硅(SiO

介电材料166位于存储层162与第二导电层172之间。部分的介电材 料166可沿着衬底110的上表面110a上的法线方向延伸，部分的介电材 料166可沿着平行于衬底110的上表面110a的方向延伸，介电材料166 可包覆第二导电层172。在一些实施例中，介电材料166可包括一高介电 常数材料(high k material)，例如是氧化铝(Al

隔离结构174可穿过叠层结构S1，而将叠层结构S1分隔为多个次叠 层SS1、SS2。本实施例仅示例性绘示2个次叠层，然本发明并不以此为 限，次叠层的数量可大于2个。隔离结构174可由绝缘材料所形成，例如 是氧化物或其他合适的材料。相邻的次叠层SS1、SS2中的第二导电层172 之间可通过隔离结构174物理性及电性隔离，因此不同次叠层中的第二导 电层172可独立操作，例如是施加不同的电压。

导电连接结构176可穿过叠层结构S1，并例如是透过掺杂区118电性 连接于衬底110。掺杂区118例如是通过n型半导体的掺杂物所掺杂。导 电连接结构176可电性连接于共同源极线CSL。

在一些实施例中，第一导电层130与热氧化层132之间的每一重叠位 置(intersection)可形成一晶体管T

图1C绘示根据本发明的另一实施例的存储器元件200的剖面图，存 储器元件200与存储器100具有类似的俯视图(例如是图1A)，故图1C绘 示类似于沿图1的A-A＇联机的剖面图。存储器元件200具有类似于存储 器100的结构，其不同之处在于存储层262的形状有所不同。

请参照图1C，存储器元件200包括一衬底210、一叠层结构S2、一 盖层228、多个通道结构212、一热氧化层232、一存储层262、一介电材 料266、多个隔离结构274以及多个导电连接结构276。叠层结构S2形成 于衬底210的上表面210a上。叠层结构S2包括依序(例如是沿着Z轴)叠 层于衬底210上的一第一绝缘层222、一第一导电层230、一第二绝缘层 224、一第二导电层272以及一第三绝缘层226。盖层228可覆盖叠层结构 S2，亦即是位于第三绝缘层226上。在本实施例中，第一导电层230与第 二导电层272是由不同的材料所形成，例如分别由n型掺杂的多晶硅及钨 (W)所形成，然本发明并不以此为限，第一导电层230与第二导电层272 可由相同的材料所形成。在一些实施例中，第一导电层230的厚度可为

通道结构212(例如是沿着Z轴)穿过叠层结构S2并电性连接于衬底 210，其中每个通道结构212包括一上部部分212b及一下部部分212a。上 部部分212b对应于第二导电层272，下部部分212a对应于第一导电层230。 通道结构212的顶部区域可具有一掺杂区212c，例如是n型半导体的掺杂 物，使得通道结构212可电性连接于位线BL。在一些实施例中，通道结 构212可为一外延生长层，例如是经由外延生长(Epitaxial Growth)工艺所 形成的单晶或多晶硅层或上述的任一组合，可以是未掺杂或轻微P型掺杂 的外延生长层。相较于通道结构仅部分包括外延生长层的比较例而言，由 于本发明包括上部部分212b以及下部部分212a的通道结构212是由外延 生长工艺所形成，通道结构212可具有较低的电阻，具有较佳的导电性， 存储器元件200可具有较快的操作速度(例如是读取、写入的操作速度)。

热氧化层232位于第一导电层230与通道结构212之间。例如，热氧 化层232环绕至少一部份的通道结构212的下部部分212a。在一些实施例 中，热氧化层232是直接对第一导电层230进行一氧化工艺所形成的一氧 化物，例如是二氧化硅(SiO

存储层262位于第二导电层272与通道结构212的上部部分212b之 间。举例而言，部分的存储层262沿着衬底210的上表面210a的法线方 向(例如是Z轴方向)延伸，部分的存储层262沿着平行于衬底210的上表 面210a的方向延伸。存储层262可环绕通道结构212的上部部分212b并 覆盖第二导电层272。存储层262可以由包含氧化硅(silicon oxide)层、氮 化硅(silicon nitride)层和氧化硅层的复合层(即，ONO层)所构成。例如，存 储层262可包括隧穿层、捕捉层及阻挡层。隧穿层可包括二氧化硅(SiO

介电材料266位于存储层262与第二导电层272之间。部分的介电材 料266可沿着衬底210的上表面210a的法线方向延伸，部分的介电材料266可沿着平行于衬底210的上表面210a的方向延伸，介电材料266可包 覆第二导电层272。在一些实施例中，介电材料266可包括一高介电常数 材料(high k material)，例如是氧化铝(Al

隔离结构274可穿过叠层结构S2，而将叠层结构S2分隔为多个次叠 层。隔离结构274可由绝缘材料所形成，例如是氧化物或其他合适的材料。 相邻的次叠层中的第二导电层272之间可通过隔离结构274物理性及电性 隔离，因此不同次叠层中的第二导电层272可独立操作，例如是施加不同 的电压。

导电连接结构276可穿过叠层结构S2，并例如是透过掺杂区218电性 连接于衬底210。掺杂区218例如是通过n型半导体的掺杂物所掺杂。导 电连接结构276可电性连接于共同源极线。

在一些实施例中，第一导电层230与热氧化层232之间的每一重叠位 置(intersection)可形成一晶体管T

相较于存储元件100而言，由于存储元件200的存储层262是部分沿 着衬底210的上表面210a的法线方向延伸，另一部分是沿着平行于衬底 210的上表面210a的方向延伸，具有类似U型的外型，可具有较佳的防 止电荷侧向扩散的能力，较不易影响临界电压。

图1D绘示根据本发明的又一实施例的存储器元件300的剖面图，存 储器元件300与存储器100具有类似的俯视图(例如是图1A)，故图1D绘 示类似于沿图1A的A-A＇联机的剖面图。存储器元件300具有类似于存 储器100的结构，其不同之处在于第一导电层330的材料有所不同，以及 介电材料366的分布位置有所不同。

请参照图1D，存储器元件300包括一衬底310、一叠层结构S3、一 盖层328、多个通道结构312、一热氧化层332、一存储层362、一介电材 料366、多个隔离结构374以及多个导电连接结构376。叠层结构S3形成 于衬底210的上表面210a上。叠层结构S3包括依序(例如是沿着Z轴)叠 层于衬底310上的一第一绝缘层322、一第一导电层330、一第二绝缘层 324、一第二导电层372以及一第三绝缘层326。盖层328可覆盖叠层结构 S3，亦即是位于第三绝缘层326上。在一些实施例中，第一导电层330与 第二导电层372是由相同的导电材料所形成，此导电材料例如是钨(W)、 铝(Al)、氮化钛(TiN)、氮化钽(TaN)、多晶硅(poly-silicon)或其他合适的材 料。在本实施例中，第一导电层330与第二导电层372皆由钨所形成。在 一些实施例中，第一导电层330的厚度可为

通道结构312穿过(例如是沿着Z轴)叠层结构S3并电性连接于衬底 310，其中每个通道结构312包括一上部部分312b及一下部部分312a。上 部部分312b对应于第二导电层372，下部部分312a对应于第一导电层330。 通道结构312的顶部区域可具有一掺杂区312c，例如是n型半导体的掺杂 物，使得通道结构312可电性连接于位线BL。在一些实施例中，通道结 构312可为一外延生长层，例如是经由外延生长(Epitaxial Growth)工艺所 形成的单晶或多晶硅层或上述的任一组合，可以是未掺杂或轻微P型掺杂 的外延生长层。相较于通道结构仅部分包括外延生长层的比较例而言，由 于本发明包括上部部分312b以及下部部分312a的通道结构312是由外延 生长工艺所形成，通道结构312可具有较低的电阻，具有较佳的导电性， 存储器元件300可具有较快的操作速度(例如是读取、写入的操作速度)。

热氧化层332位于第一导电层330与通道结构312之间。例如，热氧 化层332环绕至少一部份的通道结构312的下部部分312a。在一些实施例 中，热氧化层332是直接对通道结构312进行一氧化工艺所形成的一氧化 物，例如是二氧化硅(SiO

存储层362位于第二导电层372与通道结构312的上部部分312b之 间。举例而言，存储层362沿着衬底210的上表面210a的法线方向(例如 是Z轴方向)延伸，可环绕通道结构312的上部部分312b。存储层362可 以由包含氧化硅(silicon oxide)层、氮化硅(siliconnitride)层和氧化硅层的复 合层(即，ONO层)所构成。例如，存储层362可包括隧穿层、捕捉层及阻 挡层。隧穿层可包括二氧化硅(SiO

介电材料366位于存储层362与第二导电层372之间，且位于第一导 电层330与热氧化层332之间。部分的介电材料366可沿着衬底310的上 表面310a的法线方向延伸，部分的介电材料366可沿着平行于衬底310 的上表面310a的方向延伸，介电材料366可包覆第一导电层330以及第 二导电层372。在一些实施例中，介电材料366可包括一高介电常数材料(high k material)，例如是氧化铝(Al

隔离结构374可穿过叠层结构，而将叠层结构分隔为多个次叠层。隔 离结构374可由绝缘材料所形成，例如是氧化物或其他合适的材料。相邻 的次叠层中的第二导电层372之间可通过隔离结构374物理性及电性隔 离，因此不同次叠层中的第二导电层372可独立操作，例如是施加不同的 电压。

导电连接结构376可穿过叠层结构，并例如是透过掺杂区318电性连 接于衬底310。掺杂区318例如是通过n型半导体的掺杂物所掺杂。导电 连接结构376可电性连接于共同源极线。

在一些实施例中，第一导电层330与热氧化层332之间的重叠位置(intersection)可形成一晶体管T

本案的上述实施例提供一些具有2层导电层的存储器元件100～300， 然本发明并不限于此，导电层的数量亦可大于2。其中，下文中列举一些 具有3层导电层的存储器元件400～700的实施例。存储器元件400～700之 中类似于存储器元件100～300的元件是以类似的元件符号表示。相同的元 件名称可具有相同或类似的材料。

图1E绘示根据本发明的另一实施例的存储器元件400的剖面图，存 储器元件400与存储器100具有类似的俯视图(例如是图1A)，故图1E绘 示类似于沿图1的A-A＇联机的剖面图。

请参照图1E，存储器元件400包括一衬底410、一第一绝缘层422、 一第一导电层430、一第二绝缘层424、一第二导电层472、多个通道结构 412、热氧化层432及GO

在本实施例中，第一导电层430与第二导电层472是由不同的材料所 形成，例如分别由n型掺杂的多晶硅及钨(W)所形成，然本发明并不以此 为限，第一导电层430与第二导电层472可由相同的材料所形成。在一些 实施例中，第一导电层430的厚度可为

通道结构412(例如是沿着Z轴)穿过叠层结构S4并电性连接于衬底 410。通道结构412的顶部区域可具有一掺杂区412c，例如是n型半导体 的掺杂物，使得通道结构412可电性连接于位线BL。在一些实施例中， 通道结构412可为一外延生长层，例如是经由外延生长工艺所形成的单晶 或多晶硅层或上述的任一组合，可以是未掺杂或轻微P型掺杂的外延生长 层。

热氧化层432及GO

存储层462位于第二导电层472与通道结构412之间。举例而言，部 分的存储层462沿着衬底410的上表面410a的法线方向(例如是Z轴方向) 延伸，部分的存储层462沿着平行于衬底410的上表面410a的方向延伸。 存储层462可环绕通道结构412并覆盖第二导电层472。存储层462可以 由包含氧化铝(Al

隔离结构474可穿过叠层结构S4，而将叠层结构S4分隔为多个次叠 层。隔离结构474可由绝缘材料所形成，例如是氧化物或其他合适的材料。 相邻的次叠层中的第二导电层472之间可通过隔离结构474物理性及电性 隔离，因此不同次叠层中的第二导电层472可独立操作，例如是施加不同 的电压。

导电连接结构476可穿过叠层结构S4，并例如是透过掺杂区418电性 连接于衬底410。掺杂区418例如是通过n型半导体的掺杂物所掺杂。导 电连接结构476可电性连接于共同源极线。

在一些实施例中第一导电层430与热氧化层432之间的每一重叠位置(intersection)可形成一晶体管T

图1F绘示根据本发明的另一实施例的存储器元件500的剖面图，存 储器元件500与存储器100具有类似的俯视图(例如是图1A)，故图1F绘 示类似于沿图1的A-A＇联机的剖面图。

请参照图1F，存储器元件500包括一衬底510、一第一绝缘层522、 一第一导电层530、一第二绝缘层524、一第二导电层572、多个通道结构 512、热氧化层532及GO

在本实施例中，第一导电层530与第二导电层572是由不同的材料所 形成，例如分别由n型掺杂的多晶硅及钨(W)所形成，然本发明并不以此 为限，第一导电层530与第二导电层572可由相同的材料所形成。在一些 实施例中，第一导电层530的厚度可为

通道结构512(例如是沿着Z轴)穿过叠层结构S5并电性连接于衬底 510。通道结构512的顶部区域可具有一掺杂区512c，例如是n型半导体 的掺杂物，使得通道结构512可电性连接于位线BL。在一些实施例中， 通道结构512可为一外延生长层，例如是经由外延生长工艺所形成的单晶 或多晶硅层或上述的任一组合，可以是未掺杂或轻微P型掺杂的外延生长 层。

热氧化层532及GO

存储层562位于第二导电层572与通道结构512之间。举例而言，部 分的存储层562沿着衬底510的上表面510a的法线方向(例如是Z轴方向) 延伸，部分的存储层562沿着平行于衬底510的上表面510a的方向延伸。 存储层562可环绕通道结构512并覆盖第二导电层572。存储层562可以 由包含氧化硅(silicon oxide)层、氮化硅(silicon nitride)层和氧化硅层的复合 层(即，ONO层)所构成。例如，存储层562可包括隧穿层、捕捉层及阻挡 层。隧穿层可包括二氧化硅(SiO

隔离结构574可穿过叠层结构S5，而将叠层结构S5分隔为多个次叠 层。隔离结构574可由绝缘材料所形成，例如是氧化物或其他合适的材料。 相邻的次叠层中的第二导电层572之间可通过隔离结构574物理性及电性 隔离，因此不同次叠层中的第二导电层572可独立操作，例如是施加不同 的电压。

导电连接结构576可穿过叠层结构S5，并例如是透过掺杂区518电性 连接于衬底410。掺杂区418例如是通过n型半导体的掺杂物所掺杂。导 电连接结构476可电性连接于共同源极线。

在一些实施例中第一导电层530与热氧化层532之间的每一重叠位置(intersection)可形成一晶体管T

图1G绘示根据本发明的另一实施例的存储器元件600的剖面图，存 储器元件600与存储器100具有类似的俯视图(例如是图1A)，故图1F绘 示类似于沿图1的A-A＇联机的剖面图。

请参照图1G，存储器元件600包括一衬底610、一第一绝缘层622、 一第一导电层630、一第二绝缘层624、一第二导电层672、多个通道结构 612、热氧化层632及GO

通道结构612(例如是沿着Z轴)穿过叠层结构S6并电性连接于衬底 610。通道结构612的顶部区域可具有一掺杂区612c，例如是n型半导体 的掺杂物，使得通道结构612可电性连接于位线BL。在一些实施例中， 通道结构612可为一外延生长层，例如是经由外延生长工艺所形成的单晶 或多晶硅层或上述的任一组合，可以是未掺杂或轻微P型掺杂的外延生长 层。

热氧化层632及GO

存储层662位于第二导电层672与通道结构612之间。举例而言，存 储层662沿着衬底610的上表面610a的法线方向(例如是Z轴方向)延伸。 存储层662可以由包含氧化硅(silicon oxide)层、氮化硅(silicon nitride)层和 氧化硅层的复合层(即，ONO层)所构成。例如，存储层662可包括隧穿层、 捕捉层及阻挡层。隧穿层可包括二氧化硅(SiO

隔离结构674可穿过叠层结构S6，而将叠层结构S6分隔为多个次叠 层。隔离结构674可由绝缘材料所形成，例如是氧化物或其他合适的材料。 相邻的次叠层中的第二导电层672之间可通过隔离结构674物理性及电性 隔离，因此不同次叠层中的第二导电层672可独立操作，例如是施加不同 的电压。

导电连接结构676可穿过叠层结构S6，并例如是透过掺杂区618电性 连接于衬底610。掺杂区618例如是通过n型半导体的掺杂物所掺杂。导 电连接结构676可电性连接于共同源极线。

在一些实施例中第一导电层630与热氧化层632之间的每一重叠位置(intersection)可形成一晶体管T

图1H绘示根据本发明的另一实施例的存储器元件700的剖面图，存 储器元件700与存储器100具有类似的俯视图(例如是图1A)，故图1H绘 示类似于沿图1的A-A＇联机的剖面图。

请参照图1H，存储器元件700包括一衬底710、一第一绝缘层722、 一第一导电层730、一第二绝缘层724、一第二导电层772、多个通道结构 712、氧化物层732＇、一存储层762、一第三绝缘层726、一顶导电层CL7、 一顶绝缘层OL7、多个隔离结构774以及多个导电连接结构776。在一些 实施例中，第一绝缘层722、第二绝缘层724、氧化物层732＇、第三绝缘层726及顶绝缘层OL7可由相同的材料所形成。

通道结构712(例如是沿着Z轴)穿过叠层结构S7并电性连接于衬底 710。通道结构712的顶部区域可具有一掺杂区712c，例如是n型半导体 的掺杂物，使得通道结构712可电性连接于位线BL。在一些实施例中， 通道结构712可为一外延生长层，例如是经由外延生长工艺所形成的单晶 或多晶硅层或上述的任一组合，可以是未掺杂或轻微P型掺杂的外延生长 层。

氧化物层732＇位于第一导电层730与通道结构712之间，以及顶导 电层CL7与通道结构712之间。

存储层762位于第二导电层772与通道结构712之间。举例而言，一 部分的存储层762沿着衬底710的上表面710a的法线方向(例如是Z轴方 向)延伸，一部分的存储层762沿着平行于衬底710的上表面710a的方向 延伸。存储层762可以由包含氧化硅(siliconoxide)层、氮化硅(silicon nitride) 层和氧化硅层的复合层所构成。例如，存储层762可包括隧穿层、捕捉层 及阻挡层。隧穿层可包括二氧化硅(SiO

隔离结构774可穿过叠层结构S7，而将叠层结构S7分隔为多个次叠 层。隔离结构774可由绝缘材料所形成，例如是氧化物或其他合适的材料。 相邻的次叠层中的第二导电层772之间可通过隔离结构774物理性及电性 隔离，因此不同次叠层中的第二导电层772可独立操作，例如是施加不同 的电压。

导电连接结构776可穿过叠层结构S7，并例如是透过掺杂区718电性 连接于衬底710。掺杂区718例如是通过n型半导体的掺杂物所掺杂。导 电连接结构776可电性连接于共同源极线。

在一些实施例中第一导电层730与氧化物层732＇之间的每一重叠位 置(intersection)可形成一晶体管T

图2A至图2N绘示根据本发明的一实施例的存储器元件100的形成 方法的剖面图。

请参照图2A，提供一衬底110，并在衬底110的上表面110a上形成 一叠层本体S1＇，叠层本体S1＇包括依序(例如是通过沉积工艺)叠层于衬 底110的上表面110a上的一第一绝缘层122、一第一导电层130、一第二 绝缘层124、一上牺牲层140以及一第三绝缘层126。

在一些实施例中，衬底110可为硅衬底或其他合适的衬底。第一绝缘 层122、第二绝缘层124及第三绝缘层126可由氧化物所形成，例如是二 氧化硅。第一导电层130可由导电材料所形成，此导电材料例如是钨(W)、 铝(Al)、氮化钛(TiN)、氮化钽(TaN)、掺杂或未掺杂的多晶硅(poly-silicon) 或其他合适的材料。在一些实施例中，第一导电层130可为n型掺杂的多 晶硅层。上牺牲层140可由氮化硅(SiN)所形成。

请参照图2B，形成多个第一开口152，每个第一开口152穿过叠层本 体S1＇将一部份衬底110暴露于外。在一些实施例中，第一开口152可通 过刻蚀法所形成，例如是干刻蚀法。在一些实施例中，衬底110可受到过 刻蚀(overetched)，使第一开口152的底部低于衬底110的上表面110a。

请参照图2C，通过一氧化工艺将由第一开口152所暴露出的第一导 电层130的一侧表面形成一部分的氧化物层132＇，并将由第一开口152 所暴露出的衬底110的表面形成一部分的氧化物层132＇。在一些实施例中， 第一导电层130为n型掺杂的多晶硅层，衬底110为硅衬底，经由氧化工 艺及高温，第一开口152所暴露出的第一导电层130的侧表面形成包括二 氧化硅的氧化物层132＇，并将由第一开口152所暴露出的衬底110的表面 形成包括二氧化硅层的氧化物层132＇。

请参照图2D，移除第一开口152中的多余的氧化物层132＇，形成直 接接触于第一导电层130的热氧化层132，并将衬底110暴露出。在一些 实施例中，第一开口152中的多余的氧化物层132＇是通过浸泡一溶剂所 移除，该溶剂例如是氢氟酸(HF)。由于热氧化层132是经由直接氧化导电 层(例如是第一导电层130)所形成的氧化物层，而非是通过沉积工艺(例如 是化学气相沉积(CVD)、物理气相沉积(PVD)或其他沉积工艺)所形成的氧 化物层，热氧化层132的氧化物的纯度是大于沉积法所形成的绝缘层(例如 是第一绝缘层122、第二绝缘层124或第三绝缘层126)的氧化物的纯度。

请参照图2E，通过一第一外延生长工艺形成覆盖热氧化层132的通 道结构的下部部分112a，热氧化层132位于第一导电层130与通道结构的 下部部分112a之间。亦即，通道结构的下部部分112a为硅的外延生长层。 通道结构的下部部分112a的顶面的高度是大于第一导电层130的顶面的 高度。

此后，通过一离子注入将P型的掺杂物注入通道结构的下部部分112a 之中。此P型的掺杂物有助于调整临界电压。

请参照图2F，形成覆盖第一开口152的部分侧壁及通道结构的下部部 分112a的一存储层162。存储层162可以由包含氧化硅(silicon oxide)层、 氮化硅(silicon nitride)层和氧化硅层的复合层(即，ONO层)所构成。例如， 存储层162可包括隧穿层、捕捉层及阻挡层。隧穿层可包括二氧化硅 (SiO

接着，通过一沉积工艺成在存储层162上形成一保护层164。保护层 164可防止存储层162在后续工艺中受到破坏。保护层164例如是氮化硅、 多晶硅或其他合适的材料。

请参照图2G，通过一刻蚀工艺移除部分的存储层162及保护层164， 以暴露出通道结构的下部部分112a。刻蚀工艺可为干刻蚀工艺或湿刻蚀工 艺。

请参照图2H，通过浸泡一溶剂移除保护层164，使存储层162暴露出。 此溶剂例如是热磷酸(H

请参照图2I，通过一第二外延生长工艺形成通道结构的上部部分 112b，如此一来变形成包括下部部分112a及上部部分112b的通道结构 112。在本实施例中，通道结构112为硅的外延生长层。

此后，通过一离子注入在通道结构112的顶部形成一掺杂区112c，掺 杂区112c例如是n型半导体的重掺杂区。掺杂区112c可用于后续工艺中 形成接触结构，以电性连接于位线。

请参照图2J，通过一沉积工艺形成覆盖叠层本体S1＇的一覆盖层128， 亦即是覆盖层128覆盖第三绝缘层126及通道结构112。

此后，通过一刻蚀工艺形成穿过叠层本体S1＇的第二开口154。此刻 蚀工艺例如是一干刻蚀工艺。之后，可通过一离子注入在对应于第二开口 154的衬底110上形成掺杂区118。掺杂区118例如是包括重掺杂的n型 半导体。或者，形成掺杂区118的步骤可在移除上牺牲层140之后进行。

请参照图2K，通过一刻蚀工艺从第二开口154移除上牺牲层140，以 在上牺牲层140被移除的位置形成上部开口156。此刻蚀工艺可以是一等 向刻蚀(isotropic etching)(例如是湿刻蚀法)，且可以是一高选择性刻蚀，例 如是选择性刻蚀氮化硅而不刻蚀二氧化硅与多晶硅。

接着，通过一沉积工艺，形成沿着第二开口154及上部开口156的侧 壁延伸且覆盖覆盖层128的一介电材料166。在一些实施例中，介电材料 166可包括一高介电常数材料(high k material)，例如是氧化铝(Al

请参照图2L，通过一沉积工艺将导电材料172＇填充于第二开口154 及上部开口156之中。导电材料172＇可包括钨(W)、铝(Al)、氮化钛(TiN)、 氮化钽(TaN)或其他合适的材料。

请参照图2M，通过一刻蚀工艺移除位于第二开口154中的导电材料 172＇，形成位于上部开口156之中的第二导电层172。此刻蚀工艺例如是 一干刻蚀工艺。在一些实施例中，刻蚀工艺可一并移除一部份位于上部开 口156中的导电材料。第二导电层172可包括钨(W)、铝(Al)、氮化钛(TiN)、 氮化钽(TaN)或其他合适的导电材料。在本实施例中，第二导电层172包 括钨(W)。从而，便形成包括第一绝缘层122、第一导电层130、第二绝缘 层124、第二导电层172及第三绝缘层126的叠层结构S1。

请参照图2N，通过一沉积工艺，将一绝缘材料填充于第二开口154 中，以形成多个隔离结构174。隔离结构174可包括氧化物或其他合适的 绝缘材料。

此后，请回头参照图1B，形成穿过隔离结构174并沿着衬底110的 上表面110a的法线方向延伸的多个垂直开口，再通过一沉积工艺填充一 导电材料于这些垂直开口中，以形成多个导电连接结构176。导电连接结 构176可包括钨(W)、铝(Al)、氮化钛(TiN)或其他合适的导电材料。如此 一来，便形成如图1B所示的存储器元件100。

图3A至图3M绘示根据本发明的一实施例的存储器元件200的形成 方法的剖面图。

请参照图3A，提供一衬底210，并在衬底210的上表面210a上形成 一叠层本体S2＇，叠层本体S2＇包括依序(例如是通过沉积工艺)叠层于衬 底210的上表面210a上的一第一绝缘层222、一第一导电层230、一第二 绝缘层224、一上牺牲层240以及一第三绝缘层226。

在一些实施例中，衬底202可为硅衬底或其他合适的衬底。第一绝缘 层222、第二绝缘层224及第三绝缘层226可由氧化物所形成，例如是二 氧化硅。第一导电层230可由导电材料所形成，此导电材料例如是钨(W)、 铝(Al)、氮化钛(TiN)、氮化钽(TaN)、掺杂或未掺杂的多晶硅(poly-silicon) 或其他合适的材料。在一些实施例中，第一导电层230可为n型掺杂的多 晶硅层。上牺牲层240可由氮化硅(SiN)所形成。

请参照图3B，形成多个第一开口252，每个第一开口252穿过叠层本 体S2＇将一部份衬底210暴露于外。在一些实施例中，第一开口252可通 过刻蚀法所形成，例如是干刻蚀法。在一些实施例中，衬底210可受到过 刻蚀(overetched)，使第一开口252的底部低于衬底210的上表面210a。

请参照图3C，通过一离子注入将一掺杂物211注入于对应于第一开 口252的衬底210中。掺杂物211例如是P型的掺杂物。掺杂物211有助 于调整临界电压。

请参照图3D，通过一氧化工艺将由第一开口252所暴露出的第一导 电层230的一侧表面形成一部分的氧化物层232＇，并将由第一开口252 所暴露出的衬底210的表面形成一部分的氧化物层232＇。在一些实施例 中，第一导电层230为n型掺杂的多晶硅层，衬底210为硅衬底，经由氧 化工艺及高温，第一开口252所暴露出的第一导电层230的侧表面形成包括二氧化硅的氧化物层232＇，并将由第一开口252所暴露出的衬底210 的表面形成包括二氧化硅的氧化物层232＇。

请参照图3E，移除第一开口252中的多余的氧化物层232＇，形成直 接接触于第一导电层230的热氧化层232，并将衬底210暴露出。在一些 实施例中，第一开口252中的多余的氧化物层232＇是通过浸泡一溶剂所 移除，此溶剂例如是氢氟酸(HF)。由于热氧化层232是经由直接氧化导电 层(例如是第一导电层230)所形成的氧化物层，而非是通过沉积工艺(例如 是化学气相沉积(CVD)、物理气相沉积(PVD)或其他沉积工艺)所形成的氧 化物层，热氧化层232的氧化物的纯度是大于沉积法所形成的绝缘层(例如 是第一绝缘层222、第二绝缘层224或第三绝缘层226)的氧化物的纯度。

请参照图3F，通过同一道第一外延生长工艺形成通道结构212的下部 部分212a以及上部部分212b。通道结构212的下部部分212a对应于第一 导电层230。通道结构212的上部部分212b对应于上牺牲层240。通道结 构212的下部部分212a覆盖热氧化层232，热氧化层232位于第一导电层 230与通道结构212的下部部分212a之间。在本实施例中，通道结构212 的整体为硅的外延生长层。

此后，通过一离子注入在通道结构212的顶面形成一掺杂区212c。掺 杂区212c例如是n型半导体的重掺杂区。掺杂区212c可用于后续工艺中 形成接触结构，以电性连接于位线。

请参照图3G，通过一沉积工艺形成覆盖叠层本体S2＇的一覆盖层228， 亦即是覆盖层228覆盖第三绝缘层226及通道结构212。在本实施例中， 可通过一热工艺，使掺杂物211扩散至通道层212的下部部分212a。热工 艺可活化掺杂物211。

请参照图3H，通过一刻蚀工艺形成穿过叠层本体S2＇的第二开口254。 此刻蚀工艺例如是一干刻蚀工艺。之后，可透过第二开口254在衬底210 上形成掺杂区218。掺杂区218例如是包括重掺杂的n型半导体。或者， 形成掺杂区218的步骤可在移除上牺牲层240之后进行。

请参照图3I，通过一刻蚀工艺从第二开口254移除上牺牲层240，以 在上牺牲层240被移除的位置形成上部开口256。此刻蚀工艺可以是一等 向刻蚀(isotropic etching)(例如是湿刻蚀法)，且可以是一高选择性刻蚀，例 如是选择性刻蚀氮化硅(SiN)而不刻蚀二氧化硅(SiO

接着，通过沉积工艺，依序形成沿着第二开口254的侧壁、上部开口 256的侧壁、通道结构212的部分侧壁延伸并且覆盖覆盖层128的一存储 层262与一介电材料266。存储层262可以由包含氧化硅(silicon oxide)层、 氮化硅(silicon nitride)层和氧化硅层的复合层(即，ONO层)所构成。例如， 存储层162可包括隧穿层、捕捉层及阻挡层。隧穿层可包括二氧化硅 (SiO

请参照图3J，通过一沉积工艺将导电材料272＇填充于第二开口254 及上部开口256之中。导电材料272＇可包括是钨(W)、铝(Al)、氮化钛(TiN)、 氮化钽(TaN)或其他合适的材料。

请参照图3K，通过一刻蚀工艺移除位于第二开口254中的导电材料 272＇，形成位于上部开口256之中的第二导电层272。此刻蚀工艺例如是 一干刻蚀工艺。在一些实施例中，刻蚀工艺可一并移除一部份位于上部开 口256中的导电材料。第二导电层272可包括钨(W)、铝(Al)、氮化钛(TiN)、 氮化钽(TaN)或其他合适的导电材料。在本实施例中，第二导电层272包 括钨(W)。从而，便形成包括第一绝缘层222、第一导电层230、第二绝缘 层224、第二导电层272及第三绝缘层226的叠层结构S2。

请参照图3L，通过一沉积工艺，将一绝缘材料填充于第二开口254 中，以形成多个隔离结构274。隔离结构274可包括氧化物或其他合适的 绝缘材料。

请参照图3M，形成穿过隔离结构274并沿着衬底210的上表面210a 的法线方向延伸的多个垂直开口259。

此后，请回头参照图1C，通过一沉积工艺填充一导电材料于这些垂 直开口259中，以形成多个导电连接结构276。导电连接结构276可包括 钨(W)、铝(Al)、氮化钛(TiN)或其他合适的导电材料。如此一来，便形成 如图1C所示的存储器元件200。

图4A至图4L绘示根据本发明的一实施例的存储器元件300的形成方 法的剖面图。

请参照图4A，提供一衬底310，并在衬底310的上表面310a上形成 一叠层本体S3＇，叠层本体S3＇包括依序(例如是通过沉积工艺)叠层于衬 底310的上表面310a上的一第一绝缘层322、一下牺牲层342、一第二绝 缘层324、一上牺牲层340以及一第三绝缘层326。

在一些实施例中，衬底310可为硅衬底或其他合适的衬底。第一绝缘 层322、第二绝缘层324及第三绝缘层326可由氧化物所形成，例如是二 氧化硅。下牺牲层342及上牺牲层340可由氮化硅(SiN)所形成。

请参照图4B，形成多个第一开口352，每个第一开口352穿过叠层本 体S3＇将一部份衬底310暴露于外。在一些实施例中，第一开口352可通 过刻蚀工艺所形成，例如是干刻蚀工艺。在一些实施例中，衬底310可受 到过刻蚀(overetch)，使第一开口352的底部低于衬底310的上表面310a。

请参照图4C，通过一第一外延生长工艺形成通道结构的下部部分 312a。亦即，通道结构的下部部分312a为硅的外延生长层。通道结构的 下部部分312a的顶面的高度是大于下牺牲层342的顶面的高度。

此后，通过一离子注入将P型的掺杂物注入通道结构的下部部分312a 之中。此P型的掺杂物有助于调整临界电压。

请参照图4D，形成覆盖第一开口352的部分侧壁及通道结构的下部 部分312a的一存储层362。存储层362可以由包含氧化硅(silicon oxide) 层、氮化硅(silicon nitride)层和氧化硅层的复合层(即，ONO层)所构成。例 如，存储层362可包括隧穿层、捕捉层及阻挡层。隧穿层可包括二氧化硅 (SiO

接着，通过一沉积制成在存储层362上形成一保护层364。保护层364 可防止存储层362在后续工艺中受到破坏。保护层364例如是氮化硅、多 晶硅或其他合适的材料。

请参照图4E，通过一刻蚀工艺移除部分的存储层362及保护层364， 以暴露出通道结构的下部部分312a。刻蚀工艺可为干刻蚀工艺或湿刻蚀工 艺。

请参照图4F，通过浸泡一溶剂移除保护层364，使存储层362暴露出。 此溶剂例如是热磷酸(H

请参照图4G，通过一第二外延生长工艺形成通道结构的上部部分 312b，如此一来变形成包括下部部分312a及上部部分312b的通道结构 312。在本实施例中，通道结构312为硅的外延生长层。

此后，通过一离子注入在通道结构312的顶部形成一掺杂区312c，掺 杂区312c例如是n型半导体的重掺杂区。掺杂区312c可用于后续工艺中 形成接触结构，以电性连接于位线。

接着，通过一沉积工艺形成覆盖叠层本体S3＇的一覆盖层328，亦即 是覆盖层328覆盖第三绝缘层326及通道结构312。

请参照图4H，通过一刻蚀工艺形成穿过叠层本体S3＇的第二开口354。 此刻蚀工艺例如是一干刻蚀工艺。之后，可通过一离子注入在对应于第二 开口354的衬底310上形成掺杂区318。掺杂区318例如是包括重掺杂的 n型半导体。或者，形成掺杂区318的步骤可在移除上牺牲层340与下牺 牲层342之后进行。

请参照图4I，通过一刻蚀工艺从第二开口354移除上牺牲层340与下 牺牲层342，以分别在上牺牲层340与下牺牲层342被移除的位置形成上 部开口356及下部开口358。此刻蚀工艺可以是一等向刻蚀(isotropic etching)(例如是湿刻蚀法)，且可以是一高选择性刻蚀，例如是选择性刻蚀 氮化硅而不刻蚀二氧化硅。

接着，通过一氧化工艺将由下部开口358所暴露出的通道结构312的 一侧表面形成热氧化层332。在一些实施例中，通道结构312为硅的外延 生长层，经由氧化工艺及高温，下部开口358所暴露出的通道结构312的 侧表面形成包括二氧化硅的热氧化层332。

此后，通过一沉积工艺，形成沿着第二开口354、下部开口358及上 部开口356的侧壁延伸且覆盖覆盖层328的一介电材料366。在一些实施 例中，介电材料366可包括一高介电常数材料(high k material)，例如是氧 化铝(Al

请参照图4J，通过一沉积工艺将导电材料372＇填充于第二开口354、 下部开口358及上部开口356之中。导电材料372＇可包括是钨(W)、铝(Al)、 氮化钛(TiN)、氮化钽(TaN)或其他合适的材料。

请参照图4K，通过一刻蚀工艺移除位于第二开口354中的导电材料 372＇，形成位于下部开口358之中的第一导电层330以及位于上部开口356 之中的第二导电层372。此刻蚀工艺例如是一干刻蚀工艺。在一些实施例 中，刻蚀工艺可一并移除一部份位于上部开口356与下部开口358中的导 电材料372＇。第一导电层330以及第二导电层372可分别包括钨(W)、 铝(Al)、氮化钛(TiN)、氮化钽(TaN)或其他合适的导电材料。在本实施例中， 第一导电层330及第二导电层372可包括相同的导电材料，例如是钨(W)。 从而，便形成包括第一绝缘层322、第一导电层330、第二绝缘层324、第 二导电层372及第三绝缘层326的叠层结构S3。

请参照图4L，通过一沉积工艺，将一绝缘材料填充于第二开口354 中，以形成多个隔离结构374。隔离结构374可包括氧化物或其他合适的 绝缘材料。

此后，请回头参照图1D，形成穿过隔离结构374并沿着衬底310的 上表面310a的法线方向延伸的多个垂直开口，再通过一沉积工艺填充一 导电材料于这些垂直开口中，以形成多个导电连接结构376。导电连接结 构376可包括钨(W)、铝(Al)、氮化钛(TiN)或其他合适的导电材料。如此 一来，便形成如图1D所示的存储器元件300。

图5绘示根据本发明的一实施例的存储器元件100、200或300的等 效电路图。

存储器元件100、200或300可为三维或非门(NOR)型存储器元件。在 存储器元件100、200或300的阵列区中示例性绘示3条字线WL0、WL1、 WL2，3条位线BL0、BL1、BL2以及3条接地选择线GSL0、GSL1、GSL2。 然而，本发明并不限于此，字线、位线及接地选择线的数量可以分别大于 3。每个字线与通道结构的重叠位置形成存储单元M，每个接地选择线与 通道结构的重叠位置形成晶体管T。存储单元M位于晶体管T的上方， 且通道结构串联存储单元M与晶体管T。一个存储单元M与一个晶体管T可共同形成一单元存储单元(unit cell)UN。每个晶体管T电性连接于共同 源极线CSL。字线(例如是WL0、WL1、WL2)之间可通过隔离结构所电性 隔离。

图6A绘示根据本发明的一实施例的通过福勒-诺德汉注入 (Fowler-Nordheiminjection)进行编程操作的存储器元件的等效电路图。

请参照图6A，欲对目标单元存储单元UN

图6B绘示根据本发明的一实施例的通过通道热电子注入 (channel-hot-electron injection)进行编程操作的存储器元件的等效电路图。

请参照图6B，欲对目标单元存储单元UN

图7A绘示根据本发明的一实施例的通过福勒-诺德汉注入进行擦除操 作的存储器元件的等效电路图。

请参照图7A，欲对目标单元存储单元UN

图7B绘示根据本发明的一实施例的通过带对带隧穿诱发热空穴 (band-to-bandtunneling induced hot hole injection)进行擦除操作的存储器元 件的等效电路图。

请参照图7B，欲对目标单元存储单元UN

图8绘示根据本发明的一实施例的读取操作的存储器元件的等效电路 图。

请参照图8，欲对目标单元存储单元UN

图9A至图9R绘示根据本发明的一实施例的存储器元件400的形成 方法的剖面图。

请参照图9A，提供一衬底410，并在衬底410的上表面410a上形成 一叠层本体S4＇，叠层本体S4＇包括依序(例如是通过沉积工艺)叠层于衬 底410的上表面410a上的一下牺牲层442、一第二绝缘层424、一上牺牲 层440、一第三绝缘层426、一顶牺牲层SF4以及一顶绝缘层OL4。

在一些实施例中，衬底410可为硅衬底或其他合适的衬底。第二绝缘 层424、第三绝缘层426及顶绝缘层OL4可由氧化物所形成，例如是二氧 化硅。下牺牲层442、上牺牲层440及顶牺牲层SF4可由氮化硅(SiN)所形 成。

请参照图9B，形成多个第一开口452，每个第一开口452穿过叠层本 体S4＇将一部份衬底410暴露于外。在一些实施例中，第一开口452可通 过刻蚀工艺所形成，例如是干刻蚀工艺。在一些实施例中，衬底410可受 到过刻蚀(overetch)，使第一开口452的底部低于衬底410的上表面410a。

请参照图9C，通过同一道第一外延生长工艺形成通道结构412。亦即， 在本实施例中，通道结构412的整体(包括下部部分及上部部分)为硅的外 延生长层。

请参照图9D，通过一刻蚀工艺形成穿过顶牺牲层SF4以及顶绝缘层 OL4的多个第一沟道SLT1。

请参照图9E，透过第一沟道SLT1移除顶牺牲层SF4。顶牺牲层SF4 被移除的空间形成一顶部开口460。接着通过一氧化工艺将暴露出的通道 结构412的上部分的一侧表面形成热氧化层GO

请参照图9F，通过一沉积工艺在顶部开口460及第一沟道SLT1中沉 积一导电材料CL4＇。导电材料CL4＇可包括钨(W)、铝(Al)、氮化钛(TiN)、 氮化钽(TaN)、掺杂或未掺杂的多晶硅(poly-silicon)或其他合适的材料。

请参照图9G，通过一刻蚀工艺移除部分的导电材料CL4＇，形成一顶 部开口P1，并在第三绝缘层426与顶绝缘层OL4之间形成顶导电层CL4。

请参照图9H，通过一沉积工艺，将一绝缘材料填充于顶部开口P1中。

请参照图9I，通过一刻蚀工艺，形成穿过顶绝缘层OL4及第三绝缘 层426的第二沟道SLT2，接着移除上牺牲层440，形成上部开口456。此 后，通过一沉积工艺，形成沿着第二沟道SLT2及上部开口456延伸的存 储层462，存储层462可以由包含氧化铝(Al

请参照图9J，通过一沉积工艺，沉积一导电材料472＇于存储层462 上。导电材料472＇可包括钨(W)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)或 其他合适的导电材料。亦即，导电材料472＇填充于第二沟道SLT2及上 部开口456之中。

请参照图9K，通过一刻蚀工艺移除部分的导电材料472＇及存储层462，形成第三沟道SLT3，并留存位在第二绝缘层424与第三绝缘层426 之间的第二导电层472及存储层462。

请参照图9L，通过一沉积工艺，将一绝缘材料填充在第三沟道SLT3 中。

请参照图9M，通过一刻蚀工艺，形成穿过下牺牲层442、第二绝缘 层424、第三绝缘层426及顶绝缘层OL4的第二开口454。此后，通过一 刻蚀工艺从第二开口454移除下牺牲层442，以下牺牲层442被移除的位 置形成下部开口458。

请参照图9N，通过一氧化工艺将由下部开口458所暴露出的通道结 构412的一侧表面形成热氧化层432，并将衬底410所暴露出的上表面形 成第一绝缘层422。例如，热氧化层432及第一绝缘层422可分别包括二 氧化硅。

请参照图9O，通过一沉积工艺将导电材料430＇填充于第二开口454 及下部开口458之中。导电材料430＇可包括是多晶硅或其他合适的材料。

请参照图9P，通过一刻蚀工艺移除位于第二开口454中的导电材料 430＇，形成位于下部开口458之中的第一导电层430。在一些实施例中， 刻蚀工艺可一并移除一部份位于下部开口458中的导电材料。第一导电层 2430可包括多晶硅或其他合适的导电材料。从而，便形成包括第一绝缘层 422、第一导电层430、第二绝缘层424、第二导电层472、第三绝缘层426、 顶导电层CL4及顶绝缘层OL

请参照图9Q，通过一沉积工艺，将一绝缘材料填充于第二开口454 中，以形成多个隔离结构474。隔离结构474可包括氧化物或其他合适的 绝缘材料。

请参照图9R，形成穿过隔离结构474并沿着衬底410的上表面410a 的法线方向延伸的多个垂直开口459。

此后，请回头参照图1E，通过一沉积工艺填充一导电材料于这些垂 直开口459中，以形成多个导电连接结构476。导电连接结构476可包括 钨(W)、铝(Al)、氮化钛(TiN)或其他合适的导电材料。如此一来，便形成 如图1E所示的存储器元件400。

图10A至图10K绘示根据本发明的一实施例的存储器元件500的形 成方法的剖面图。

请参照图10A，提供一衬底510，并在衬底510的上表面510a上形成 一叠层本体S5＇，叠层本体S5＇包括依序(例如是通过沉积工艺)叠层于衬 底510的上表面510a上的一第一绝缘层522、一第一导电层530、一第二 绝缘层524、一上牺牲层540、一第三绝缘层526、一顶导电层CL5以及 一顶绝缘层OL5。

在一些实施例中，衬底510可为硅衬底或其他合适的衬底。一第一绝 缘层522、第二绝缘层524、第三绝缘层526及顶绝缘层OL5可由氧化物 所形成，例如是二氧化硅。上牺牲层540可由氮化硅(SiN)所形成。

请参照图10B，形成多个第一开口552，每个第一开口552穿过叠层 本体S5＇将一部份衬底510暴露于外。在一些实施例中，第一开口552 可通过刻蚀工艺所形成，例如是干刻蚀工艺。在一些实施例中，衬底510 可受到过刻蚀(overetch)，使第一开口552的底部低于衬底510的上表面 510a。

请参照图10C，通过一氧化工艺将由第一开口552所暴露出的第一导 电层530的一侧表面形成一部分的氧化物层532＇，并将由第一开口552 所暴露出的衬底510的表面形成一部分的氧化物层532＇，以及将顶导电层 CL5的一侧表面形成一氧化物层GO

请参照图10D，移除第一开口552中的多余的氧化物层532＇，形成直 接接触于第一导电层530的热氧化层532，并将衬底510暴露出。由于热 氧化层532是经由直接氧化导电层(例如是第一导电层530)所形成的氧化 物层，而非是通过沉积工艺(例如是化学气相沉积(CVD)、物理气相沉积(PVD)或其他沉积工艺)所形成的氧化物层，热氧化层532的氧化物的纯度 是大于沉积法所形成的绝缘层(例如是第一绝缘层522、第二绝缘层524或 第三绝缘层526)的氧化物的纯度。在一些实施例中，通过一离子注入将P 型的掺杂物注入衬底510之中。此P型的掺杂物有助于调整临界电压。

请参照图10E，通过一第一外延生长工艺形成覆盖热氧化层532及 GO

请参照图10F，通过一刻蚀工艺形成穿过第一绝缘层522、第一导电 层530、第二绝缘层524、上牺牲层540、第三绝缘层526、顶导电层CL5 及顶绝缘层OL5的第二开口554。接着，移除上牺牲层540，以在上牺牲 层540被移除的位置形成上部开口556。接着，通过一离子注入在通道结 构512的顶部及衬底510的暴露于第二开口554的表面分别形成掺杂区512c及518，掺杂区512c及518例如是n型半导体的重掺杂区。掺杂512c 及518可用于后续工艺中形成接触结构，以分别电性连接于位线及共同源 极线。

请参照图10G，通过一沉积工艺，依序形成沿着第二开口554及上部 开口556的侧壁延伸且覆盖顶绝缘层OL5的一存储层562及一介电材料 566。存储层562可以由包含氧化硅(silicon oxide)层、氮化硅(silicon nitride) 层和氧化硅层的复合层(即，ONO层)所构成。例如，存储层562可包括隧 穿层、捕捉层及阻挡层。隧穿层可包括二氧化硅(SiO

请参照图10H，通过一沉积工艺将导电材料572＇填充于第二开口554 及上部开口556之中。导电材料572＇可包括钨(W)、铝(Al)、氮化钛(TiN)、 氮化钽(TaN)或其他合适的材料。

请参照图10I，通过一刻蚀工艺移除位于第二开口554中的导电材料 572＇，形成位于上部开口556之中的第二导电层572。此刻蚀工艺例如是 一干刻蚀工艺。在一些实施例中，刻蚀工艺可一并移除一部份位于上部开 口556中的导电材料。第二导电层572可包括钨(W)、铝(Al)、氮化钛(TiN)、 氮化钽(TaN)或其他合适的导电材料。在本实施例中，第二导电层572包 括钨(W)。从而，便形成包括第一绝缘层522、第一导电层530、第二绝缘 层524、第二导电层572、第三绝缘层526、顶导电层CL5及顶绝缘层OL5 的叠层结构S5。

请参照图10J，通过一沉积工艺，将一绝缘材料填充于第二开口554 中，以形成多个隔离结构574。隔离结构574可包括氧化物或其他合适的 绝缘材料。

请参照图10K，形成穿过隔离结构574并沿着衬底510的上表面510a 的法线方向延伸的多个垂直开口559。

此后，请回头参照图1F，通过一沉积工艺填充一导电材料于这些垂直 开口559中，以形成多个导电连接结构576。导电连接结构576可包括钨 (W)、铝(Al)、氮化钛(TiN)或其他合适的导电材料。如此一来，便形成如 图1F所示的存储器元件500。

图11A至图11M绘示根据本发明的一实施例的存储器元件600的形 成方法的剖面图。

请参照图11A，提供一衬底610，并在衬底610的上表面610a上形成 一叠层本体S6＇，叠层本体S6＇包括依序(例如是通过沉积工艺)叠层于衬 底610的上表面610a上的一下牺牲层642、一第二绝缘层624、一上牺牲 层640、一第三绝缘层626、一顶牺牲层SF6以及一顶绝缘层OL6。

在一些实施例中，衬底610可为硅衬底或其他合适的衬底。第二绝缘 层624、第三绝缘层626及顶绝缘层OL6可由氧化物所形成，例如是二氧 化硅。下牺牲层642、上牺牲层640及顶牺牲SF6可由氮化硅(SiN)所形成。

请参照图11B，形成多个第一开口652，每个第一开口652穿过叠层 本体S6＇将一部份衬底610暴露于外。在一些实施例中，第一开口652 可通过刻蚀工艺所形成，例如是干刻蚀工艺。在一些实施例中，衬底610 可受到过刻蚀(overetch)，使第一开口652的底部低于衬底610的上表面 610a。

请参照图11C，通过一第一外延生长工艺形成通道结构的下部部分612a。亦即，通道结构的下部部分612a为硅的外延生长层。通道结构的 下部部分612a的顶面的高度是大于下牺牲层642的顶面的高度。

此后，通过一离子注入将P型的掺杂物注入通道结构的下部部分612a 之中。此P型的掺杂物有助于调整临界电压。

请参照图11D，形成覆盖第一开口652的部分侧壁及通道结构的下部 部分612a的一存储层662。存储层662可以由包含氧化硅(silicon oxide) 层、氮化硅(siliconnitride)层和氧化硅层的复合层(即，ONO层)所构成。例 如，存储层662可包括隧穿层、捕捉层及阻挡层。隧穿层可包括二氧化硅 (SiO

接着，通过一沉积制成在存储层662上形成一保护层664。保护层664 可防止存储层662在后续工艺中受到破坏。保护层664例如是氮化硅、多 晶硅或其他合适的材料。

请参照图11E，通过一刻蚀工艺移除部分的存储层662及保护层664， 以暴露出通道结构的下部部分612a。刻蚀工艺可为干刻蚀工艺或湿刻蚀工 艺。

请参照图11F，通过浸泡一溶剂移除保护层664，使存储层662暴露 出。此溶剂例如是热磷酸(H

请参照图11G，通过一第二外延生长工艺形成通道结构的上部部分 612b＇。

请参照图11H，移除部分的上部部分612b＇及存储层662，形成穿过 顶绝缘层OL6、顶牺牲层SF6及一部分的第三绝缘层626的垂直开口。此 垂直开口的宽度可大于通道结构的下部部分612a的宽度。接着，通过一 第三外延生长工艺形成通道结构的上部部分612b。

请参照图11I，通过一刻蚀工艺形成穿过叠层本体S6＇的第二开口654。 此刻蚀工艺例如是一干刻蚀工艺。之后，可通过一离子注入在对应于第二 开口654的衬底610上形成掺杂区618，并在通道结构612的顶部形成一 掺杂区612c。掺杂区612c及618例如是包括重掺杂的n型半导体。或者， 形成掺杂区612c及618的步骤可在移除上牺牲层640与下牺牲层642之 后进行。

请参照图11J，通过一刻蚀工艺从第二开口654移除顶牺牲层SF6、 上牺牲层640与下牺牲层642，以分别在顶牺牲层SF6、上牺牲层640与 下牺牲层642被移除的位置形成顶部开口660、上部开口656及下部开口 658。此刻蚀工艺可以是一等向刻蚀(isotropicetching)(例如是湿刻蚀法)， 且可以是一高选择性刻蚀，例如是选择性刻蚀氮化硅而不刻蚀二氧化硅。

接着，通过一氧化工艺将由下部开口658所暴露出的通道结构612的 一侧表面形成热氧化层632，将由下部开口658所暴露出的衬底610的上 表面610a形成第一绝缘层622，并将由顶部开口660所暴露出的通道结构 612的一侧表面形成热氧化层GO

此后，通过一沉积工艺，形成沿着第二开口654、下部开口658、上 部开口656及顶部开口660的侧壁延伸且覆盖顶绝缘层OL6的一介电材料 666。在一些实施例中，介电材料666可包括一高介电常数材料(high k material)，例如是氧化铝(Al

请参照图11K，通过一沉积工艺将导电材料672＇填充于第二开口654、 顶部开口660、下部开口658及上部开口656之中。导电材料672＇可包 括是钨(W)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)或其他合适的材料。

请参照图11L，通过一刻蚀工艺移除位于第二开口654中的导电材料 672＇，形成位于下部开口658之中的第一导电层630、位于上部开口656 之中的第二导电层672以及位于顶部开口660之中的顶导电层CL6。此刻 蚀工艺例如是一干刻蚀工艺。在一些实施例中，刻蚀工艺可一并移除一部 份位于顶部开口660、上部开口656与下部开口658中的导电材料672＇。 第一导电层630、第二导电层672及顶导电层CL6可分别包括钨(W)、铝 (Al)、氮化钛(TiN)、氮化钽(TaN)或其他合适的导电材料。在本实施例中， 第一导电层630、第二导电层672及顶导电层CL6可包括相同的导电材料， 例如是钨(W)。从而，便形成包括第一绝缘层622、第一导电层630、第二 绝缘层624、第二导电层672、第三绝缘层626、顶导电层CL6及顶绝缘 层OL6的叠层结构S6。

请参照图11M，通过一沉积工艺，将一绝缘材料填充于第二开口654 中，以形成多个隔离结构674。隔离结构674可包括氧化物或其他合适的 绝缘材料。

此后，请回头参照图1G，形成穿过隔离结构674并沿着衬底610的 上表面610a的法线方向延伸的多个垂直开口，再通过一沉积工艺填充一 导电材料于这些垂直开口中，以形成多个导电连接结构676。导电连接结 构676可包括钨(W)、铝(Al)、氮化钛(TiN)或其他合适的导电材料。如此 一来，便形成如图1G所示的存储器元件600。

图12A至图12K绘示根据本发明的一实施例的存储器元件700的形 成方法的剖面图。

请参照图12A，提供一衬底710，并在衬底710的上表面710a上形成 一叠层本体S7＇，叠层本体S7＇包括依序(例如是通过沉积工艺)叠层于衬 底710的上表面710a上的一第一绝缘层722、一第一导电层730、一第二 绝缘层724、一上牺牲层740、一第三绝缘层726、一顶导电层CL7以及 一顶绝缘层OL7。

在一些实施例中，衬底710可为硅衬底或其他合适的衬底。一第一绝 缘层722、第二绝缘层724、第三绝缘层726及顶绝缘层OL7可由氧化物 所形成，例如是二氧化硅。下牺牲层742、上牺牲层740及顶绝缘层OL7 可由氮化硅(SiN)所形成。

请参照图12B，形成多个第一开口752，每个第一开口752穿过叠层 本体S7＇将一部份衬底710暴露于外。在一些实施例中，第一开口752 可通过刻蚀工艺所形成，例如是干刻蚀工艺。在一些实施例中，衬底710 可受到过刻蚀(overetch)，使第一开口752的底部低于衬底710的上表面 710a。

请参照图12C，通过一沉积工艺在第一开口752的侧壁及底部上形成 氧化物层732＇。在一些实施例中，第一绝缘层722、第二绝缘层724、氧 化物层732＇、第三绝缘层726及顶绝缘层OL7可由相同的材料所形成。

请参照图12D，移除第一开口752中的多余的氧化物层732＇，并将衬 底510暴露出。在一些实施例中，通过一离子注入将P型的掺杂物注入衬 底710之中。此P型的掺杂物有助于调整临界电压。

请参照图12E，通过一第一外延生长工艺形成覆盖氧化物层732＇的 通道结构712。

请参照图12F，通过一刻蚀工艺形成穿过第一绝缘层722、第一导电 层730、第二绝缘层724、上牺牲层740、第三绝缘层726、顶导电层CL7 及顶绝缘层OL7的第二开口754。接着，移除上牺牲层740，以在上牺牲 层740被移除的位置形成上部开口756。接着，通过一离子注入在通道结 构712的顶部及衬底710的暴露于第二开口754的表面分别形成掺杂区712c及718，掺杂区712c及718例如是n型半导体的重掺杂区。掺杂712c 及718可用于后续工艺中形成接触结构，以分别电性连接于位线及共同源 极线。

请参照图12G，移除对应于上部开口756的氧化物层732＇(亦即是移 除氧化物层732＇的中间部分)，此后通过一沉积工艺，依序形成沿着第二 开口754及上部开口756的侧壁延伸且覆盖顶绝缘层OL7的一存储层762 及一介电材料766。存储层762可以由包含氧化硅(silicon oxide)层、氮化 硅(silicon nitride)层和氧化硅层的复合层(即，ONO层)所构成。例如，存储 层762可包括隧穿层、捕捉层及阻挡层。隧穿层可包括二氧化硅(SiO

请参照图12H，通过一沉积工艺将导电材料772＇填充于第二开口754 及上部开口756之中。导电材料772＇可包括钨(W)、铝(Al)、氮化钛(TiN)、 氮化钽(TaN)或其他合适的材料。

请参照图12I，通过一刻蚀工艺移除位于第二开口754中的导电材料 772＇，形成位于上部开口756之中的第二导电层772。此刻蚀工艺例如是 一干刻蚀工艺。在一些实施例中，刻蚀工艺可一并移除一部份位于上部开 口756中的导电材料。第二导电层772可包括钨(W)、铝(Al)、氮化钛(TiN)、 氮化钽(TaN)或其他合适的导电材料。在本实施例中，第二导电层772包 括钨(W)。从而，便形成包括第一绝缘层722、第一导电层730、第二绝缘 层724、第二导电层772、第三绝缘层726、顶导电层CL7及顶绝缘层OL7 的叠层结构S7。

请参照图12J，通过一沉积工艺，将一绝缘材料填充于第二开口754 中，以形成多个隔离结构774。隔离结构774可包括氧化物或其他合适的 绝缘材料。

请参照图12K，形成穿过隔离结构774并沿着衬底710的上表面710a 的法线方向延伸的多个垂直开口759。

此后，请回头参照图1H，通过一沉积工艺填充一导电材料于这些垂 直开口759中，以形成多个导电连接结构776。导电连接结构776可包括 钨(W)、铝(Al)、氮化钛(TiN)或其他合适的导电材料。如此一来，便形成 如图1H所示的存储器元件700。

第13～15图绘示根据本发明的一实施例的操作存储器元件400、500、 600或700的等效电路图。

存储器元件400、500、600或700可为三维或非门(NOR)型存储器元 件。在第13～15图中，存储器元件400、500、600或700的阵列区中示例 性绘示2条串行选择线SSL0、SSL1，2条字线WL0、WL1，2条位线BL0、 BL1以及2条接地选择线GSL0、GSL1。然而，本发明并不限于此，串行 选择线、字线、位线及接地选择线的数量可以分别大于2。每个字线与通 道结构的重叠位置形成存储单元M，每个接地选择线与通道结构的重叠位 置形成晶体管T，每个串行选择线与通道结构的重叠位置形成晶体管TS。 存储单元M位于晶体管T的上方，晶体管TS位于存储单元M的上方， 且通道结构串联晶体管TS、存储单元M与晶体管T。一个晶体管TS、一个存储单元M与一个晶体管T可共同形成一单元存储单元(unit cell)UN。 每个晶体管T电性连接于共同源极线CSL。字线(例如是WL0、WL1)的间 可通过隔离结构所电性隔离。

图13绘示根据本发明的一实施例的通过福勒-诺德汉注入 (Fowler-Nordheiminjection)进行编程操作的存储器元件的等效电路图。

请参照图13，欲对目标单元存储单元UN

图14A绘示根据本发明的一实施例的通过福勒-诺德汉注入进行擦除 操作的存储器元件的等效电路图。

请参照图14A，欲对目标单元存储单元UN

图14B绘示根据本发明的一实施例的通过带对带隧穿诱发热空穴进 行擦除操作的存储器元件的等效电路图。

请参照图14B，欲对目标单元存储单元UN

图15绘示根据本发明的一实施例的读取操作的存储器元件的等效电 路图。

请参照图15，欲对目标单元存储单元UN

本案提供一种存储器元件、及其制备方法和操作方法。由于本案的存 储器元件为三维结构，可应用于或非门存储器元件，相较于一般二维的或 非门存储器元件而言具有更小的单元存储单元的面积。再者，本案的存储 器元件可使用高介电常数材料做为介电材料，可不需要太高的电压即可进 行存储器元件的操作(例如是擦除、写入、编程)。并且，根据本案的一实 施例，通道结构为一外延生长层，相较于通道结构仅部分包括外延生长层或主要由多晶硅层所形成的比较例而言具有较佳的电特性，使得接地选择 线可获得较佳的控制能力，临界电压可较为小且分布较为集中(tight distribution)。此外，本案的热氧化层是通过直接对于第一导电层或通道结 构进行氧化工艺所形成的氧化物，相较于一般通过沉积法形成的热氧化层 而言，可具有较高的氧化物纯度，故有利于临界电压的调控，可具有较小 的临界电压。因此，本案的存储器元件可具有较低的能耗，具备较佳的可 靠度且效能亦可获得改善。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而 已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。